JPH02249237A - Manufacture of semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 37
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 31
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 11
- 238000005468 ion implantation Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 abstract 1
- 238000001312 dry etching Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、信頼性の高いバイポーラトランジスタを作成
する半導体装置の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method of manufacturing a semiconductor device for producing a highly reliable bipolar transistor.
従来の技術
従来のバイポーラトランジスタのベース・エミッタ領域
の形成工程の一例を第２図に基づき説明する。まず、第
２図ｔａ）に示すように、コレクタ領域となるシリコン
基板２１を熱酸化して酸化シリコン膜２２を形成した後
、イオン注入によって、前記シリコン基板２１と逆導電
型のベース領域２３を形成する。次に、第２図（ｂ）に
示すように、減圧ＣＶＤ法によって前記酸化シリコン膜
２２上に表面保ｆｉｌＷＡとしてのシリコン窒化膜２４
を形成した俊、エミッタコンタクト部分となるべき領域
のシリコン窒化膜２４を選択的に除去する。次に、この
シリコン窒化１１１２４をマスクとして、前記酸化シリ
コン膜２２を選択的に除去した後、イオン注入によって
、前記ベース領域２３と逆導電型のエミッタ領域２５を
形成する。次に、第２図（Ｃ）に示すように、スパッタ
により配線材料層としてのアルミニウム層２６を全面に
形成した後、ドライエツチングにより選択的に除去する
ことにより、ベース・エミッタ領域を形成していた。2. Description of the Related Art An example of a conventional process for forming base and emitter regions of a bipolar transistor will be described with reference to FIG. First, as shown in FIG. 2 (ta), a silicon oxide film 22 is formed by thermally oxidizing a silicon substrate 21 that will become a collector region, and then a base region 23 of a conductivity type opposite to that of the silicon substrate 21 is formed by ion implantation. Form. Next, as shown in FIG. 2(b), a silicon nitride film 24 as a surface preservation film WA is formed on the silicon oxide film 22 by a low pressure CVD method.
After forming the silicon nitride film 24, the silicon nitride film 24 in the region to become the emitter contact portion is selectively removed. Next, after selectively removing the silicon oxide film 22 using the silicon nitride 11124 as a mask, an emitter region 25 of a conductivity type opposite to that of the base region 23 is formed by ion implantation. Next, as shown in FIG. 2(C), an aluminum layer 26 as a wiring material layer is formed on the entire surface by sputtering, and then selectively removed by dry etching to form a base emitter region. Ta.
発明が解決しようとする課題
このような従来の製造方法では、配線を形成する際のド
ライエツチング時に、除去されたアルミニウム層２６の
下地であるシリコン窒化Ｉｇｌ１２４の膜減りを無くす
ることは、アルミニウム層２６とシリコン窒化ｗＡ２４
のドライエツチングの選択比が小さいために困難で、シ
リコン窒化膜２４を表面保護膜として機能させるために
は、あらかじめ、ドライエツチング時の膜減り量を見込
んでシリコン窒化膜２４の厚さを厚くしておく必要があ
る。ところが、シリコン窒化膜２４をその下の酸化シリ
コン膜２２に対して、ある程度以上厚くすると、シリコ
ン窒化ＷＡ２４の張力のために、エミッタ領域２５の形
成でのイオン注入に続く、アニール、活性化、拡散のた
めの熱処理の工程で、エミッタコンタク１一部分に転位
が発生し、この転位に沿ってエミッタ領域２５に注入さ
れた不純物が異常拡散し、エミッタ・コレクタ間リーク
を引き起こしてしまう。このような、相反する条件を満
たすシリコン窒化膜２４の厚さを見いだすことは、不可
能かまたは非常に困難であるという課題があった。Problems to be Solved by the Invention In such a conventional manufacturing method, it is important to eliminate the film loss of the silicon nitride Igl 124, which is the base of the removed aluminum layer 26, during dry etching when forming wiring. 26 and silicon nitride wA24
This is difficult because the selectivity of dry etching is small, and in order for the silicon nitride film 24 to function as a surface protective film, the thickness of the silicon nitride film 24 must be increased in advance in anticipation of the amount of film loss during dry etching. It is necessary to keep it. However, when the silicon nitride film 24 is made thicker than the underlying silicon oxide film 22 to a certain extent, the tension of the silicon nitride WA 24 causes problems such as annealing, activation, and diffusion following ion implantation in forming the emitter region 25. In the heat treatment process for this purpose, dislocations occur in a portion of the emitter contact 1, and the impurity implanted into the emitter region 25 abnormally diffuses along the dislocations, causing leakage between the emitter and the collector. There is a problem in that it is impossible or extremely difficult to find a thickness of the silicon nitride film 24 that satisfies such contradictory conditions.
そこで、本発明は上記課題を解消し得る半導体装置の製
造方法を提供することを目的とづ′る。Therefore, an object of the present invention is to provide a method for manufacturing a semiconductor device that can solve the above problems.
課題を解決するための手段
上記課題を解決するため、本発明の半導体装置の製造方
法は、一導電型シリコン基板上に第１の酸化シリコン膜
を形成する工程と、前記第１の酸化シリコン膜を通して
イオン注入によって前記シリコン基板中に逆導電型のベ
ース領域を形成する工程と、前記第１の酸化シリコン膜
上にシリコン窒化膜を形成する工程と、前記シリコン窒
化膜上に第２の酸化シリコン膜を形成する工程と、前記
第１の酸化シリコン膜、シリコン窒化膜、第２の酸化シ
リコン膜を選択的に除去しコンタクト窓を開孔する工程
と、前記第１の酸化シリコン膜、シリコン窒化膜、第２
の酸化シリコン膜をマスクとして、前記シリコン基板に
逆導電型不純物を拡散しエミッタ領域を形成する工程と
、前記第２の酸化シリコン股上および前記エミッタ領域
上の全面に配線材料層を形成する工程と、前記配線材料
層を選択的に除去する工程とを有する製造方法である。Means for Solving the Problems In order to solve the above problems, a method for manufacturing a semiconductor device of the present invention includes a step of forming a first silicon oxide film on a silicon substrate of one conductivity type, and a step of forming a first silicon oxide film on a silicon substrate of one conductivity type. forming a base region of opposite conductivity type in the silicon substrate by ion implantation through the silicon substrate; forming a silicon nitride film on the first silicon oxide film; and forming a second silicon oxide film on the silicon nitride film. a step of forming a film, a step of selectively removing the first silicon oxide film, a silicon nitride film, and a second silicon oxide film to open a contact window; and a step of forming a contact window in the first silicon oxide film, the silicon nitride film, and membrane, second
using the silicon oxide film as a mask, diffusing opposite conductivity type impurities into the silicon substrate to form an emitter region; and forming a wiring material layer over the second silicon oxide rise and the entire surface of the emitter region. , a step of selectively removing the wiring material layer.
作用
前記の製造方法によると、配線材料層を選択的に除去す
る際には、シリコン窒化膜上の第２の酸化シリコン膜が
膜減りするので、シリコン窒化膜を表面保護に必要な最
小限の厚さにすることができ、したがってエミッタ領域
の転位発生を防ぐことができる。Effect According to the above manufacturing method, when selectively removing the wiring material layer, the second silicon oxide film on the silicon nitride film is reduced, so the silicon nitride film is reduced to the minimum required for surface protection. It is possible to increase the thickness of the emitter region, thereby preventing the occurrence of dislocations in the emitter region.
実施例 以下、本発明の一実施例を第１図に基づき説明する。Example An embodiment of the present invention will be described below with reference to FIG.
まず、第１図（ａ）に示すように、コレクタ領域となる
一聯電型シリコン基板１を熱酸化して第１の酸化シリコ
ン膜２を形成した後、イオン注入によって、シリコン基
板１の中に、シリコン基板１と逆導電型のベース領ｊｉ
！３を形成する。次に、第１図（ｂ）に示すように、前
記第１の酸化シリコン膜２上に、減圧ＣＶＤ法によりシ
リコン窒化膜４を形成し、さらにその上に減圧ＣＶ［）
法により第２の酸化シリコン膜５を、形成する。次に、
エミッタコンタクト部分となるべき領域の第２の酸化シ
リコン膜５をドライエツチングにより選択的に除去した
後、この第２の酸化シリコン膜５をマスクとして、シリ
コン窒化膜４を、さらにこのシリコン窒化１ｇ！４をマ
スクとして第１の酸化シリコン膜２を選択的に除去し、
前記三層の膜をマスクとしてイオン注入によってベース
領域３と逆導電型のエミッタ領域６を形成する。次に、
第１図（Ｃ）に示すように、スパッタによりアルミニウ
ム層（配線材料層）７を全面に形成した後、ドライエツ
チングによって選択的に除去すれば、バイポーラトラン
ジスタを形成することができる。First, as shown in FIG. 1(a), a first silicon oxide film 2 is formed by thermally oxidizing a monolithic silicon substrate 1 that will become a collector region, and then ion implantation is performed into the silicon substrate 1. , a base region ji of opposite conductivity type to the silicon substrate 1
! form 3. Next, as shown in FIG. 1(b), a silicon nitride film 4 is formed on the first silicon oxide film 2 by a low pressure CVD method, and then a low pressure CVD film 4 is formed on the first silicon oxide film 2.
A second silicon oxide film 5 is formed by a method. next,
After selectively removing the second silicon oxide film 5 in the region to become the emitter contact portion by dry etching, using the second silicon oxide film 5 as a mask, the silicon nitride film 4 is further etched with 1 g of silicon nitride! selectively removing the first silicon oxide film 2 using 4 as a mask,
An emitter region 6 having a conductivity type opposite to that of the base region 3 is formed by ion implantation using the three-layer film as a mask. next,
As shown in FIG. 1C, a bipolar transistor can be formed by forming an aluminum layer (wiring material layer) 7 over the entire surface by sputtering and then selectively removing it by dry etching.
ところで、前記第２の酸化シリコンｇ！５の膜厚は、ア
ルミニウム層７のドライエツチング時における膜減り量
以上の厚さにされており、その下方のシリコン窒化膜４
は何等影響を受けることがないため、シリコン窒化膜４
を表面保護に必要な最小限の厚さにすることができる。By the way, the second silicon oxide g! The film thickness of the silicon nitride film 4 below is set to be greater than the amount of film reduction during dry etching of the aluminum layer 7.
is not affected in any way, so the silicon nitride film 4
can be made to the minimum thickness necessary to protect the surface.
したがって、エミッタ領域の転位発生を防止することが
できる。Therefore, generation of dislocations in the emitter region can be prevented.
発明の効果
以上のように本発明の半導体装置の製造方法によれば、
配線材料層を選択的に除去する際に、シリコン窒化膜上
の第２の酸化シリコン膜が膜減りするので、シリコン窒
化膜を表面保護に必要な最小限の厚さにすることができ
、したがってエミッタ領域の転位発生を防ぐことができ
る。Effects of the Invention As described above, according to the method of manufacturing a semiconductor device of the present invention,
When selectively removing the wiring material layer, the second silicon oxide film on the silicon nitride film is reduced, so the silicon nitride film can be reduced to the minimum thickness necessary for surface protection. Dislocation generation in the emitter region can be prevented.
第１図（ａ）〜（Ｃ）は本発明の半導体装置の製造方法
の一実施例における製造手段を示す工程図、１４２図（
ａ）〜（Ｃ）は従来例における半導体装置の製造手順を
示す工程図である。
１・・・シリコン基板、２・・・第１の酸化シリコン躾
、３・・・ベース領域、４・・・シリコン窒化膜、５・
・・第２の酸化シリコン膜、６・・・エミッタ領域、７
・・・アルミニウム層。
代理人 森 本 鶴 弘
第１図
第２図1A to 1C are process diagrams showing manufacturing means in an embodiment of the method for manufacturing a semiconductor device of the present invention, and FIG. 142 (
a) to (C) are process diagrams showing the manufacturing procedure of a semiconductor device in a conventional example. DESCRIPTION OF SYMBOLS 1... Silicon substrate, 2... First silicon oxide layer, 3... Base region, 4... Silicon nitride film, 5...
...Second silicon oxide film, 6...Emitter region, 7
...Aluminum layer. Agent Hiroshi Tsuru Morimoto Figure 1 Figure 2
Claims (1)
形成する工程と、前記第１の酸化シリコン膜を通してイ
オン注入によって前記シリコン基板中に逆導電型のベー
ス領域を形成する工程と、前記第１の酸化シリコン膜上
にシリコン窒化膜を形成する工程と、前記シリコン窒化
膜上に第２の酸化シリコン膜を形成する工程と、前記第
１の酸化シリコン膜、シリコン窒化膜、第２の酸化シリ
コン膜を選択的に除去しコンタクト窓を開孔する工程と
、前記第１の酸化シリコン膜、シリコン窒化膜、第２の
酸化シリコン膜をマスクとして、前記シリコン基板に逆
導電型不純物を拡散しエミッタ領域を形成する工程と、
前記第２の酸化シリコン膜上および前記エミッタ領域上
の全面に配線材料層を形成する工程と、前記配線材料層
を選択的に除去する工程とを有する半導体装置の製造方
法。1. forming a first silicon oxide film on a silicon substrate of one conductivity type; forming a base region of an opposite conductivity type in the silicon substrate by ion implantation through the first silicon oxide film; forming a silicon nitride film on the first silicon oxide film; forming a second silicon oxide film on the silicon nitride film; selectively removing the silicon oxide film and opening a contact window, and diffusing impurities of opposite conductivity type into the silicon substrate using the first silicon oxide film, silicon nitride film, and second silicon oxide film as masks. forming an emitter region;
A method for manufacturing a semiconductor device, comprising: forming a wiring material layer over the entire surface of the second silicon oxide film and the emitter region; and selectively removing the wiring material layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7109389A JPH02249237A (en) | 1989-03-22 | 1989-03-22 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7109389A JPH02249237A (en) | 1989-03-22 | 1989-03-22 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02249237A true JPH02249237A (en) | 1990-10-05 |
Family
ID=13450581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7109389A Pending JPH02249237A (en) | 1989-03-22 | 1989-03-22 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02249237A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011529276A (en) * | 2008-07-28 | 2011-12-01 | デイ４ エネルギー インコーポレイテッド | Crystalline silicon PV cell with selective emitters manufactured by low temperature precision etch-back and passivation process |
-
1989
- 1989-03-22 JP JP7109389A patent/JPH02249237A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011529276A (en) * | 2008-07-28 | 2011-12-01 | デイ４ エネルギー インコーポレイテッド | Crystalline silicon PV cell with selective emitters manufactured by low temperature precision etch-back and passivation process |
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