JPH02238741A - Transmission data monitoring equipment - Google Patents

Abstract

PURPOSE:To reduce the overhead relating to generating of a list and to improve the data transmission efficiency by allowing a processor to recognize the changing state of a data immediately from the content of a memory for the list. CONSTITUTION:A microprocessor 14 generates an updating list in terms of software form a scan data stored in a common memory 11. That is, a data monitoring addition circuit 20 receiving a reception data in parallel with a token bus controller 6 generates a memory 21 for a list representing the updating of data. Thus, the microprocessor 13 has only to confirm the changing state of the data from the content of the list memory 21 asynchronously. Thus, the overhead for generating the list is reduced and the efficiency of the data transmission is improved.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、各種の大規模ブａセスオートメ〜ションシス
テム等に利用される伝送データ監視装置に係わり、特に
マイクロプロセッサのオーバへッドを減らして高速デー
タ処理を可能とした伝送データ監視装置に関する。Detailed Description of the Invention [Object of the Invention] (Industrial Application Field) The present invention relates to a transmission data monitoring device used in various large-scale bus automation systems, etc. This invention relates to a transmission data monitoring device that enables high-speed data processing by reducing the number of heads.

（従来の技術） 一般に、石油精製，石油化学，ガス処理設備，電力およ
び鉄鋼設備等の大規模連続型プロセスオートメーション
システムでは、伝送路上の必要な箇所に順次にデータ伝
送装置が配置され、相互にデータを交換しながら初期の
目的を遂行する例えばローカルエリアネットワーク（Ｌ
ＡＮ）等が構築されている。このようなシステムでは、
データの高速処理化が要求され、それに伴って他のデー
タ伝送装置から送られてくるデータを受信しこのデータ
に基づいてメモリから必要なデータを読出して必要な動
作を行うまでに約５０＋ｓのアクセスタイムが要求され
ている。(Prior art) Generally, in large-scale continuous process automation systems such as oil refining, petrochemical, gas processing equipment, electric power, and steel equipment, data transmission equipment is sequentially placed at necessary locations on the transmission path, and For example, a local area network (L
AN) etc. have been constructed. In such a system,
High-speed data processing is required, and as a result, it takes approximately 50+s of access to receive data sent from other data transmission devices, read the necessary data from memory based on this data, and perform the necessary operations. time is required.

そこで、このアクセスタイムを実現する観点から、従来
では各データ伝送装置にそれぞれ共通メモリを用意し、
各装置から一定周期ごとに同報通信にて送信データが送
られてくると、他の装置ではその受信データを一担自身
の共通メモリに格納し、その後各装置が自身のアプリケ
ーションプログラムに基づいて必要なときにそのデータ
を読出して必要な処理を実行するスキャン伝送方式が採
用されている。Therefore, from the viewpoint of realizing this access time, conventionally, each data transmission device has a common memory,
When transmission data is sent from each device via broadcast communication at regular intervals, the other devices store the received data in their own common memory, and then each device uses it based on its own application program. A scan transmission method is adopted in which the data is read out and the necessary processing is executed when necessary.

第１０図はかかるスキャン伝送方式を適用したデータ伝
送装置の構成図である。すなわち、この装置は、バス形
伝送路１からタップ２および引込み線３を介してモデム
４が接続され、このモデム４にて伝送データの変：Ａ／
復調を行って受信データを得、あるいは伝送路１へ送信
データを送信する。このモデム４にはＤＴＥ　（データ
端末装置）−ＤＣＥ　（回線終端装置）インクフエイス
５を介してトークンバスコントローラ６が接続されてい
る。このトークンバスコントローラ６は送受信制御を行
う機能を持っており、このコントローラ６には内部バス
７を介して受信データを格納するデータ格納用デュアル
ポートメモリ８が接続され、またゲート９，内部バス１
０を介してスキャンデー夕を記憶する共通メモリ１１の
ほか、前記内部バス１０からゲート１２を介してローカ
ルメモリ１３および送信データの作成その他のアプリケ
ーションプログラムを実行するマイクロプロセッサ１４
が接続されている。１５はデュアルボートメモリ８に一
時的に格納された受信データの内容から当該受信データ
がスキャンデータかそれ以外のデータ（例えばメッセー
ジデータ等）かを判別しデータの種類別に受信データを
共通メモリ１１に格納するデータ転送用ＤＭＡ（Ｄｉｒ
ｅｃｔＭｅｍｏｒｙ　　Ａｃｃｅｓｓ）である。１６は
トークンバスコントローラ６，マイクロプロセッサ１４
およびデータ転送用ＤＭＡ１５からのバス要求信号に基
づいてゲート９，１２．１７を適宜選択的に開いて内部
バス占有権を認めるバスアービタである。FIG. 10 is a configuration diagram of a data transmission device to which such a scan transmission method is applied. That is, in this device, a modem 4 is connected to a bus-type transmission line 1 via a tap 2 and a drop-in line 3, and the modem 4 changes transmission data: A/
Demodulation is performed to obtain reception data, or transmission data is transmitted to transmission path 1. A token bus controller 6 is connected to the modem 4 via a DTE (data terminal equipment)-DCE (line termination equipment) interface 5. This token bus controller 6 has a function of controlling transmission and reception, and a data storage dual port memory 8 for storing received data is connected to this controller 6 via an internal bus 7, and also has a gate 9 and an internal bus 1.
In addition to a common memory 11 for storing scan data via the internal bus 10 and a local memory 13 via the gate 12, a microprocessor 14 executes application programs for preparing transmission data and the like.
is connected. 15 determines whether the received data is scan data or other data (for example, message data, etc.) from the contents of the received data temporarily stored in the dual port memory 8, and stores the received data in the common memory 11 according to the type of data. DMA for storing data transfer (Dir
ectMemory Access). 16 is a token bus controller 6, a microprocessor 14
and a bus arbiter which selectively opens the gates 9, 12, and 17 as appropriate based on the bus request signal from the data transfer DMA 15 and grants the right to occupy the internal bus.

従って、以上のようなデータ伝送装置によれば、トーク
ンバスコントローラ６がバス型伝送路１からモデム４を
通してデータを受信すると、その受信データを内部バス
７を経由して一担データ格納用デュアルポートメモリ８
に格納する。このメモリ８に格納された受信データはデ
ータ転送用ＤＭＡ１５によりスキャンデータ（第３図（
ａ））かそれ以外のデータ（第３図（ｂ））かを判別し
、パスアービタ１６にバス要求信号を送った後、前−記
判別データを、内部バス１８−ゲート１７一内部バス１
０を介して共通メモリ１１に種類別に記憶する。しかる
後、マイクロプロセッサ１４はその性質上共通メモリ１
１に記憶されたスキャンデー夕の有効または無効，つま
り装置の初期化処理による“０”データか、あるいは他
装置から伝送されてきたスキャンデータの“０”データ
かを判別するとともにトークン獲得後に各装置から渡さ
れるスキャンデー夕で更新されることにかんがみてその
スキャンデー夕が更新されたことを示すリストを作成す
る。Therefore, according to the data transmission device as described above, when the token bus controller 6 receives data from the bus-type transmission line 1 through the modem 4, the received data is sent via the internal bus 7 to the dual port for data storage. memory 8
Store in. The received data stored in this memory 8 is scanned by the data transfer DMA 15 (see Fig. 3).
a)) or other data (FIG. 3(b)) and sends a bus request signal to the path arbiter 16.
0 in the common memory 11 by type. Thereafter, the microprocessor 14 by its nature has a common memory 1.
It determines whether the scan data stored in 1 is valid or invalid, that is, whether it is "0" data due to the initialization process of the device or "0" data of scan data transmitted from another device, and also determines whether each scan data is valid or invalid after token acquisition. Considering that the scan data passed from the device is updated, a list indicating that the scan data has been updated is created.

（発明が解決しようとする課題） しかし、以上のような従来装置は、他のデータ伝送装置
からバス型伝送路１を通って送られてくるスキャンデー
タのデータ量が多くなると、マイクロプロセッサ１４は
その受信されたスキャンデー夕毎に更新の有無を表わす
リストを作成する必要があるので、その間データの送信
処理および装置自身のアプリケーションプログラム処理
ができなくなり、そのためトークン獲得後データを送信
することなく次の装置ヘトークンを渡す状態に陥り、伝
送効率が著しく低下する問題がある。(Problem to be Solved by the Invention) However, in the conventional device as described above, when the amount of scan data sent from another data transmission device through the bus-type transmission path 1 increases, the microprocessor 14 Since it is necessary to create a list indicating whether or not there is an update for each received scan data, data transmission processing and the device's own application program processing cannot be performed during that time. There is a problem in that the token is passed to another device, resulting in a significant drop in transmission efficiency.

本発明は上記実情に鑑みてなされたもので、リスト作成
に係わるオーバヘッドを減少させ得、よってデータ伝送
の効率を高めうる伝送データ監視装置を提供することを
目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a transmission data monitoring device that can reduce the overhead associated with list creation and thereby improve the efficiency of data transmission.

［発明の構成コ （課題を解決するための手段） 本発明は上記課題を解決するために、プロセッサが前記
共通メモリ内の受信データをアクセスするときの指標に
用いる受信データの変化状態を示すためのデータを格納
するリスト用メモリのほか、このリスト用メモリに変化
状態を示すデータを格納するデータ監視付加回路を設け
、このデータ監視付加回路は、前記モデムによって復調
された受信データのスキャンアドレスを抽出するととも
に当該受信データの正常の有無を解析するデ−夕解折手
段と、前記スキャンアドレスに基づいてリスト用メモリ
のリスト作成のためのビットデータに変換するビット変
換手段と、前記データ解析手段による解析結果のデータ
に基づいて受信データが正常であるとき前記ビット変換
手段で変換されたビットデータに基づいて前記リスト用
メモリに変化状態を示すデータを格納するデータ出力制
御手段とを備えることにより、前記プロセッサが前記リ
スト用メモリの内容から直ちにデータの変化状態を把握
可能とする構成である。[Configuration of the Invention (Means for Solving the Problems) In order to solve the above problems, the present invention provides a method for indicating a change state of received data used as an index when a processor accesses received data in the common memory. In addition to a list memory for storing data, a data monitoring additional circuit is provided for storing data indicating a change state in this list memory, and this data monitoring additional circuit reads the scan address of the received data demodulated by the modem. data analysis means for extracting and analyzing whether the received data is normal; bit conversion means for converting into bit data for creating a list in a list memory based on the scan address; and the data analysis means. and data output control means for storing data indicating a changed state in the list memory based on the bit data converted by the bit conversion means when the received data is normal based on the data of the analysis result. , the processor is configured to be able to immediately grasp the state of change in data from the contents of the list memory.

（作用） 従って、本発明は以上のような手段を講じたことにより
、モデムで復調された受信データはトークンバスコント
ローラおよびデータ監視付加回路のデータ解析手段に送
られるが、ここでデータ解析手段は受信データからスキ
ャンアドレスを抽出し、また受信データの正常の有無を
解析し、この解析結果をデータ出力制御手段へ送出する
。(Function) Therefore, by taking the above-mentioned measures in the present invention, the received data demodulated by the modem is sent to the token bus controller and the data analysis means of the data monitoring additional circuit. It extracts the scan address from the received data, analyzes whether the received data is normal or not, and sends the analysis results to the data output control means.

方、抽出されたスキャンアドレスはビット変換手段にて
リスト用メモリのリストに対応するビットデータに変換
しこのビットデータを前述と同様に前記データ出力制御
手段へ送出する。このデータ出力制御手段においては、
所定のプログラムに基づいて前記データ解析手段からの
解析結果のデータを調べて受信データが正常であれば、
前記ビット変換手段で変換されたビットデータに基づい
て前記リスト用メモリに変化状態データを書込むことに
より、リスト用メモリには受信データが正常であるとき
に確実に変化があった旨のデータリストを作成できる。On the other hand, the extracted scan address is converted by the bit conversion means into bit data corresponding to the list in the list memory, and this bit data is sent to the data output control means in the same manner as described above. In this data output control means,
Check the analysis result data from the data analysis means based on a predetermined program, and if the received data is normal,
By writing change state data in the list memory based on the bit data converted by the bit conversion means, a data list indicating that a change has definitely occurred when the received data is normal is stored in the list memory. can be created.

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第１図は本発明装置の全体構成図であって、第１０
図と同一部分には同一符号を付してその詳しい説明は省
略し、専ら本発明の改良部分，すなわちマイクロプロセ
ッサ１４が共通メモリ１１に格納されたスキャンデー夕
からソフト的に更新リストを作成する手段について具体
的に説明する。第１図において２０はデータ監視付加回
路であって、具体的には後述する第２図に示すような構
成を有し、機能的にはモデム４を通して得られた受信デ
ータのうちスキャンデー夕のみを検出し、そのスキャン
デー夕のスキャンアドレスからスキャンデータリスト対
応のビット変換を行うとともに当該スキャンデー夕が正
常であるか否かをチェックし、正常であると判断したと
きには前記変換生成されたビットデータに基づいてライ
ブリスト・デュアルボートメモリ（以下、ライブリスト
メモリと呼ぶ）２１、第１の更新リスト・デュアルボー
トメモリ（以下、更新リストメモリと呼ぶ）２２、第２
の更新リスト・デュアルボートメモリ（以下、更新リス
トメモリと呼ぶ）２３、第３の更新リスト・デュアルボ
ートメモリ（以下、更新リストメモリと呼ぶ）２４に書
込んで更新した旨のリストを作成する。なお、ライブリ
ストメモリ２１は本装置がＬＡＮに加入後現在までの受
信データに変化があったことの変化状態履歴データを記
憶する機能を有し、また更新リストメモリ２２〜２４は
所定周期ごとにクリアされながら所定の順序で受信デー
タを受信したときに変化状態データを記憶する機能を持
っている。(Example) Hereinafter, an example of the present invention will be described with reference to the drawings. FIG. 1 is an overall configuration diagram of the device of the present invention, and the 10th
Components that are the same as those in the figures are given the same reference numerals, and detailed explanation thereof will be omitted, and will focus exclusively on the improved portion of the present invention, that is, the microprocessor 14 creates an update list using software from the scan data stored in the common memory 11. The means will be explained in detail. In FIG. 1, reference numeral 20 denotes a data monitoring additional circuit, which has a concrete configuration as shown in FIG. is detected, performs bit conversion corresponding to the scan data list from the scan address of the scan data item, and checks whether the scan data item is normal or not, and if it is determined that the scan data item is normal, converts the converted bits. Based on the data, a live list/dual boat memory (hereinafter referred to as live list memory) 21, a first update list/dual boat memory (hereinafter referred to as update list memory) 22, a second update list/dual boat memory (hereinafter referred to as update list memory) 21,
The update list/dual port memory (hereinafter referred to as update list memory) 23 and the third update list/dual port memory (hereinafter referred to as update list memory) 24 are written to create a list indicating that the updated list has been updated. The live list memory 21 has a function of storing change state history data indicating that there has been a change in received data since the device joined the LAN, and the update list memories 22 to 24 store data at predetermined intervals. It has a function of storing changed state data when receiving data is received in a predetermined order while being cleared.

２５はデータ監視付加回路専用バス、２６〜２９はリス
ト選択信号、３０−１．３０−２はマイクロプロセッサ
１４によるリスト読み誤りを回避するために該マイクロ
プロセッサ１４へ送出する２種類のビジー信号（ライブ
リストビジー信号，更新リストとシー信号）、３１．３
２はマイクロプロセッサ１４からの読出し選択信号、３
３〜３５はデータ監視付加回路２０からのアクセス許可
信号に基づいて何れか１つの更新リストメモリ２２，２
３．２４を選択させる許可／禁止ゲート、３６はマイク
ロプロセッサ１４がリストメモリ２１〜２４から更新リ
ストを読出す専用バスである。25 is a bus dedicated to the data monitoring additional circuit, 26 to 29 are list selection signals, and 30-1 and 30-2 are two types of busy signals ( live list busy signal, update list and see signal), 31.3
2 is a read selection signal from the microprocessor 14; 3
3 to 35 are any one update list memory 22, 2 based on the access permission signal from the data monitoring additional circuit 20.
3.24 is selected by the enable/disable gate, and 36 is a dedicated bus from which the microprocessor 14 reads the updated list from the list memories 21-24.

すなわち、データ監視付加回路２０はモデム４から第３
図に示すデータフレームの受信データを受けるとスキャ
ンデー夕の正常チェックおよびそのスキャンデー夕から
スキャンアドレスを抽出しスキャンデータリスト対応の
ビット変換を実行する。しかる後、データ監視付加回路
２０は、最初に変換ビットデータに基づいて専用バス２
５とリスト選択信号２６とを用いてライブリストメモリ
２１の対応アドレスのワードを読出した後、対応ビット
のワードどうしの論理和によりワード値を求めて再びラ
イブリストメモリ２１の対応アドレスに書込みを行って
第４図に示すようなリストを作成する。引き続き、デー
タ監視付加回路２０は、専用バス２５およびリスト選択
信号２７．２８．２９とを用いてカレント更新状態にあ
る更新リストメモリ例えば２２または２３．２４を選択
して前記ライブリストメモリ２１と同様な処理を行う。That is, the data monitoring additional circuit 20 connects the modem 4 to the third
Upon receiving the received data of the data frame shown in the figure, it checks the scan data for normality, extracts the scan address from the scan data, and performs bit conversion corresponding to the scan data list. After that, the data monitoring additional circuit 20 first converts the dedicated bus 2 based on the converted bit data.
After reading the word at the corresponding address in the live list memory 21 using 5 and the list selection signal 26, the word value is obtained by ORing the words of the corresponding bits and written to the corresponding address in the live list memory 21 again. Create a list like the one shown in Figure 4. Subsequently, the data monitoring additional circuit 20 uses the dedicated bus 25 and the list selection signals 27, 28, and 29 to select the update list memory in the current update state, for example, 22 or 23, 24, and performs the same process as the live list memory 21. Perform processing.

なお、更新リストメモリ２２．２３゜，２４のビット設
定処理は後に詳述する。The bit setting process for the update list memories 22, 23 and 24 will be described in detail later.

一方、マイクロプロセッサ１４は、ライブリストメモリ
２１，更新リストメモリ２２〜２４から第４図に示すリ
ストを読み出す場合には読出し選択信号３１．３２を出
力してライブリストメモリ２１か更新リストメモリ２２
〜２４かを指定し、読出し専用バス３６を用いてリスト
を読出す。このとき、更新リストメモリ２２〜２４のう
ちの１つだけからリストを読出せる。その理由は３つの
更新リストメモリ２２〜２４はデータ監視付加回路２０
により３つのフエーズ，すなわちリスト読出し表示動作
，カレント更新動作およびクリア動作をサイクリックに
遷移しているためである。従って、データ監視付加回路
２０は、マイクロプロセッサ１４がカレント更新動作お
よびクリア動作のフェーズ中にある更新リストをアクセ
スさせないようにするために、許可／禁止ゲート３３〜
３５に選択的にアクセス許可信号を与えることにより、
結果的にリスト読出し表示動作の更新リストだけをアク
セス可能としている。また、装置の電源立上げ後の初期
化状態．つまりＲＡＭがオールクリア中の場合と更新リ
ストメモリ２２〜２４のフエーズ切替え時には、マイク
ロプロセッサ１４がライブリストメモリ２１，更新リス
トメモリ２２〜２４のリストを読み誤る危険性があるの
で、これを回避する観点からデータ監視付加回路２０か
らマイクロプロセッサ１４ヘライブリストビジー信号３
０−１，更新リストビジー信号３０−２を送出している
。On the other hand, when the microprocessor 14 reads out the list shown in FIG.
24 and reads the list using the read-only bus 36. At this time, the list can be read from only one of the update list memories 22-24. The reason for this is that the three update list memories 22 to 24 are connected to the data monitoring additional circuit 20.
This is because three phases, ie, list read/display operation, current update operation, and clear operation, are cyclically transitioned. Therefore, the data monitoring add-on circuit 20 uses the enable/disable gates 33 to 33 to prevent the microprocessor 14 from accessing the update list during the current update and clear operation phases.
By selectively providing an access permission signal to 35,
As a result, only the updated list of the list read/display operation can be accessed. Also, the initialization state after powering up the device. In other words, when the RAM is all cleared and when changing the phase of the update list memories 22 to 24, there is a risk that the microprocessor 14 will misread the lists in the live list memory 21 and the update list memories 22 to 24, so this is avoided. From the viewpoint of data monitoring additional circuit 20 to microprocessor 14 live list busy signal 3
0-1, an update list busy signal 30-2 is being sent.

次に、データ監視付加回路２０の具体的構成について第
２図を参照して説明する。すなわち、このデータ監視付
加回路２０は、大きく分けると、受信データのうちスキ
ャンデータについて正常か否かをチェックするデータ解
析手段４０と、スキャンデー夕からスキャンアドレスを
抽出しスキャンリスト対応のビットに変換するビット変
換手段６０と、更新リストメモリ２２〜２４を一定周期
でクリアするための時間信号を発生する時間信号発生手
段６１と、データ解析手段４０によって得られたチェッ
クデータから受信データが正常であるときに前記変換ビ
ットデータに基づいてリストメモリ２１〜２４に変化状
態のデータリストを作成するデータ出力制御手段６２と
によって構成されている。Next, the specific configuration of the data monitoring additional circuit 20 will be explained with reference to FIG. That is, this data monitoring additional circuit 20 can be roughly divided into a data analysis means 40 that checks whether scan data in received data is normal or not, and a data analysis means 40 that extracts a scan address from the scan data and converts it into bits corresponding to the scan list. The received data is found to be normal based on the check data obtained by the bit conversion means 60 for clearing the update list memories 22 to 24 at regular intervals, the time signal generation means 61 for generating a time signal for clearing the update list memories 22 to 24 at regular intervals, and the data analysis means 40. and a data output control means 62 for creating a data list in a changed state in the list memories 21 to 24 based on the converted bit data.

前記データ解析手段４０は、モデム４からインタフエイ
ス５を通して送られてくるサンプリング用受信クロック
ＣＬＫおよび第３図に示すフォマットを持ったデータフ
レームの受信データＳＹＭＯ〜ＳＹＭ２からスタートデ
リミタＳＤおよびエンドデリミタＥＤを個別に検出する
ＳＤ検出回路４１およびＥＤ検出回路４２と、このＳＤ
検出回路４１によるスタートデリミタＳＤを検出して送
られてくるゲート許可信号Ｓ１を受けてゲートオンし受
信データＳＹＭＯを有効フレーム信号Ｓ２として出力し
、かつ、ＥＤ検出回路４２によるエンドデリミタＥＤの
検出によってゲートオフされるゲート回路４３が設けら
れている。なお、第３図（ａ）のスキャンデータフレー
ムはトークン獲得後に各装置から必ず送信する予め定め
られているデータフレームであって、ブリアンプル，＜
ターンＰｒｅ，スタートデリミタＳＤ，フレームコント
ロールＦＣ，相手ノードアドレスＤＡ，送信元ノードア
ドレスＳＡ，監視側ノードサービスアクセスポイントＳ
ＳＡＰ，被監視側ノードサービスアクセスポイントＳＳ
ＡＰ，コントロールフィールドＣ１ワードレングスＷ　
ｎ　，スキャンアドレスＡＤＲ，データＤＡＴＡ，フレ
ームチェックシーケンスＦＣＳ，エンドデリミタＥＤ等
で構成されている。一方、同図（ｂ）のメッセージデー
タフレームは特定の装置に特定のデータを送信するとき
に用いるデータフレームである。特に、スタートデリミ
タＳＤとエンドデリミタＥＤはフレームの開始と終了を
指示する１オクテットのパターンとなっている。The data analysis means 40 extracts a start delimiter SD and an end delimiter ED from the sampling reception clock CLK sent from the modem 4 through the interface 5 and the reception data SYMO to SYM2 of the data frame having the format shown in FIG. SD detection circuit 41 and ED detection circuit 42 that individually detect the SD
When the detection circuit 41 detects the start delimiter SD and receives the sent gate permission signal S1, the gate is turned on, and the received data SYMO is output as a valid frame signal S2, and when the ED detection circuit 42 detects the end delimiter ED, the gate is turned off. A gate circuit 43 is provided. Note that the scan data frame shown in FIG. 3(a) is a predetermined data frame that is always transmitted from each device after acquiring a token.
Turn Pre, start delimiter SD, frame control FC, partner node address DA, source node address SA, monitoring side node service access point S
SAP, monitored side node service access point SS
AP, control field C1 word length W
n, scan address ADR, data DATA, frame check sequence FCS, end delimiter ED, etc. On the other hand, the message data frame shown in FIG. 6B is a data frame used when transmitting specific data to a specific device. In particular, the start delimiter SD and end delimiter ED are one-octet patterns that indicate the start and end of a frame.

また、データ解析手段４０は、ＳＤ検出回路４１でスタ
ートデリミタＳＤを検出することにより送られてくるス
タートデリミタ検出信号Ｓ３を受けた後、エンドデリミ
タＥＤを受信するまでの間に受信する第３図（ａ）に示
すフレームのフレームコントロールＦＣ，　　コントロ
ールフィールドＣ，スキャンアドレスＡＤＲの受信タイ
ミングでそれぞれＡＤＲストローブ信号Ｓ４，ＦＣスト
ローブ信号Ｓ５およびＣストローブ信号Ｓ６を出力する
遅延回路４４、スタートデリミタ検出信号Ｓ３とＥＤ検
出回路４２からのエンドデリミタ検出信号Ｓ７との間で
８ビットの倍数と決められているので、その間にわたっ
て受信クロツクＣＬＫを計数しその計数値が８ビットの
倍数になっていないときフレーム長異常信号Ｓ８を出力
するフレーム長カウンタ４５が設けられ、さらにスキャ
ンアドレス（Ａ　Ｄ　Ｒ）検出回路４６、フレームコン
トロール（Ｆ　Ｃ）検出回路４７、コントロールフィー
ルド（Ｃ）検出回路４８が設けられている。Further, the data analysis means 40 receives the start delimiter detection signal S3 sent by detecting the start delimiter SD by the SD detection circuit 41 and before receiving the end delimiter ED as shown in FIG. A delay circuit 44 outputs an ADR strobe signal S4, an FC strobe signal S5, and a C strobe signal S6 at the reception timing of the frame control FC, control field C, and scan address ADR of the frame shown in (a), and the start delimiter detection signal S3. Since the end delimiter detection signal S7 from the ED detection circuit 42 is determined to be a multiple of 8 bits, if the received clock CLK is counted during that time and the counted value is not a multiple of 8 bits, a frame length error is detected. A frame length counter 45 that outputs a signal S8 is provided, and a scan address (ADR) detection circuit 46, a frame control (FC) detection circuit 47, and a control field (C) detection circuit 48 are also provided.

このスキャンアドレス検出回路４６は有効フレーム信号
Ｓ２とＡＤＨストローブ信号Ｓ４とから２オクテットの
スキャンアドレスＡＤＲを検出してスキャンアドレス検
出信号Ｓ９を送出する。一方、フレームコントロール検
出回路４７はＦＣストローブ信号Ｓ５でフレームコント
ロールＦＣを検出してＦＣ識別信号Ｓ１０を、またコン
トロールフィールド検出回路４８はＣストローブ信号Ｓ
６でコントロールフィールドＣを検出してＣ識別信号Ｓ
ｌｌを送出する。また、データ解析手段４０１；はＣＲ
Ｃ生成回路４９およびＣＲＣ検出回路５０が設けられ、
このＣＲＣ生成回路４９は有効フレーム信号Ｓ２とエン
ドデリミタ検出信号Ｓ７とから予め定めた３２ビットの
ＣＲＣ　（Ｃｙｃ　ｌ　ｉ　ｃＲｅｄｕｎｄａｎｃｙ　
　Ｃｈｅｃｋ：巡回冗長検査）データＳ１２を生成する
機能を有し、一方、ＣＲＣ検出回路５０は有効フレーム
信号Ｓ２とエンドデリミタ検出信号Ｓ７とからスキャン
データフレーム中の３２ビットのＣＲＣを抽出してＣＲ
ＣデータＳ１３を取出す機能を持っている。This scan address detection circuit 46 detects a 2-octet scan address ADR from the valid frame signal S2 and ADH strobe signal S4, and sends out a scan address detection signal S9. On the other hand, the frame control detection circuit 47 detects the frame control FC using the FC strobe signal S5 and outputs the FC identification signal S10, and the control field detection circuit 48 detects the frame control FC using the FC strobe signal S5.
6 detects the control field C and outputs the C identification signal S.
Send ll. Further, the data analysis means 401;
A C generation circuit 49 and a CRC detection circuit 50 are provided,
This CRC generation circuit 49 generates a predetermined 32-bit CRC (Cyclic Redundancy) from the valid frame signal S2 and end delimiter detection signal S7.
Check: Cyclic Redundancy Check) Data S12 is generated. On the other hand, the CRC detection circuit 50 extracts the 32-bit CRC in the scan data frame from the valid frame signal S2 and the end delimiter detection signal S7, and performs a CR
It has a function to extract C data S13.

５１はＣＲＣ比較回路であって、これは両ＣＲＣデータ
Ｓ１２，８１３を比較し不一致の場合の場合にＣＲＣ比
較異常信号Ｓ１４を送出する。なお、データ解析時，図
示されていないが回路４６〜５０にもクロツクＣＬＫが
入力される。51 is a CRC comparison circuit which compares both CRC data S12 and 813 and sends out a CRC comparison abnormality signal S14 if they do not match. Note that during data analysis, the clock CLK is also input to circuits 46 to 50, although not shown.

次に、前記ビット変換手段６０は、スキャンアドレス検
出回路４６から送られてくる１６ビットのスキャンアド
レス検出信号Ｓ９に基づいて第４図に示すリストに対応
するオフセットアドレスと０〜１５ビットの中の１つの
ビットを決定してビット変換信号Ｓ１５を出力する。Next, based on the 16-bit scan address detection signal S9 sent from the scan address detection circuit 46, the bit conversion means 60 converts the offset address corresponding to the list shown in FIG. One bit is determined and a bit conversion signal S15 is output.

さらに、前記時間信号発生手段６１は、外部から必要な
信号を受けて時間設定信号を出力する内部レジスタ設定
回路６１ａおよびこの内部レジスタ設定回路６１ａから
の時間設定信号Ｓ１６によってリストメモリ２１〜２４
をクリアする時間信号Ｓ１７を出力するタイマ６ｌｂ等
によって構成されている。Further, the time signal generating means 61 includes an internal register setting circuit 61a that receives a necessary signal from the outside and outputs a time setting signal, and a time setting signal S16 from the internal register setting circuit 61a to output a time setting signal to the list memories 21 to 22.
The timer 6lb outputs a time signal S17 for clearing the time signal S17.

次に、前記データ出力制御手段６２は、内部的にはデー
タ解析手段４０等からのデータを一時格納するレジスタ
、オフセットアドレスレジスタおよびワードレジスタ、
マイクロプロセッサその他必要な要素によって構成され
、ＥＤ検出回路４２からのＢＡＤシグナル検出パルス信
号８１８、フレーム長異常信号Ｓ８、ビット変換信号Ｓ
１５、ＦＣ識別信号ＳＩＯ、Ｃ識別信号Ｓｌｌ、ＣＲＣ
比較異常信号Ｓ１４およびタイマ６ｌｂからの時間信号
Ｓ１７に基づいて更新リストメモリ２２〜２４のリスト
を更新し、また変化状態データをライブリストメモリ２
１に格納する処理を行う。Next, the data output control means 62 internally includes a register for temporarily storing data from the data analysis means 40, an offset address register, a word register, and the like.
It is composed of a microprocessor and other necessary elements, and outputs a BAD signal detection pulse signal 818 from the ED detection circuit 42, a frame length abnormality signal S8, and a bit conversion signal S.
15, FC identification signal SIO, C identification signal Sll, CRC
The lists in the update list memories 22 to 24 are updated based on the comparison abnormality signal S14 and the time signal S17 from the timer 6lb, and the change state data is stored in the live list memory 2.
1.

次に、以上のように構成された装置の動作を説明する。Next, the operation of the apparatus configured as above will be explained.

先ず、電源の投入により立上るときにはマイクロプロセ
ッサ１４から内部レジスタ設定回路６１ａのほか、必要
な回路４１．４２．４４〜５１．６１ｂ，６２等にリセ
ット信号ＲＳＴおよびクロック信号ＣＬＴが入力されて
リセットされる。このデータ監視付加回路２０は、リセ
ット後、マイクロプロセッサ１４と内部バス１０を介し
て設定アドレス信号Ｓ４１、設定データ信号Ｓ４２、内
部レジスタ選択チップセレクト信号３４３、杏込み信号
Ｓ４４および書込み確認信号３５５等の授受を行い、前
記内部レジスタ設定回路６１ａに必要な時間設定信号が
設定される。従って、タイマ６１ｂは内部レジスタ設定
回路６１ａの時間設定信号Ｓ１６を受けて前記リストメ
モリ２２〜２４を一定周期でクリアするための時間信号
Ｓ１７をデータ出力制御手段６２へ・送出する。First, when the power is turned on, a reset signal RST and a clock signal CLT are inputted from the microprocessor 14 to the internal register setting circuit 61a, as well as necessary circuits 41, 42, 44 to 51, 61b, 62, etc., and are reset. Ru. After being reset, the data monitoring additional circuit 20 receives a setting address signal S41, a setting data signal S42, an internal register selection chip select signal 343, a write signal S44, a write confirmation signal 355, etc. via the microprocessor 14 and the internal bus 10. Transfer is performed, and a necessary time setting signal is set in the internal register setting circuit 61a. Therefore, the timer 61b receives the time setting signal S16 from the internal register setting circuit 61a and sends out a time signal S17 to the data output control means 62 for clearing the list memories 22 to 24 at a constant cycle.

しかる後、この装置は、以上のように時間設定を行った
後、バス型伝送路１を通して伝送されてくる第３図のデ
ータフレームをモデム４で復調し、その復調後の受信デ
ータおよび受信クロックＣＬＫをデータ監視付加回路２
０およびトークンバスコントローラ６へ並列的に供給す
る。以後、データ監視付加回路２０とトークンバスコン
トローラ６とはそれぞれ非同期の関係で自身の所要とす
る動作を実行する。Thereafter, after setting the time as described above, this device demodulates the data frame shown in FIG. CLK to data monitoring additional circuit 2
0 and the token bus controller 6 in parallel. Thereafter, the data monitoring additional circuit 20 and the token bus controller 6 each perform their own required operations in an asynchronous relationship.

そこで、データ監視付加回路２０においては、その受信
クロツクＣＬＫおよび復調された受信データＳＹＭＯ〜
ＳＹＭ２を、第２図に示すＳＤ検出回路４１およびＥＤ
検出回路４２で受けるが、ここでＳＤ検出回路４ｌでは
その受信データからフレームの始まりを意味する１オク
テットのスタートデリミタＳＤを検出すると、イネーブ
ル状態となるゲート許可信号Ｓ１をゲート回路４３へ、
またスタートデリミタ検出信号Ｓ３を遅延回路４４およ
びフレーム長カウンタ４５へ送出する。Therefore, in the data monitoring additional circuit 20, the reception clock CLK and the demodulated reception data SYMO~
SYM2 is connected to the SD detection circuit 41 and ED shown in FIG.
When the SD detection circuit 4l detects a 1-octet start delimiter SD indicating the start of a frame from the received data, it sends a gate permission signal S1 that becomes an enable state to the gate circuit 43.
It also sends out a start delimiter detection signal S3 to the delay circuit 44 and frame length counter 45.

ここで、ゲート回路４３はイネーブル状態のゲート許可
信号Ｓ１を受けるとゲートオンして受信データＳＹＭＯ
〜ＳＹＭ２を有効フレーム信号Ｓ２としてスキャンアド
レス検出回路４６、フレームコントロール検出回路４７
、コントロールフィールド検出回路４８、ＣＲＣ生成回
路４９およびＣＲＣ検出回路５０に倶給する。一方、フ
レーム長カウンタ４５はスタートデリミタ検出信号Ｓ３
を受けると前記受信クロツクＣ　Ｌ　Ｋに基づいてスタ
ートデリミタＳＤ以降のデータピットをカウントする。Here, when the gate circuit 43 receives the gate permission signal S1 in the enabled state, it turns on the gate and outputs the received data SYMO.
~Scan address detection circuit 46 and frame control detection circuit 47 using SYM2 as valid frame signal S2
, a control field detection circuit 48, a CRC generation circuit 49, and a CRC detection circuit 50. On the other hand, the frame length counter 45 receives the start delimiter detection signal S3.
When receiving the signal, the data pits after the start delimiter SD are counted based on the reception clock CLK.

以上のようにして順次復調された受信データを受けるが
、このとき遅延回路４４では第３図（ａ）に示すフォー
マットを持つスキャンデータフレームのフレームコント
ロールＦＣ，　　コントロールフィールドＣおよびスキ
ャンアドレスＡＤＨをそれぞれ受信すると各受信タイミ
ングでＦＣストローブ信号Ｓ５、Ｃストローブ信号Ｓ６
およびＡＤＲストローブ信号Ｓ４を出力し、それぞれ対
応するフレームコントロール検出回路４７、コントロー
ルフィールド検出回路４８およびスキャンアドレス検出
回路４６に供給する。ここで、フレームコントロール検
出回路４７はＦＣストローブ信号Ｓ５に同期して有効フ
レーム信号Ｓ２から１オクテットのフレームコントロー
ルＦＣを抽出してＦＣ識別信号ＳＩＯを出力し、またコ
ントロールフィールド検出回路４８はＣストローブ信号
Ｓ６に同期して有効フレーム信号Ｓ２から１オクテット
のコントロールＣを抽出してＣ識別信号Ｓｌｌを出力す
る。The reception data sequentially demodulated as described above is received, and at this time, the delay circuit 44 receives the frame control FC, control field C, and scan address ADH of the scan data frame having the format shown in FIG. 3(a). Then, at each reception timing, FC strobe signal S5, C strobe signal S6
and ADR strobe signal S4 are output and supplied to the corresponding frame control detection circuit 47, control field detection circuit 48, and scan address detection circuit 46, respectively. Here, the frame control detection circuit 47 extracts one octet of frame control FC from the effective frame signal S2 in synchronization with the FC strobe signal S5 and outputs the FC identification signal SIO, and the control field detection circuit 48 extracts the C strobe signal SIO. In synchronization with S6, one octet of control C is extracted from the valid frame signal S2 and a C identification signal Sll is output.

一方、スキャンアドレス検出回路４６は、ＡＤＨストロ
ーブ信号Ｓ４に同期して有効フレーム信号Ｓ２から２オ
クテットのスキャンアドレスＡＤＲを抽出してスキャン
アドレスＡＤＨをビット変換手段６０に送出する。ここ
で、ビット変換手段６０は１６ビットのスキャンアドレ
スＡＤＨに基づき第４図に示すリストに対応するオフセ
ットアドレスと０〜１５ビットの中の１つのビットを決
定してビット変換信号Ｓ１５を出力する。但し、１回当
りで受信するスキャンデータは１２８オクテットとする
。On the other hand, the scan address detection circuit 46 extracts a 2-octet scan address ADR from the effective frame signal S2 in synchronization with the ADH strobe signal S4, and sends the scan address ADH to the bit conversion means 60. Here, the bit conversion means 60 determines an offset address and one bit among 0 to 15 bits corresponding to the list shown in FIG. 4 based on the 16-bit scan address ADH, and outputs a bit conversion signal S15. However, the scan data received each time shall be 128 octets.

そして、以上のようにして各受信データＳＹＭＯ〜ＳＹ
Ｍ２のエンドデリミタＥＤを検出する迄行われるが、こ
の間にモデム４からＢＡＤシグナルが送られてくると、
ＥＤ検出回路４２はＢＡＤシグナル検出信号Ｓ１８を出
力し、またエンドデリミタＥＤを検出するとエンドデリ
ミタ検出信号Ｓ７をＳＤ検出回路４１、フレーム長カウ
ンタ４５のほか、ＣＲＣ生成回路４９およびＣＲＣ検出
回路５０に供給する。ここで、ＳＤ検出回路４１はゲー
ト回路４３をオフとなるように制御する。また、フレー
ム長カウンタ４５はエンドデリミタ検出信号Ｓ７を受け
ると８ビットカウンタのカウント動作を停止し受信した
フレームのカウント値が８ビットの倍数であるか否かを
調べ８ビットの倍数でない場合にはフレーム長異常信号
Ｓ８を送出する。Then, as described above, each received data SYMO to SY is
This process continues until the end delimiter ED of M2 is detected, but if a BAD signal is sent from modem 4 during this time,
The ED detection circuit 42 outputs the BAD signal detection signal S18, and when detecting the end delimiter ED, supplies the end delimiter detection signal S7 to the SD detection circuit 41, the frame length counter 45, as well as the CRC generation circuit 49 and the CRC detection circuit 50. do. Here, the SD detection circuit 41 controls the gate circuit 43 to turn off. Furthermore, upon receiving the end delimiter detection signal S7, the frame length counter 45 stops the counting operation of the 8-bit counter, checks whether the count value of the received frame is a multiple of 8 bits, and if it is not a multiple of 8 bits. A frame length abnormality signal S8 is sent.

一方、ＣＲＣ生成回路４９は有効フレーム信号Ｓ２とエ
ンドデリミタ検出信号Ｓ７とからＣＣＩＴＴ（国際電信
電話諮問委員会）で定めた３２ビットのＣＲＣ信号を生
成してＣＲＣ生成データＳ１２をＣＲＣ比較回路５１に
送出する。また、ＣＲＣ検出回路５０は有効フレーム信
号Ｓ２とエンドデリミタ検出信号Ｓ７とからスキャンデ
ータフレーム中の３２ビットのＣＲＣを抽出してＣＲＣ
検出データＳ１３をＣＲＣ比較回路５１に供給する。こ
こで、ＣＲＣ比較回路５１はこれらＣＲＣ生成データＳ
１２とＣＲＣ検出データＳ１３とを比較し不一致の場合
にはＣＲＣ比較異常信号Ｓ１４を送出する。On the other hand, the CRC generation circuit 49 generates a 32-bit CRC signal defined by CCITT (International Telegraph and Telephone Consultative Committee) from the valid frame signal S2 and end delimiter detection signal S7, and sends the CRC generation data S12 to the CRC comparison circuit 51. Send. Further, the CRC detection circuit 50 extracts the 32-bit CRC in the scan data frame from the valid frame signal S2 and the end delimiter detection signal S7, and performs a CRC detection circuit.
The detection data S13 is supplied to the CRC comparison circuit 51. Here, the CRC comparison circuit 51 uses these CRC generated data S.
12 and the CRC detection data S13, and if they do not match, a CRC comparison abnormality signal S14 is sent out.

従って、データ出力制御手段６２は、データフレームの
内容に応じてデータ解析手段４０からフレーム長異常信
号Ｓ８、ＦＣ識別信号Ｓ１０、Ｃ識別信号Ｓ１１、ＣＲ
Ｃ比較異常信号Ｓ１４、ＢＡＤシグナル検出信号Ｓ１８
を受け、またビット変換手段６０からスキャンアドレス
に対応したライブリストメモリ２１のビット変換信号Ｓ
１５を受け、しかもタイマ６ｌｂから時間信号Ｓ１７を
受けると、これらの信号に基づいてアドレス信号Ｓ３１
．データ信号Ｓ３２．リード信号８３３，ライト信号Ｓ
３４．リスト選択信号２６〜２９．ライブリストビジー
信号３０−１，更新リストビジー信号３０−２を生成し
ライブリストメモリ２１に変化状態データを格納し、ま
た更新リストメモリ２２〜２４のリストを更新する処理
を行う。Therefore, the data output control means 62 receives the frame length abnormal signal S8, the FC identification signal S10, the C identification signal S11, and the CR from the data analysis means 40 according to the contents of the data frame.
C comparison abnormal signal S14, BAD signal detection signal S18
In addition, a bit conversion signal S of the live list memory 21 corresponding to the scan address is sent from the bit conversion means 60.
15 and also receives the time signal S17 from the timer 6lb, the address signal S31 is generated based on these signals.
．． Data signal S32. Read signal 833, write signal S
34. List selection signals 26-29. It generates a live list busy signal 30-1 and an update list busy signal 30-2, stores change state data in the live list memory 21, and performs processing to update the lists in the update list memories 22 to 24.

すなわち、データ出力制御手段６２は、第５図に示す如
くχ夕−ト信号を受けるとＦＣ識別信号ＳＩＯに基づい
て第３図のデータフレームが予め定めた特定のパターン
を持ったＦＣ識別コード．つまりＬＬＣ−ｄａｔａ−ｆ
ｒａｍｅであるか否かを判別し（ステップＳＴＩ）　　
ＬＬＣ−ｄａｔａ−ｆｒａｍｅでなければＬＬＣ−ｄａ
ｔａ−ｆｒａｍｅを検出するまで続け、ＬＬＣ−ｄａ　
ｔ　ａ−ｆ　ｒａｍｅであるならばステップＳＴ２に移
行する。このステップＳＴ２では、Ｃ識別信号Ｓ１１か
ら得られたＣ識別コードが予め定義したスキャンコード
であるか否かを判別し、予め定義したスキャンコードで
なければステップＳＴＩに戻り、スキャンコードである
ならばステップＳＴ３に移行し、ここでビット変換手段
６０からスキャンアドレスＡＤＲに基づいて生成された
リストのオフセットアドレスおよび１ビットだけセット
されたワードデータよりなるビット変換信号Ｓ１５を受
けて内蔵するオフセットアドレスレジスタおよびワード
レジスタに格納した後、フレーム長カウンタ４５から送
られてくるフレーム長異常信号Ｓ８の有無に基づきＳＤ
−ＥＤまでに受信したスキャンデータ長さが８の倍数で
あるか否かを判断し（ステップＳＴ４）　、フレーム長
異常信号Ｓ８が有りの場合にはステップＳＴ１に戻り、
フレーム長異常信号Ｓ８無しの場合にはステップＳＴ５
に移行する。このステップＳＴ５においては、ＣＲＣ比
較異常信号Ｓ１４の有無に基づいて受信したスキャンデ
ー夕にＣＲＣ異常があるか否かを判断し、異常ならばス
テップＳＴＩに戻り、正常ならば次のステップＳＴ６に
移行しスキャンデー夕の受信中にＢＡＤシグナルが検出
されたか否かを判断する。ＢＡＤシグナルが検出された
場合にはステップＳＴＩに戻り、ＢＡＤシグナルが検出
されていない場合にはライブリストメモリ格納処理に移
行する（ステップＳＴ７）。That is, when the data output control means 62 receives the χ date signal as shown in FIG. 5, it converts the data frame of FIG. 3 into an FC identification code having a predetermined specific pattern based on the FC identification signal SIO. In other words, LLC-data-f
RAM (step STI)
LLC-da if not LLC-data-frame
Continue until ta-frame is detected, LLC-da
If it is t a-frame, the process moves to step ST2. In this step ST2, it is determined whether or not the C identification code obtained from the C identification signal S11 is a predefined scan code. If it is not a predefined scan code, the process returns to step STI, and if it is a scan code, The process moves to step ST3, where the built-in offset address register receives from the bit conversion means 60 the offset address of the list generated based on the scan address ADR and the bit conversion signal S15 consisting of word data in which only one bit is set. After storing in the word register, the SD
- Determine whether the scan data length received up to ED is a multiple of 8 (step ST4), and if the frame length abnormal signal S8 is present, return to step ST1;
If there is no frame length abnormal signal S8, step ST5
to move to. In this step ST5, it is determined whether or not there is a CRC abnormality in the received scan data based on the presence or absence of the CRC comparison abnormality signal S14, and if abnormal, the process returns to step STI, and if normal, the process moves to the next step ST6. Then, it is determined whether a BAD signal is detected during reception of the scan data. If a BAD signal is detected, the process returns to step STI, and if a BAD signal is not detected, the process moves to live list memory storage processing (step ST7).

このライブリストメモリ格納処理は、最初にライブリス
トメモリ２１から自身のオフセットアドレスレジスタに
格納されているオフセットアドレスに対応するワードデ
ータを読出した後、このワードデータと自身のワードレ
ジスタに格納された１ビットのワードデータとの論理和
により得られたデータをライブリストメモリ２１に書込
んだ後、次の更新リストメモリの更新処理に移行する（
ステップＳＴ８）。This live list memory storage process first reads word data corresponding to the offset address stored in its own offset address register from the live list memory 21, and then reads this word data and the one stored in its own word register. After writing the data obtained by ORing the bits with the word data to the live list memory 21, the process moves to the next update list memory update process (
Step ST8).

この更新リストメモリの更新処理は、読出し表示，カレ
ント更新，クリアのうち現在カレント更新フェーズにあ
る１つの更新リスト２２，または２３．２４を選択し、
前記ライブリストメモリ更新処理ＳＴ７と同様の処理を
行った後、最初のステップＳＴＩに戻る。This update list memory update process selects one update list 22 or 23 or 24 that is currently in the current update phase among read display, current update, and clear;
After performing the same process as the live list memory update process ST7, the process returns to the first step STI.

次に、更新リストメモリの更新処理（ステップＳＴ８）
に関し、更新リストメモリ２２〜２４の現在の読出し表
示，カレント更新．クリアの３つのフェーズと時間信号
Ｓ１７の発生タイミングとの関係について３つの状況を
想定して第６Ａ図，第６Ｂ図，第６Ｃ図を参照しながら
説明する。Next, update processing of update list memory (step ST8)
Regarding the current readout display of the update list memories 22 to 24, the current update. The relationship between the three phases of clearing and the generation timing of the time signal S17 will be explained assuming three situations with reference to FIGS. 6A, 6B, and 6C.

先ず、第６Ａ図は、時間信号Ｓ１７がタイムアップした
とき、データ監視付加回路２０では丁度ライブリストメ
モリ２１を更新中であり、かつ、更新リストメモリ２４
が読出し表示フェーズ、更新リストメモリ２２がカレン
ト更新フェーズ、更新リストメモリ２３がクリアフエー
ズとなっている。First, FIG. 6A shows that when the time signal S17 times up, the data monitoring additional circuit 20 is just updating the live list memory 21, and the update list memory 24 is being updated.
is in the read-out display phase, the update list memory 22 is in the current update phase, and the update list memory 23 is in the clear phase.

そこで、データ監視付加回路２０は、ライブリストメモ
リ２１か更新リストメモリ例えば２２の更新中にタイマ
６ｌｂがタイムアップしたとき、マイクロプロセッサ１
４がアクセスすると誤ったリスト更新を行ってしまうの
で、カレント更新フ工一ズにある更新リストメモリ２２
を更新完了して次のフェーズに切替えるまでの期間、マ
イクロプロセッサ１４ヘビジー信号３０−１または３〇
一２を送出し、かつ、許可／禁止ゲート３３にアクセス
非許可信号を与える。フエーズを切替えると更新リスト
メモリ２３がカレント更新フェーズ、更新リストメモリ
２４がクリアフェーズ、更新リストメモリ２２が読出し
フエーズとなる。データ監視付加回路２０はクリアフエ
ーズの更新リストメモリ２４のクリア処理を開始する。Therefore, when the timer 6lb times out while the live list memory 21 or update list memory 22 is being updated, the data monitoring additional circuit 20 controls the microprocessor 1.
If 4 accesses, the list will be updated incorrectly, so update list memory 22 in the current update function is
The microprocessor 14 sends out the heavy signal 30-1 or 30-12 until the update is completed and switches to the next phase, and also gives an access disallowance signal to the permit/inhibit gate 33. When the phases are switched, the update list memory 23 becomes the current update phase, the update list memory 24 becomes the clear phase, and the update list memory 22 becomes the read phase. The data monitoring additional circuit 20 starts clearing the update list memory 24 in the clear phase.

仮に、この更新リストメモリ２４のクリア処理が完了す
る前にライブリストメモリ格納処理および更新リストメ
モリ更新処理に達した場合にはこれらの処理を実行した
後にクリア処理を再開し、更新リストメモリ２４のクリ
ア処理を実行する。但し、更新リストメモリ２４のクリ
ア処理はタイマ６１ｂがタイムアップする前に終了する
ものとする。If the live list memory storage process and the update list memory update process are reached before the update list memory 24 clear process is completed, the clear process is restarted after these processes are executed, and the update list memory 24 is cleared. Execute clear processing. However, it is assumed that the clearing process of the update list memory 24 is completed before the timer 61b times out.

次に、第６Ｂ図は、タイマ６１ｂがタイムアップしたと
き、ライブリストメモリ更新処理（ステップＳＴ７）を
始める直前であることを示している。このとき、ライブ
リストメモリ２１と更新リストメモリを更新前に、デー
タ監視付加回路２０はその更新リストメモリのフェーズ
切替え処理を行う。タイマ６１ｂがタイムアップする直
前に更新リストメモリのフェーズとして、更新リストメ
モリ２４が読出し表示フエーズ、更新リストメモリ２２
がカレント更新フェーズ、更新リストメモリ２３がクリ
アフエーズである。この場合タイマ６１ｂのタイムアッ
プ後、直ちに更新リストメモリのフェーズ切替え動作が
始まり、各更新リストメモリ２２〜２４においては更新
リストメモリ２３がカレント更新フエーズ、更新リスト
メモリ２４がクリアフエーズ、更新リストメモリ２２が
読出し表示フェーズに遷移する。この遷移期間はマイク
ロプロセッサ１４には更新リストビジー信号３０−２が
送出される。そして、この更新リストビジー信号３０−
２が解除されると、直ちにライブリストメモリ格納処理
（ステップＳＴ７）および更新リストメモリ更新処理（
ステップＳＴ８）が連続して行われる。この更新リスト
メモリ更新処理（ステップＳＴ８）が終了すると、更新
リストメモリ２４のクリア作業が始まり、以後、ライブ
リストメモリ格納処理（ステップＳＴ７）と更新リスト
メモリ更新処理（ステップＳＴ８）の処理の合間にクリ
ア動作が実行される。Next, FIG. 6B shows that when the timer 61b times up, it is just before starting the live list memory update process (step ST7). At this time, before updating the live list memory 21 and the update list memory, the data monitoring additional circuit 20 performs phase switching processing for the update list memory. Immediately before the timer 61b times up, the update list memory 24 enters the read and display phase as the update list memory phase, and the update list memory 22
is the current update phase, and update list memory 23 is the clear phase. In this case, after the timer 61b times out, the phase switching operation of the update list memory starts immediately, and in each of the update list memories 22 to 24, the update list memory 23 is in the current update phase, the update list memory 24 is in the clear phase, and the update list memory 22 is in the clear phase. Transition to readout display phase. During this transition period, an update list busy signal 30-2 is sent to the microprocessor 14. Then, this update list busy signal 30-
2 is released, the live list memory storage process (step ST7) and the update list memory update process (step ST7) are performed immediately.
Step ST8) is performed continuously. When this update list memory update process (step ST8) is completed, the clearing work of the update list memory 24 starts, and thereafter, between the live list memory storage process (step ST7) and the update list memory update process (step ST8), A clear operation is performed.

さらに、第６Ｃ図は、タイマ６１ｂがタイムアップして
いない状況を示している。この場合には各更新リストメ
モリ２２〜２４では更新リストメモリ２２がカレント更
新フエーズ、更新リストメモリ２３がクリアフエーズ、
更新リストメモリ２４が読出し表示フエーズのまま、ス
キャンデータフレームを受信する毎にライブリストメモ
リ格納処理（ステップＳＴ７）と更新リストメモリ更新
処理（ステップＳＴ８）が繰返される。Furthermore, FIG. 6C shows a situation where the timer 61b has not timed up. In this case, in each of the update list memories 22 to 24, the update list memory 22 is in the current update phase, the update list memory 23 is in the clear phase,
While the update list memory 24 remains in the read display phase, the live list memory storage process (step ST7) and the update list memory update process (step ST8) are repeated every time a scan data frame is received.

従って、以上のような実施例によれば、データ解析手段
４０は受信データからスキャンアドレスを抽出し、かつ
、受信データの正常の有無を解析し、この解析結果を更
新データ出力制御手段６２に送出する。一方、前記抽出
されたアドレスレスはビット変換手段６０にてリスト用
メモリ２１〜２４のリストに対応するビットデータに変
換しこのとットデー夕を前述と同様に更新データ出力制
御手段６２に送出する。そこで、このデータ出力制御手
段６２では所定のプログラムに基づいて前記解析結果の
データを調べて受信データが正常であれば、ビット変換
手段で変換されたビットデータにに基づいてリスト用メ
モリのリスト更新を行うので、マイクロプロセッサ１４
の処理と並列にライブリストメモリ２１および更新リス
トメモリ２２〜２４にデータを適切に書込み更新しなが
らリストを作成でき、かつ、これらリストメモリ２１〜
２４に作成されたデータを逆のポートからマイクロプロ
セッサ１４が読出すことができ、よってマイクロプロセ
ッサ１４は受信されたスキャンデー夕からリストを作成
するオーバヘッドを削減でき、その間マイクロプロセッ
サ１４は自身のアプリケーション処理を実行でき、また
必要に応じてデータの送信処理を行うことが可能であり
、伝送効率を大幅に向上させることができる。Therefore, according to the embodiment described above, the data analysis means 40 extracts the scan address from the received data, analyzes whether the received data is normal or not, and sends this analysis result to the update data output control means 62. do. On the other hand, the extracted address address is converted by the bit converting means 60 into bit data corresponding to the list in the list memories 21 to 24, and this data is sent to the update data output control means 62 in the same manner as described above. Therefore, this data output control means 62 checks the data of the analysis result based on a predetermined program, and if the received data is normal, updates the list in the list memory based on the bit data converted by the bit conversion means. The microprocessor 14
A list can be created while appropriately writing and updating data in the live list memory 21 and the update list memories 22 to 24 in parallel with the processing of the list memories 21 to 24.
24 can be read by the microprocessor 14 from the opposite port, thereby reducing the overhead of creating a list from the received scan data while the microprocessor 14 is running its own applications. It is possible to perform processing, and also to perform data transmission processing as necessary, and it is possible to significantly improve transmission efficiency.

なお、上記実施例では、それぞれ１組の更新リストメモ
リ２２〜２４と１個のタイマ６ｌｂを用いたが、例えば
第７図に示すようにそれぞれ３組からなる更新リストメ
モリ２２ａ，２３ａ，２３ａを用い、また第８図に示す
ように３個のタイマ６　１ｂａ，　６　１ｂｂ，　６　
１ｂｃを用い、第９図に示す如く新たにステップＳＴ２
　１によりアクセスクラスを自身のプライオリテイレジ
スタにセットし、かつ、ステップＳＴ２２にて該当アク
セスクラスごとに更新リストメモリへの更新処理を行う
ようにすれば、高速，中速，低速の３レベルの更新リス
トを作成でき、プロセスオートメーションが要求する多
用なアプリケーションに十分に対応できる。In the above embodiment, one set of update list memories 22 to 24 and one timer 6lb were used, but for example, as shown in FIG. In addition, as shown in FIG. 8, three timers 61ba, 61bb, 6
1bc, newly perform step ST2 as shown in FIG.
If the access class is set in its own priority register in step ST22 and the update process is performed in the update list memory for each access class in step ST22, three levels of update: high speed, medium speed, and low speed can be performed. Lists can be created and are sufficient for the versatile applications that process automation requires.

［発明の効果］ 以上説明したように本発明によれば、トークンバスコン
トローラと並列に受信データを受けてデータ監視付加回
路がリスト用メモリにデータを更新された旨のリストを
作成することにより、マイクロプロセッサは非同期でそ
のリスト用メモリの内容からデータの変化状態を確認す
ればよいので、リストを作成するオーバヘッドを削減で
き、データ伝送の効率を向上できる伝送データ監視装置
を提供できる。[Effects of the Invention] As explained above, according to the present invention, the data monitoring additional circuit receives received data in parallel with the token bus controller and creates a list indicating that data has been updated in the list memory. Since the microprocessor only has to asynchronously check the change state of data from the contents of the list memory, it is possible to reduce the overhead of creating a list and provide a transmission data monitoring device that can improve the efficiency of data transmission.

【図面の簡単な説明】[Brief explanation of drawings]

第１図ないし第７図は本発明に係わる伝送データ監現装
置の一実施例を説明するために示したもので、第１図は
伝送データ監視装置の構成図、第２図は第１図に示すデ
ータ監視付加回路の構成図、第３図はスキャンデータフ
レームおよびメッセージデータフレームのフォーマット
図、第４図はリスト用メモリのリストフォーマット図、
第５図はリスト更新動作を説明する流れ図、第６Ａ図〜
第６Ｃ図はリスト更新のタイミング図、第７図ないし第
９図は他の実施例を説明するためのもので、第７図は伝
送データ監視装置の構成図、第８図は第７図に示すデー
タ監視付加回路の構成図、第９図はリスト更新動作を説
明する流れ図、第１０図は従来の一般的なデータ伝送装
置の構成図である。 １・・・伝送路、４・・・モデム、６・・・トークンバ
スコントローラ、１１・・・共通メモリ、１４・・・マ
イクロプロセッサ、２０・・・データ監視付加回路、２
１・・・ライブリストメモリ、２２〜２４．２２ａ〜２
４ａ・・・更新リストメモリ、４０・・・データ解析手
段、６０・・・ビット変換手段、６１・・・時間信号発
生手段、６２・・・データ出力制御手段。1 to 7 are shown to explain an embodiment of the transmission data monitoring device according to the present invention, FIG. 1 is a configuration diagram of the transmission data monitoring device, and FIG. 2 is a diagram similar to that shown in FIG. 3 is a format diagram of a scan data frame and a message data frame, and FIG. 4 is a list format diagram of a list memory.
FIG. 5 is a flowchart explaining the list update operation, and FIG. 6A~
FIG. 6C is a timing diagram of list update, FIGS. 7 to 9 are for explaining other embodiments, FIG. 7 is a configuration diagram of a transmission data monitoring device, and FIG. 8 is a diagram similar to FIG. FIG. 9 is a flowchart explaining the list updating operation, and FIG. 10 is a configuration diagram of a conventional general data transmission device. DESCRIPTION OF SYMBOLS 1... Transmission line, 4... Modem, 6... Token bus controller, 11... Common memory, 14... Microprocessor, 20... Data monitoring additional circuit, 2
1... Live list memory, 22~24.22a~2
4a... Update list memory, 40... Data analysis means, 60... Bit conversion means, 61... Time signal generation means, 62... Data output control means.

Claims (2)

【特許請求の範囲】[Claims] （１）他のデータ伝送装置から伝送路を通って送られて
くるデータを復調するモデムと、このモデムによって復
調された受信データに基づいて前記伝送路へのデータの
送受信制御を行うトークンバスコントローラと、前記受
信データを共通メモリに記憶するとともに他のデータ伝
送装置へ送信するためのデータを作成し、かつ、前記ト
ークンバスコントローラへ送信要求を行うプロセッサと
を有するデータ伝送装置において、 前記プロセッサが前記共通メモリ内の受信データをアク
セスするときの指標に用いる受信データの変化状態を示
すためのデータを格納するリスト用メモリ、前記モデム
によって復調された受信データのスキャンアドレスを抽
出するとともに当該受信データの正常の有無を解析する
データ解析手段と、前記スキャンアドレスに基づいてリ
スト用メモリのリスト作成のためのビットデータに変換
するビット変換手段と、前記データ解析手段による解析
結果のデータに基づいて受信データが正常であるとき前
記ビット変換手段で変換されたビットデータに基づいて
前記リスト用メモリに変化データを書込むデータ出力制
御手段とを備え、前記プロセッサからリスト作成の処理
を除去したことを特徴とする伝送データ監視装置。(1) A modem that demodulates data sent through a transmission path from another data transmission device, and a token bus controller that controls the transmission and reception of data to the transmission path based on the received data demodulated by this modem. and a processor that stores the received data in a common memory, creates data to be transmitted to another data transmission device, and issues a transmission request to the token bus controller, the processor comprising: A list memory for storing data indicating a change state of the received data used as an index when accessing the received data in the common memory; a list memory for extracting the scan address of the received data demodulated by the modem; a data analysis means for analyzing whether or not the data is normal; a bit conversion means for converting the scan address into bit data for creating a list in the list memory; and data output control means for writing changed data into the list memory based on the bit data converted by the bit conversion means when the data is normal, and the list creation process is removed from the processor. transmission data monitoring device. （２）リスト用メモリは、過去から現在までの変化状態
履歴データを格納するライブリストメモリと、所定周期
で所定の順序でクリアしながら変化状態データを格納す
る少なくとも１組よりなる複数の更新リスト用メモリと
を有する請求項１項記載の伝送データ監視装置。(2) The list memory includes a plurality of update lists consisting of a live list memory that stores change state history data from the past to the present, and at least one set that stores change state data while being cleared in a predetermined order at a predetermined period. 2. The transmission data monitoring device according to claim 1, further comprising a memory for data transmission.