JPH02235374A - Testing method of nonvolatile semiconductor memory - Google Patents
Testing method of nonvolatile semiconductor memoryInfo
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- 238000012360 testing method Methods 0.000 title claims abstract description 87
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000001133 acceleration Effects 0.000 claims abstract description 18
- 230000014759 maintenance of location Effects 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract description 18
- 238000012216 screening Methods 0.000 abstract description 3
- 238000004904 shortening Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 9
- 230000015654 memory Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 6
- 238000009826 distribution Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000009662 stress testing Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
〔産業五の利用分野〕
この発明は、不揮発性半導体メモリのデータ保持特性試
験に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Application in Industry 5] The present invention relates to a data retention characteristic test of a nonvolatile semiconductor memory.
第4図は従来の不揮発性半導体メモリのデータ告持特性
試験の一例として、EPROMのデータ森持特性試験を
示すフローチャートである。図において、(81 )
. (83) , (84 )はステップである。FIG. 4 is a flowchart showing a data retention characteristic test of an EPROM as an example of a conventional data retention characteristic test of a nonvolatile semiconductor memory. In the figure, (81)
.. (83) and (84) are steps.
以下、一例としてEPROMIcついて説明する。The EPROMIc will be explained below as an example.
次に作用について説明する。第4図のステップ(S1)
において、書き込みテスト及び読み出しテストを行い、
被測定EPROMが書き込み可能か、及び読み出し可能
かをテストする。Next, the effect will be explained. Step (S1) in Figure 4
We conducted a write test and a read test at
Test whether the EPROM under test is writable and readable.
次にステップ(S3)のストレス加速試験を行い、被測
定EPROMにストレスを与えて加速試験を行う。ステ
ップ(S3)のストレス加速試験は、バーンイン、高温
保存をいう,
最鎌にステップ(S4)で読み出しテストを行い、ステ
ップ(81)で誓き込んだデータが、ステップ(83)
のストレス加速試験でビット揮発,ビット立ちしていな
いかをテストする。Next, a stress acceleration test in step (S3) is performed, and stress is applied to the EPROM to be measured. The accelerated stress test in step (S3) refers to burn-in and high-temperature storage.Finally, a readout test is performed in step (S4), and the data read in step (81) is confirmed in step (83).
A stress acceleration test is performed to check whether bits are volatile or bits are not standing.
ここで、ビット揮発とビット立ちについて、第5図を用
いて詳細K述べる。第5図はステップ(83)のストレ
ス加速試験による電源動作領域の変化を示す特性図であ
る。ステップ(81)で被測定EPROMに書き込んだ
ときの電源動作領域における上限値をVoo maxφ
.下限値をVca minφとする。Here, bit volatilization and bit rising will be described in detail using FIG. FIG. 5 is a characteristic diagram showing changes in the power supply operating range due to the accelerated stress test in step (83). The upper limit value in the power supply operation region when written to the EPROM under test in step (81)
.. The lower limit value is set to Vca minφ.
良!デバイスはステップ(S3)のストレス加速試験凌
の読み出しテストにおける電源動作領域の1限値Mac
max 1がVcc maxφと同じかほとんど変わ
らないが、ステップ(S3)のストレス加速試験によっ
てビット揮発、すなわちデータ1′0“のビットのメモ
リセルの7ローテイングゲート中の電子が引き抜かれる
と、第5図に示す不良品1.不良品2のようにVcc
max lがVca mawφエシ減少−1る〇また、
良品デバイスは、ステップ(S3)のストレス加速試験
改のステップ(S4)の読み出しテストにおける′ミ源
動f¥.@域の下限値¥cc min lがVcc m
inφと同じか、ほとんど変わらないが、ステップ(S
3)のストレス加速試験によってビット立ち、すなわち
データ91″のビットのメモリセルのフローティングゲ
ート中に電子が入り込むと、第5図に示す不良品3.不
良品番のようにVcc min lがVcominφよ
)増加する。good! The device has the maximum power supply operating range Mac in the readout test of the accelerated stress test in step (S3).
max 1 is the same as or hardly different from Vcc maxφ, but when the bit volatilizes due to the accelerated stress test in step (S3), that is, the electrons in the 7 rotating gates of the memory cell of the bit of data 1'0'' are extracted. Defective product 1 and defective product 2 shown in Figure 5 have Vcc
max l decreases by Vca mawφEshi - 1ru〇Also,
In a non-defective device, the 'source movement f\. Lower limit value of @ area ¥cc min l is Vcc m
The step (S
When electrons enter the floating gate of the memory cell of the bit with data 91'' in the accelerated stress test of 3), a defective product 3 (as shown in the defective product number, Vcc min l is Vcominφ) is generated. To increase.
このようなビット揮発,ピット立ちする不良品會スクリ
ーニングするために、ステップ(S4)の読み出しテス
トにおいて、ある電源’4 EE Vcc maX▲及
びVacmin^でステップ(S4)の゛絖み出しテス
トを行い、この電圧で読み出しができなかったデバイス
を不喪品としている。In order to screen for such defective products that cause bit volatilization and pit formation, in the readout test in step (S4), the "adjustment test" in step (S4) was performed with a certain power supply '4 EE Vcc max▲ and Vacmin^. , devices that could not be read at this voltage are considered memorial items.
従来の不揮発性半導体メモリのテスト力法は以上のよう
にあるポイントでしかテストをしていないため、第6図
に示す不良品lのような重度のビット揮発不良や不良品
3のような重度のビット立ち不良は、時間t1のストレ
ス加速試験でスクリーニングできるが、不良品2のよう
な軽度のビット揮発不良や、不良品4のような軽度のビ
ット立ち不良をスクリーニングするためには、時間t2
のストレス加速試験が必喪となるため、テスト時間が長
くなるなどの問題点があった。Conventional testing methods for non-volatile semiconductor memories only test at certain points as described above, so severe bit volatility defects such as defective product 1 shown in Figure 6 or severe defects such as defective product 3 can occur. The bit failures of 2 can be screened by stress acceleration test at time t1, but in order to screen for mild bit volatile defects such as defective product 2 or mild bit failures such as defective product 4, it is necessary to perform a stress test at time t2.
There were problems such as a long test time because the accelerated stress test was required.
この発明は土記のような問題点を解消するためになされ
たもので、ビット揮発不良及びビット立ち不良のスクリ
ーニング効果を損うことなく、ストレス加速試験時間を
短縮することを目的とする。This invention was made in order to solve the problems described above, and its purpose is to shorten the stress acceleration test time without impairing the screening effect for bit volatile failures and bit rising failures.
この発明に係る不揮発性半導体メモリのテスト方法は、
ストレス加速試験前後の、電源動作領域の1限値と下限
値を測定すると共に、ストレス加速試験前の電源動作領
域の上限値と下限値を、個々の被測定不揮発性半導体メ
モリに書き込むものである。The nonvolatile semiconductor memory testing method according to the present invention includes:
It measures the first and lower limits of the power supply operating range before and after the accelerated stress test, and writes the upper and lower limits of the power supply operating range before the accelerated stress test to each nonvolatile semiconductor memory under test. .
この発明において、ストレス加速試験の前後の電源動作
領域の1限値及び下限値を測定して、それぞれの差を求
めることにより、その差がある判定値より小さいか否か
を判定し、被測定不揮発性半導体メモリが良品でおるか
不良品であるかを判定する。In this invention, the first limit value and the lower limit value of the power supply operating range before and after the accelerated stress test are measured, the difference between them is determined, and it is determined whether the difference is smaller than a certain judgment value, and the To determine whether a nonvolatile semiconductor memory is a good product or a defective product.
(実施例〕
以下、この発明の一実施例を図について説明する。ここ
では一例としてEFROMについて説明する0
第1図は不揮発性半導体メモリのデータ保持特性試験を
示すフローチャートでちる。図Kおいて、(81 )〜
(S8)はステップである。ステップ(S1)で書き込
みテスト及び読み出しテストを行い、w1lNlII定
EPROMが誉き込み可能か、及び読み出し可能かテス
トする。次にステップ(82)において、電源動作領域
の1限値と下限値を測定し、被測定EPROM内にその
値を書き込む。(Embodiment) An embodiment of the present invention will be described below with reference to the drawings.Here, an EFROM will be explained as an example. FIG. 1 is a flowchart showing a data retention characteristic test of a nonvolatile semiconductor memory. , (81) ~
(S8) is a step. In step (S1), a write test and a read test are performed to test whether the w11NlII fixed EPROM can be written to and read from. Next, in step (82), the first limit value and lower limit value of the power supply operating range are measured and the values are written into the EPROM to be measured.
第2図(11) . (t))は被測定EFROMの電
源動作領域の分布例を示す特性図で、(a》はステップ
(S3)のストレス加速試験前、伽)はステップ(S3
)のストレス加速試験後を示す。図Kおいて、横軸はア
クセスタイム、縦軸は電源電田Vacであるクテストす
るアクセスタイムをT.とすると、T.における電源電
圧Vcaの上限値と下限値をそれぞれVca maxφ
.Vca winφとする0ステップ(82)では、被
測定EPROM内に、Vca mazφとVaa mi
nφを弾き込む。Figure 2 (11). (t)) is a characteristic diagram showing an example of the distribution of the power supply operating region of the EFROM under test; (a) is before the stress acceleration test in step (S3);
) after accelerated stress testing. In Figure K, the horizontal axis is the access time, and the vertical axis is the power supply voltage Vac. Then, T. The upper and lower limits of the power supply voltage Vca at are respectively Vca maxφ
.. At step 0 (82) where Vca winφ is set, Vca mazφ and Vaa mi
Insert nφ.
ステップ(S3)では、ストレス加速試験を行う。In step (S3), an accelerated stress test is performed.
ステップ(84)で読み出しテストを行い、ステップ(
82)で書籾込んだデータが、ステップ(S3)のスト
レス加速試験で破壊されていないかをテストする。ステ
ップ(85》では、ステップ(82)で書き込んだ電源
動作領域の1限値と下限値を、被測定EFROMから読
み出す。ステップ(S6)でステップ(83)のストレ
ス加速試験後の算源動作領域の上限値と下限値を測定す
る。このときの電源動作領域の分布例を第2図(b)に
示す。テストをするアクセスタイム’raKおける電源
電圧のVaaの上限値と下限値をそれぞれVcc ma
Il , Vco min lとすれば、ステップ(8
6)ではMac max l ,及びVoc win
lを測定する。A read test is performed in step (84), and step (
The data written in step 82) is tested to see if it has been destroyed by the accelerated stress test in step (S3). In step (85), the first limit value and lower limit value of the power supply operating region written in step (82) are read from the EFROM under test.In step (S6), the calculation source operating region after the stress acceleration test in step (83) is read. An example of the distribution of the power supply operating range at this time is shown in Figure 2 (b).The upper and lower limits of the power supply voltage Vaa at the access time 'raK to be tested are respectively Vcc. ma
If Il, Vco min l, step (8
6) Mac max l and Voc win
Measure l.
ステップ(S7)では、ステップ(S3)のストレス加
速試験前後の電a電8Evcaの上限値の差△Vac
max及び下限値の差△Vcc winを求める。ステ
ップ(8B)でΔVcc max ,△Vcc min
が、ある判定値VcO llmX ”e’/cozin
mより小さいか否かを判定する。この判定値よシも差が
大きい場合は被測定EPROMを不良品とする。In step (S7), the difference ΔVac between the upper limit values of electric power 8Evca before and after the stress acceleration test in step (S3) is determined.
Find the difference ΔVcc win between the max and lower limit value. In step (8B), ΔVcc max, ΔVcc min
However, a certain judgment value VcO llmX ``e'/cozin
Determine whether it is smaller than m. If there is a large difference between these judgment values, the EPROM to be measured is determined to be a defective product.
以下、この発明によるテスト方法について詳細に脱明す
る〇
ここでは、ステップ(S3)のストレス加速試験の一例
としてバーンインKついて説明する。Hereinafter, the test method according to the present invention will be explained in detail. Here, burn-in K will be explained as an example of the accelerated stress test in step (S3).
第1図のステップ($2)で、電源動作領域の上限値V
cc maxφ.下限値Vac minφを測定して、
同時にこめ測定値を、被測定EFROMのメモリセルに
書き込む。At step ($2) in Figure 1, the upper limit value V of the power supply operating region
cc maxφ. Measure the lower limit value Vac minφ,
At the same time, the measured value is written into the memory cell of the EFROM to be measured.
このメモリセルについて、第3図は例として2Byte
使用した場合を示す。第3図はステップ(83)のスト
レス加速試験前の電源動作領域の1限値と下限値を瞥き
込むメモリの概念図である。すなわち、1限値Vcc
maxφについて、あらかじめ一定のf!田幅で16段
階にランク別けしておき、各ランクにあるデータを対応
させておく。次に、該当するランクのデータをI By
te目の下位4bitに書き込む。第3図では、例とし
てVcc muxφのランクが図示の″E“に該当した
場合を示している。また、l Byte目の王位4 b
itには、下位4 bitの反転データを瞥き込み、こ
れらの徘き込みデータがバーンインによって変化しても
チェック可會酋とする。このレ1においては、wAE“
の反転データゝゝE ”すなわち″1“を書き込む。第
3図において、VcamaX▲は、ステップ(S1)に
おける読み出しテストの最大電源亀田である。Regarding this memory cell, FIG. 3 shows an example of 2 Bytes.
Indicates when used. FIG. 3 is a conceptual diagram of the memory looking at the first limit value and lower limit value of the power supply operating range before the stress acceleration test in step (83). That is, 1 limit value Vcc
For maxφ, a certain f! It is ranked into 16 levels based on width, and the data in each rank is made to correspond. Next, the data of the corresponding rank is I By
Write to the teth lower 4 bits. FIG. 3 shows, as an example, a case where the rank of Vcc muxφ corresponds to the illustrated "E". Also, l Byte's throne 4 b
It looks at the inverted data of the lower 4 bits, and even if these wandering data change due to burn-in, it can be checked. In this level 1, wAE“
The inverted data ``E'', ie, ``1'' is written. In FIG. 3, VcamaX▲ is the maximum power source Kameda of the read test in step (S1).
下限値Vac minφについても同様に2Byte目
を使用してvtti込む。第3図における例では2 B
yte目の下位4t)itにはデータ’R3#を、1位
4bitには、下位4 bitの反転データ13〃すな
わち1C“を書き込む。なお、第3図においてVcc
win Aは、ステップ(S1)における読み出しテス
トの最小電源電圧である。Similarly, for the lower limit value Vac minφ, vtti is entered using the 2nd Byte. In the example in Figure 3, 2 B
Data 'R3#' is written into the y-th lower 4t)it, and inverted data 13 of the lower 4 bits, that is, 1C" is written into the 1st 4 bits. Note that in FIG.
win A is the minimum power supply voltage for the read test in step (S1).
ステップ(S5)ではステップ($2)で書き込んだ電
圧値のランクを読み出す。このとき、電圧値の土限値及
び下限値の2 Byteについて、それぞれ五位4 1
)itのデータが下位4 t)itの反転データとなっ
ているかをチェックする。ここで、上位4 m)itが
下位41)itの反転データとなっていない場合は、披
測定EPROMを不良品とする。In step (S5), the rank of the voltage value written in step ($2) is read out. At this time, for the 2 bytes of the upper limit and lower limit of the voltage value, 5th place 4 1
) it is the inverted data of the lower 4 t) it. Here, if the upper 4 m) it is not the inverted data of the lower 41) it, the measured EPROM is determined to be a defective product.
ステップ(S6)では、Vca wax l及びVac
min 1を測定し、それをtjX3図に示したラン
ク別けにしたがって、該当するランクのダータに対応さ
せる。In step (S6), Vca wax l and Vac
min 1 is measured and made to correspond to the data of the corresponding rank according to the rank classification shown in the tjX3 diagram.
ステップ(S7)では、被側定EFROMから読み出し
たVac maxφ,Vccminφと、ステップ(S
6)で側定したVac maw l , Vco mi
n lを使って上限値の差ΔVcam&X ,下限値の
差ΔVcc minを欠める。ここで求めた値は、測定
値の差でなく、測定値をランク化したときの差である。In step (S7), Vac maxφ and Vccminφ read from the fixed EFROM and step (S
Vac mawl and Vcomi determined in 6)
Using n l, the difference between the upper limit values ΔVcam&X and the difference between the lower limit values ΔVcc min are omitted. The value obtained here is not the difference between the measured values, but the difference when the measured values are ranked.
ステップ(88)ではΔVca max ,△Vco
minが、ある判定値Vac wax B , Vcc
min lよシ小さいか否かを判定する。ここで電圧
値のと限値の差又は下限値の差のいずれかが判定値より
大きい場合、ステップ(S3)のストレス加速試験後の
電源動作領域の上限値Vca max lが、ステップ
(S4)の読み出しテストの最大電源電圧Vca ma
xhより大きく、かつステップ(S3)のストレス加速
試験後の雪源動作頭域の下限値Vca min 1がス
テップ(S4)の9!み出しテストの最小電源電E V
ac min sより小さいにも拘わらず、一定時間の
ステップ(S3)のストレス加速試験による電源動作領
域の上限値又は下限値の変化率が判定値よりも大きいた
め、被測定EPROMは不良と判定される。In step (88), ΔVca max, ΔVco
min is a certain judgment value Vac wax B , Vcc
Determine whether it is smaller than min l. Here, if either the difference between the voltage value and the limit value or the difference between the lower limit value is larger than the judgment value, the upper limit value Vca max l of the power supply operating region after the stress acceleration test in step (S3) is determined in step (S4). Maximum power supply voltage for read test of Vca ma
xh, and the lower limit value Vca min 1 of the snow source operating head area after the stress acceleration test in step (S3) is 9 in step (S4)! Minimum power supply voltage EV for protrusion test
Even though it is smaller than ac min s, the rate of change of the upper limit or lower limit of the power supply operating range due to the accelerated stress test at the fixed time step (S3) is larger than the judgment value, so the EPROM under test is judged to be defective. Ru.
よって、従来のステップ(S4)読み出しテストに加え
て電源#作頭域の上限値及び下限値の変化の度合で判定
するため、従来例の第5図K示した不良品2のような軽
度のビット揮発不良や不良品4のような輛変のビット立
ち不良をスクリーニングするためには、時間t2のステ
ップ(S3)のストレス加速試験が必要であったが、例
えば時間t1のような短いステップ(S3)のストレス
加速試験によっても、電源動作領域の1限値及び下限値
の変化を測定することによって不良をスクリーニングす
ることが可能である。Therefore, in addition to the conventional step (S4) read test, since the judgment is based on the degree of change in the upper and lower limit values of the power supply # production area, mild defective products such as the conventional example 2 shown in Fig. 5K are tested. In order to screen for bit volatile defects and bit failures that change rapidly such as defective product 4, an accelerated stress test at step (S3) at time t2 is necessary, but for example, a short step (S3) at time t1 is necessary. The accelerated stress test in S3) also makes it possible to screen for defects by measuring changes in the first and lower limits of the power supply operating range.
なお、上記実施例では、ステップ(S3)のストレス加
速試験の一例としてパーンインについて述べたが、高温
保存Kおいても同様の効果を得ることができる。In the above embodiment, burn-in was described as an example of the accelerated stress test in step (S3), but the same effect can be obtained even in high-temperature storage K.
また、L記実施例では、ステップ(S3)のストレス加
速試験前の電源動作頭域の上限値Vco mawφ.下
限値Vco minφを書き込むために、被測定EPR
OMのメモリセルを使用したが、Ili:FROMであ
る冗長メモリを使用してもよく、上記実施例と同様の効
果を得られる。その場合、ステップ(82)及びステッ
プ(S5)におけるMac maxφ, Vcc mi
nφの書き込み及び読み出しは、被測定EFROMIC
テストモードを設けることによって行う。Furthermore, in the embodiment L, the upper limit value Vco mawφ. In order to write the lower limit value Vco minφ, the measured EPR
Although OM memory cells are used, a redundant memory such as Ili:FROM may also be used, and the same effect as in the above embodiment can be obtained. In that case, Mac maxφ, Vcc mi in step (82) and step (S5)
Writing and reading of nφ is performed on the EFROMIC under test.
This is done by providing a test mode.
また、t記実施例はEEFROMのデータ保持特性試験
においても同様の効果が得られる。In addition, the embodiment described in t can also obtain similar effects in the data retention characteristic test of EEFROM.
また、上記実施例は、OTFROMのブランク状態での
データ保持特性試験において、ビット立ち不喪をスクリ
ーニングする効果が得られる。Furthermore, the above-mentioned embodiment has the effect of screening for bit loss in the data retention characteristic test in the blank state of the OTFROM.
以上のように、この発明によれば、ストレス加速試験前
の電源動作領域の上限値と下限値を被測定不揮発性半導
体メモ17 K書き込むことによって、ストレス加速試
験前優の電源動作領域の変化を測定できるようKしたた
め、より短いストレス加速試験によって不良をスクリー
ニングすることが可能となり、時間短縮によりテストコ
ストを削減し、かつテスト能力をとげる効果がある。As described above, according to the present invention, by writing the upper and lower limit values of the power supply operating range before the accelerated stress test into the non-volatile semiconductor memory under test 17K, changes in the power supply operating range before the accelerated stress test can be detected. Since K is set to be measurable, it becomes possible to screen for defects through a shorter accelerated stress test, which has the effect of reducing test costs and increasing testing ability by shortening the time.
第1図ないし第3図はこの発明による不揮発性半導体メ
モリのテスト方法の一実施例に関するもので、第1図は
データ僅持特性試験を示す7ローチャート図、第2 e
l3 (a) , (b)はストレス加速試験の前後の
電源動作領域の分布例を示す特性図、第3図はストレス
加速試験前の電源動作領域の上限値と下限値を書き込む
メモリの概念図である。第4図は従来の不揮発性半導体
メモリのデータ保持特性試験を示すフローチャート図、
第5図は従来のストレス加速試験による電源動作領域の
変化を示す特性図である。
図において、(81)〜(SB)はステップである。
なお、図中、同一符号は同一、又は相当部分を示す。
第1図1 to 3 relate to an embodiment of the nonvolatile semiconductor memory testing method according to the present invention, in which FIG. 1 is a 7-row chart diagram showing a data retention characteristic test, and
l3 (a) and (b) are characteristic diagrams showing distribution examples of the power supply operating range before and after the stress acceleration test, and Figure 3 is a conceptual diagram of the memory in which the upper and lower limit values of the power supply operating range before the stress acceleration test are written. It is. FIG. 4 is a flowchart showing a conventional data retention characteristic test of non-volatile semiconductor memory;
FIG. 5 is a characteristic diagram showing changes in the power supply operating range due to a conventional stress acceleration test. In the figure, (81) to (SB) are steps. In addition, in the figures, the same reference numerals indicate the same or equivalent parts. Figure 1
Claims (1)
ゲートを有する不揮発性半導体メモリのデータ保持特性
試験において、上記データ保持特性試験中のストレス加
速試験の前後に電源動作領域の上限値と下限値を測定し
て比較し、その差によって良否判定を行うことを特徴と
する不揮発性半導体メモリのテスト方法。In a data retention characteristic test of a nonvolatile semiconductor memory that has a floating gate and a control gate on a semiconductor substrate, the upper and lower limits of the power supply operating region were measured and compared before and after the stress acceleration test during the data retention characteristic test. , a nonvolatile semiconductor memory testing method characterized by determining pass/fail based on the difference.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1056620A JPH02235374A (en) | 1989-03-08 | 1989-03-08 | Testing method of nonvolatile semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1056620A JPH02235374A (en) | 1989-03-08 | 1989-03-08 | Testing method of nonvolatile semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02235374A true JPH02235374A (en) | 1990-09-18 |
Family
ID=13032325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1056620A Pending JPH02235374A (en) | 1989-03-08 | 1989-03-08 | Testing method of nonvolatile semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02235374A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0574885A (en) * | 1991-09-12 | 1993-03-26 | Nec Yamagata Ltd | Wafer probing device |
JPH0574886A (en) * | 1991-09-12 | 1993-03-26 | Nec Yamagata Ltd | Wafer probing device |
JPH05136230A (en) * | 1991-11-14 | 1993-06-01 | Fujitsu Ltd | Diagnosis circuit of burn-in device |
US5550838A (en) * | 1991-08-07 | 1996-08-27 | Rohm Co., Ltd. | Method for testing characteristics of a semiconductor memory device in a series of steps |
JP2000200812A (en) * | 1990-02-16 | 2000-07-18 | Glenn J Leedy | Manufacture and test method for integrated circuit using high density probe point |
-
1989
- 1989-03-08 JP JP1056620A patent/JPH02235374A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000200812A (en) * | 1990-02-16 | 2000-07-18 | Glenn J Leedy | Manufacture and test method for integrated circuit using high density probe point |
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JPH0574885A (en) * | 1991-09-12 | 1993-03-26 | Nec Yamagata Ltd | Wafer probing device |
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