JPH02222573A - スイッチング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はスイッチング装置に関する。

〔従来の技術〕

スイッチング装置として、従来、光を受けて電力を発生
する受光素子と、該受光素子により発生した電力により
駆動されるスイッチング素子と、制御回路を備えたもの
がある。第８図は、従来のこの種の半導体装置をあられ
しており、このスイッチング装置は、本願出願人が特願
昭６２−２３９１６９号において提案している。第９図
は、このスイッチング装置の等価回路図である。

スイッチング装置１００は、受光素子１０１、スイッチ
ング素子である電界効果トランジスタ１０２、および、
薄膜トランジスタ１０３、抵抗性素子１０４．１０５の
３者よりなる制御回路を備えており、そして、電界効果
トランジスタ１０２が形成された半導体基板１０６上に
、受光素子１０１および制御回路用の各素子１０３〜１
０５を半導体薄膜（Ｐ型半導体層、ｉ型半導体層、ｎ型
半導体層）で形成し、ワンチップ化したものである。こ
のスイッチング装置１００は、いわゆる誘電体分離等に
より受光素子と制御回路を分離形成した場合に比べ、制
作工程が簡単で、かつ、部品点数も少なく、低コストで
実用性の高いものが得られる等の多くの利点を有する。

〔発明が解決しようとする課題〕

しかしながら、このスイッチング装置１００は、受光素
子１０１や制御回路用の各素子１０３〜１０５の最適化
を図ることが難しい。受光素子と制御回路を構成する各
素子を半導体薄膜で同時に形成するために、各々の素子
の最適化を図ることが難しいのである。制御回路用の素
子のうちでも、薄膜トランジスタ１０３を光電変換素子
を形成する半導体薄膜の構成でもって最適化されたトラ
ンジスタとすることが特に回能である。

また、受光素子の構造によっては、制御回路用の素子を
同時に形成すること自体が困難なこともある。

この発明は、上記事情に鑑みてなされたものであって、
スイッチング素子が形成された半導体基板上に受光素子
が形成できる（ワンチップ化が可能）という利点を有し
ながら、しかも、受光素子や制御回路用の各素子の最適
化も図り易く、受光素子の構造の多様化にも対応しやす
い設計自由度の大きなスイッチング装置を提供すること
を課題とする。

Ｃａ！題を解決するための手段〕 前記課題を解決するため、請求項１〜９記載の光を受け
て電力を発生する受光素子と、この受光素子により発生
した電力により駆動されるスイッチング素子と、制御回
路を備えたスイッチング装置は、下記のような構成をと
っている。

すなわち、請求項１〜９記載の発明では、スイッチング
素子が、第２導電型半導体基板の表面部分に形成された
第１導電型領域を構成部分として有する素子であり、制
御回路を構成する素子の少なくともひとつが、前記第１
導電型領域、または、前記第２導電型半導体基板表面に
別途設けられた第１導電型領域に形成されている構成と
なっている。

請求項２記載の発明では、受光素子が、半導体薄膜で形
成された光電変換層により電力を発生するようになって
いる。

請求項３記載の発明では、受光素子は光電変換層が複数
積層されてなり、各光電変換層が、その半導体薄膜にお
ける波長λの入射光に対する吸収係数をα（λ）、半導
体薄膜のキャリア収集長をＬとした場合、Ｌ≦１／α（
λ）となる波長の光を光電変換するよう２になっている
。

請求項４記載の発明では、受光素子が、スイッチング素
子および制御回路用の素子の形成された半導体基板上に
積層形成されるようになっている請求項５記載の発明で
は、スイッチング素子が、第２導電型半導体基板のうち
の第２導電型領域をドレイン領域とする電界効果型トラ
ンジスタであり、少なくとも、前記制御回路用の素子が
形成されている第１導電型領域が、前記スイッチング素
子用の第１導電型領域から分離されているようになって
いる。

請求項６記載の発明では、制御回路が、制御電極と一対
の出力端子を持つトランジスタと、前記制御電極および
トランジスタの一方の出力端子の間に接続された第１の
抵抗性素子と、前記制御電極およびトランジスタの他方
の出力端子の間に接続された第２の抵抗性素子からなり
、前記トランジスタ、第１または第２の抵抗性素子の少
なくとも１つが半導体基板表面の第１導電型領域に形成
されており、前記第１の抵抗性素子が受光素子に並列に
接続され、前記トランジスタの一方の出力端子がスイッ
チング素子である電界効果型トランジスタのゲートに接
続されている。

請求項７記載の発明では、第１の抵抗性素子が、ディプ
レッションタイプの電界効果型トランジスタの構造を有
するものであって、そのゲートとソースが接続されてい
るとともにソース側が制御回路用トランジスタの制御電
極に接続され、ドレイン側がスイッチング素子用の電界
効果型トランジスタのゲートに接続されている。

請求項８記載の発明では、第２の抵抗性素子が、電界効
果型トランジスタの構造を有するものであって、そのゲ
ートとドレインが接続されているとともにソース側が制
御回路用トランジスタの制御電極に接続され、ドレイン
側がスイッチング素子用の電界効果型トランジスタのソ
ースに接続されている。

請求項９記載の発明では、制御回路のトランジスタが電
界効果型トランジスタであり、この電界効果型トランジ
スタのしきい値電圧が、前記スイッチング素子である電
界効果型トランジスタのしきい値電圧よりも低くなって
いる。

なお、この発明にいう制御回路とは、スイッチング素子
のゲート又はベース等の制御領域の電荷を受光素子に光
が照射されていないときに放電させる機能を有する回路
である。上記電荷は受光素子からスイッチング素子をオ
ンさせるためにスイッチング素子の制御領域へ供給され
たものである場合の他、スイッチング素子の出力領域へ
印加されたパルス電圧により出力領域−制御領域間の浮
遊容量を通して、制御領域に充電されたものも含む。

〔作　　　用〕

請求項１〜９記載のスイッチング装置では、スイッチン
グ素子が第２導電型半導体基板に第１導電型領域をもつ
と同時に、この第１導電型領域、または、半導体基板の
表面部分に別途設けられた第１導電型領域に制御回路を
構成する素子、例えば、トランジスタを設けた構成であ
る。したがって、制御回路用トランジスタを、例えば、
半導体薄膜の受光素子を薄膜で同時形成する必要がなく
、受光素子の種類による制限も受けなくてすみ、それぞ
れの素子を最適化することが容易である。

スイッチング素子との間の関係でみても、制御回路用ト
ランジスタの形成領域をスイッチング素子用第１導電型
領域の形成と同時に半導体基板の表面部分に形成できる
ため、製造面でも有利であるスイッチング素子がオフ状
態のときに出力領域にパルス電圧が入力された場合、こ
のパルス入力が容量結合によりスイッチング素子のゲー
トまたはベースへ更に加わり意図しないオン状態を招（
原因となる。しかし、この発明の装置では、この意図し
ないオン状態を効果的に阻止できる。スイッチング素子
が第２導電型半導体基板を、例えば出力領域用としてい
る場合、第２導電型半導体基板の表面部分に形成された
第１導電型の領域へも容量結合により前記パルス入力の
一部が加えられ、これが制御回路の入力信号となり、例
えば、制御回路内のトランジスタを導通させ、スイッチ
ング素子のゲートまたはベースへのパルス入力を防いで
、意図しないオン状態が起きないようにするからである
。

受光素子では、光電変換層が複数積層されており、各光
電変換層が、その半導体薄膜における波長λの入射光に
対する吸収係数をα（λ）、半導体薄膜のキャリア収集
長をＬとすると、Ｌ≦１／α（λ）となる波長の光を光
電変換するようになっていて、各光電変化層の厚みがＬ
以下であると光電変換効率が良くなる。

受光素子が、スイッチング素子および制御回路用の素子
の形成された半導体基板上に積層形成されていると、集
積化が図り易い。

制御回跣用の素子が形成されている第１導電型領域が、
スイッチング素子用の第１導電型領域から分離されてい
るとスイッチング素子の誤動作が抑制される。

制御回路のトランジスタが電界効果型トランジスタであ
り、この電界効果型トランジスタのしきい値電圧が、前
記スイッチング素子である電界効果型トランジスタのし
きい値電圧よりも低くなっていると、スイッチング素子
の遮断速度が速くなる。

〔実　施　例〕

以下、この発明にかかるスイッチング装置を、その一実
施例をあられす図面を参照しながら詳しく説明する。

第１図は、この発明のスイッチング装置の第１実施例を
あられし、第２図は、このスイッチング装置の等価回路
図をあられす。

スイッチング装置Ｓ１は、光電変換素子アレイ（受光素
子）ＤＡｌ、スイッチング素子である電界効果トランジ
スタ（以下、ｒＦＥＴＪと言う）Ｔ１、および、電界効
果トランジスタＴ２、抵抗性素子Ｒ１，Ｒ２よりなる制
御回路ＤＲＩを備えており、そして、トランジスタＴ１
．Ｔ２が形成された半導体基板２上に、前記アレイＤＡ
Ｉおよび抵抗性素子Ｒ１，Ｒ２が積層形成されていて、
ワンチップ化構成になっている。第１実施例は、従来、
半導体Ｗｔ膜を用いて半導体基板上に積層形成していた
制御回路用トランジスタが、半導体基板のＰ型（第１導
電型）領域５に形成されている点に特徴がある。

まず、スイッチング素子であるトランジスタＴｌについ
て説明する。すなわち、ｎ型（第２導電型）低抵抗（ｎ
゛）領域２ａと高抵抗（ｎ）領域２ｂを有する半導体基
板２の、前記高抵抗領域２ｂ側の表面に、第１導電型領
域である複数のＰＨ５，５ａ・・・が互いに離間して形
成されている。各２層５，５ａ・・・内の表面には、さ
らに、第２導電型領域であるｎ゛層ｆｉａ、５ｂ・・・
が形成されている。ここでｎ０層５ａ、５ｂは断面図外
で接続されている。以上の各領域が形成された半導体基
板２の表面上には、絶縁膜７を介して、前記各２層５．
５ａの間をまたぐように、Ｐｏ１ｙ　Ｓｉ等からなる電
極８・・・が形成されている。

そして、この電極８を絶縁ゲートＧ、前記ｎ。

層５ａ、５ｂをソースＳ１各Ｐ層５，５ａのまわりのｎ
型の半導体基板２をドレインＤ、前記ｎ゛層５ａ、５ｂ
とｎ型の半導体基板２とで挟まれた２層５．５ａ表面を
チャネル形成領域として、複数の二重拡散型の電界効果
型トランジスタＴＩ・・・が構成されている。ドレイン
電極（図示省略）は、半導体基板２裏面あるいは半導体
基板２表面側方に形成される。

各電極８・・・の上面には、保護膜を兼ねた絶縁膜７ｂ
が形成されており、その上に各トランジスタＴ１間にわ
たってＡＩｌ等の導電性薄膜９が形成されている。この
導電性薄１ｉ１９は、図にみるように、各ｎ０層５ａ、
５ｂおよび各２層５，５ａ−・・とコンタクトしており
、ソース電極として使用されるものである。一方、各電
極８・・・は図示していないところで接続されており、
また、各トランジスタＴ１のドレインＤは、前述したよ
うに１つの半導体基板２の一部であるため、これも電気
的に接続されている。したがって、各トランジスタＴ１
・・・は並列に接続されていることになる。

次に、制御回路ＤＲＩを構成するトランジスタＴ２につ
いて説明する。すなわち、半導体基板２の高抵抗領域２
ｂ側の表面に形成された第１導電型領域である２層５の
表面には、第２導電型領域であるｎ９層１１．１２が離
間して形成されている。さらに、半導体基板２の表面上
には、絶縁膜１３を介して、前記ｎ゛層１１．１２の間
をまたぐように、Ｐｏ１ｙ　Ｓｉ等からなる電極１４が
形成されている。

そして、この電極１４を絶縁ゲートＧ、前記ｎ”！１１
．１２をソースＳまたはドレインＤ（図ではｎ０層１２
をソースＳ、ｎ”層１１をドレインＤ）とするとともに
、前記ｎ０層１１．１２で挟まれたＰ層５表面をチャネ
ル形成領域として、トランジスタＴ２が構成されている
。

電極１４の上面には、保護膜を兼ねた絶縁膜１３ｂが形
成されており、その一部が図に示すようにエツチング等
により除去されている。そして、ＡＩ等の導電性薄膜１
５により、第２図の等価回路に示すように、トランジス
タＴ２と、第１、第２の抵抗性素子Ｒ１，Ｒ２、光電変
換素子アレイＤＡＩが接続されているのである。ここで
、トランジスタＴ２はトランジスタＴ１の１つが形成さ
れた２層５に形成されているが、これに限らず、第１導
電型領域５．５ａ・・・が紙面にて示されてぃない部分
で接続されていてもよい。

図より明らかなように、トランジスタＴ１とＴ２とは、
その一部（２層、ｎ９層、絶縁膜を介したＰｏ１ｙ　Ｓ
ｔ等からなる電極）が同一構成であるため、制御回路用
トランジスタＴ２とトランジスタＴ１を同一半導体基板
上に同時に形成することができる。

また、トランジスタＴ２は、ソース・ドレイン間にイオ
ン注入等により、しきい値制御を行い、トランジスタＴ
１のゲートしきい値電圧よりも低くしている。こうする
ことにより、光が遮断された時にトランジスタＴ１を高
速に遮断（ＯＦＦ）状態にできる。

もしトランジスタＴ２のゲートのしきい値電圧がトラン
ジスタＴ１のゲートのしきい値電圧よりも高ければ、ト
ランジスタＴ１のゲートの蓄積電荷放電中でトランジス
タＴ１が遮断される前に、トランジスタＴ２が遮断状態
となり、その後の放電は、第１、第２の抵抗性素子Ｒ１
，Ｒ２を介してなされるだけとなるため、トランジスタ
Ｔ１が遮断状態になるためには長時間を要する。

これに対し、トランジスタＴ２のしきい値電圧がトラン
ジスタＴ１よりも低は汀ば、上記のような状態が起こら
ず、トランジスタＴ１のゲート電荷を迅速に放電でき、
遮断状態とすることができるのである。

さらに、第１図に示すように、受光素子である光電変換
素子アレイＤＡＩ、第１の抵抗性素子Ｒ１、第２の抵抗
性素子Ｒ２が、絶縁膜２０を介して積層形成されている
。

まず、光電変換素子アレイＤＡＩは、直列に接続された
複数の光電変換素子Ｄｉで構成されている。各光電変換
素子ＤＩは、導電性薄膜（Ｎｉ　−Ｃｒあるいは透明導
電膜等）３１、光電変換層３２、および、透明導電膜３
３からなる。光電変換層３２は、アモルファスシリコン
等からなる第１導電型（たとえばＰ型）半導体層３５、
比較的価電子制御不純物濃度の少ない半導体層３６、第
２導電型（たとえば、ｎ型）半導体層３７がこの順序に
積層されてなる。透明導電膜３３は、例えば、Ｉｎ、Ｏ
ｌ等からなり、光透過性の良い膜である。各透明導電１
ｊ！３３は、次段の光電変換素子ＤＩの導電性薄膜３１
と接触しており、このことにより各光電変換素子Ｄ１・
・・が直列に接続されている。

一方、第１の抵抗性素子Ｒ１は、光電変換層と同様にア
モルファスシリコン等からなる抵抗性層を備えており、
この抵抗性層は、第１導電型半導体層４２、比較的価電
子制御不純物濃度の少ない半導体層４３、第２導電型半
導体１ｉ４４をこの順序で積層した構成である。そして
、この抵抗性層の上に、Ａｊ！等の導電性薄膜からなり
、互いに離間して形成されている一対の電極４１ａ、４
１ｂ、が設けられているとともに、その離間した電極間
は、光遮断可能な絶縁膜４５で覆われた構成となってい
る。

他方、第２の抵抗性素子ＲＡ２も、光電変換層と同様に
アモルファスシリコン等からなる抵抗性層を備えており
、この抵抗性層は、第１導電型半導体層５２、比較的価
電子制御不純物濃度の少ない半導体層５３、第２導電型
半導体層５４をこの順序で積層した構成である。そして
、この抵抗性層の裏面には、Ｎｉ−Ｃｒ等の導電性薄膜
５１が形成され、表面には、Ａ１等の光遮断可能な導電
電極５５が形成されてなる。この構造の場合、第２の抵
抗性素子ＲＡ２は、第２図の等価回路で示すように整流
性を有する。

これらの素子は、Ｎｉ−ＣｒあるいはＡ１等による導電
性薄膜またはＩｎｇｏｔ等による透明導電膜によって第
１．２図に示すように接続されている。また、半導体基
板２に形成されたトランジスタＴ１、Ｔ２とは、図に示
すように、絶縁膜２０の一部をエツチング等により除去
して窓を明は接続するようにしている。

ここで、スイッチング装置Ｓ１の動作を、第２図を参照
しながら簡単に説明する。

光を受けると、光電変換素子アレイＤＡＩに起電力が生
じる。この起電力を受けると、トランジスタＴ１のゲー
ト容１ｃには抵抗性素子Ｒ２を介して充電電流が流れる
とともに、トランジスタＴ２のソース電位がゲート電位
よりも高い逆バイアス状態とされ同トランジスタＴ２は
遮断状態にある。ゲート容量Ｃの充電に伴いトランジス
タＴ１のゲート電圧が上昇しトランジスタＴ１は導通状
態となる。

光を受けなくなると、今度は、ゲート容量Ｃに蓄積され
た電荷の放電が始まるのであるが、トランジスタＴ２で
はゲート電圧がソース電圧よりも高い順バイアスとなり
、トランジスタＴ２が導通し電荷が急速に放電され、ト
ランジスタＴ１のゲート電圧が低下し、同トランジスタ
Ｔ１が遮断状態となる。

トランジスタＴ１のゲート容量Ｃの急速な充放電のため
には、抵抗性素子Ｒ２がダイオードのような整流性素子
であることが好ましい。

続いて、第２実施例を説明する。

第３図は、この発明のスイッチング装置の第２実施例を
あられす。

第１実施例では、制御回路用トランジスタＴ２が、スイ
ッチング素子であるトランジスタＴｌ用第１導電領域５
の中に形成されていたが、第２実施例のスイッチング装
置Ｓ２では、制御回路用トランジスタＴ２が、半導体基
板２００表面部分にトランジスタＴｌ用第１導電領域か
らは分離した別途の第１導電型領域に形成されている。

つまり、制御回路用トランジスタＴ２は、半導体基板２
における高抵抗領域２ｂ側の表面に、トランジスタＴＩ
用の第１導電型領域であるＰ層５′とは別の第１導電型
領域であるＰＨ５″があって、ここに形成されている。

なお、ＰＪＷ５’、５“は分離されていても同時形成す
ることができることはいうまでもない。

このＰＩ’ｉｉ５’の表面には、第２導電型領域である
ｎ″Ｊ’１ｉｌｌ’、１２’が離間して形成されている
。そして、以上の各領域が形成された半導体基板２の表
面上には、絶縁膜１３を介して、前記ｎ０層１１’、１
２’の間をまたぐように、Ｐｏ１ｙ　Ｓｉ等からなる電
極１４が形成されている。

そして、この電極１４を絶縁ゲー）Ｇ、前記ｎ３層１１
’、１２’をドレインＤまたはソースＳ（図ではｎ゛層
１２’をソースＳ、　ｎ″″層１１′をドレインＤ）と
し、これらのｎ＋層１１’、１２′で挟まれた２層５“
の表面をチャネル形成領域として、トランジスタＴ２が
構成されている。

第２実施例でも、トランジスタＴ２のしきい値電圧はト
ランジスタＴｌよりも低くされている。

この他の光電変換素子アレイＤＡ１、第１・第２の抵抗
性素子Ｒ１，Ｒ２は、半導体基板２上に絶縁膜２０を介
して積層され、各素子はＮｉ　−ＣｒあるいはＡＩ等に
よる導電性薄膜またはＩｎｇｏｔ等による透明導電膜に
よって接続されており、先の第１実施例と同じ構成とな
っている。

ここで、第２実施例の如（、スイッチング素子であるト
ランジスタＴ１が形成される第１導電領域と、制御回路
用のトランジスタＴ２が形成される第１導電型領域を分
離することにより、ノイズ等によるスイッチングの誤動
作を防止できるようになる。すなわち、ノイズ等により
トランジスタＴ１のドレインとなる第２導電型半導体基
板２に高電圧が印加された場合には、これに伴いトラン
ジスタＴ１のゲート電極８の電位が上昇し、トランジス
タＴ１を導通させる方向に働く。ところがトランジスタ
Ｔ２が形成されている第１導電型領域５＃も、トランジ
スタＴ１が形成されている第１導電型領域５′と分離さ
れているため、半導体基板２の電位の上昇とともに電位
が上昇しトランジスタＴ２を導通させる方向に働き、ト
ランジスタＴ１のゲート電極８の電位の上昇を防ぐ、こ
のようにして、光入力以外によるトランジスタＴＩの誤
動作が防止できるのである。なお、第２実施例のスイッ
チング装置Ｓ２の等価回路は、第２図のトランジスタＴ
２のチャネル形成領域（点線で示された部分）がソース
に接続されていない状態となる。この場合、直流電位の
安定化のためにトランジスタＴ２のチャネル形成領域を
トランジスタＴ１のソースへ高抵抗を介して接続してお
くこともできる。

続いて、第３実施例の説明を行う。

第４図は、この発明のスイッチング装置の第３実施例を
あられし、第５図は、このスイッチング装置の等価回路
をあられす。第３実施例のスイッチング装置Ｓ３では、
第１の抵抗性素子Ｒ３、第２の抵抗性素子Ｒ４をもトラ
ンジスタＴ１．Ｔ２が形成された半導体基板２内に形成
し、かつ同日付で出願する多層型光電変換素子を、受光
素子としてこの半導体基板２上に積層した点に大きな特
徴がある。

まず、トランジスタＴＩ、Ｔ２は、第１図に示した例と
同じ構成のものである。ここでも、制御回路ＤＲＺ用ト
ランジスタＴ２のしきい値電圧はトランジスタＴ１より
も低くされている。

一方、第１の抵抗性素子Ｒ３は、デイプレッション型の
電界効果型トランジスタの構造において、そのゲートと
ソースが接続（短絡）された構成となっている。詳しく
説明すると次の通りである、第１導電型領域である２層
５０が半導体基板２の表面に形成され、さらに、２層５
０の表面には、第２導電型領域であるｎ０層５１ａ、５
１ｂが離間して形成されている。そして、デイプレッシ
ョン（ノーマリイ・オン）型とするために、離間したｎ
１層５１ａ、５１ｂ間をまたぐように薄い１層５２が形
成されている。以上、各領域が形成された半導体基板２
の表面には、絶縁膜５３を介して、前記ｎ゛層５１ａ、
５１ｂの間をまたぐように、Ｐｏ１ｙ　Ｓｉ等からなる
電極５４が形成されている。そして、この電極５４を絶
縁ゲートＧ１前記ｎ０層５１ａをドレインＤ１前記ｎ３
層５１ｂをソースＳとし、ゲート・ソース間は図に示す
ようにＡ１等の導電層５５により接続され、第５図に示
す高抵抗の第１の抵抗性素子Ｒ３となっている。

また、第２の抵抗性素子Ｒ４は、電界効果型トランジス
タの構造において、そのゲートとドレインが接続（短絡
）された構成となっている。詳しく説明すると次の通り
である。第１導電型領域である２層６０が半導体基板２
の表面に形成され、さらに、２層６０の表面には、第２
導電型領域であるｎ＋層６１ａ、６１ｂが離間して形成
されている０以上の各領域が形成された半導体基板２の
表面には、絶縁膜６３を介して、前記ｎ＋層６１ａ、５
１ｂの間をまたぐように、Ｐｏ１ｙ　Ｓｔ等からなる電
極６４が形成されている。そして、この電極６４を絶縁
ゲート、前記ｎ＋層６１ａをドレイン、前記ｎ′″層６
１ｂをソースとし、ドレインとゲートは図に示すように
Ａ１等の導電層６５により接続され、第５図に示す整流
特性を持つ非線形な抵抗性素子Ｒ４となる。この抵抗性
素子Ｒ４はダイオードと等価である。

第３実施例では、図より明らかなように、第１、第２・
の抵抗性素子Ｒ３，Ｒ４は、トランジスタＴ２．ＴＩと
その一部（２層、ｎ゛層、絶縁膜を介したＰｏ１ｙ　Ｓ
ｔ等からなる電極）が同一構成であるため、以上の各素
子を同一半導体基板内に同時に形成することが可能とな
る。

つぎに、受光素子である光電変換素子ＤＡ２を説明する
。素子ＤＡ２は、厚み方向に順に積層形成された光電変
換部７０、裏面電極７１および表面電極７２からなり、
半導体基板２上に絶縁膜２０′を介して形成されている
。裏面電極７１は、トランジスタＴ１のゲートに一部が
接続され、Ｎｉ−Ｃｒ等よりなる導電性Ｍ膜からなる０
表面電極７２は、もちろんｌ１１ｍ０＊等による透明導
電薄膜である。光電変換部７０は、厚さ方向に順に積層
された３つの光電変換層７３．７４．７５からなり、こ
れら各光電変換層は、アモルファスシリコン等からなる
第１導電型（たとえばＰ型）半導体層、比較的価電子制
御不純物濃度の少ない半導体層（１層）、第２導電型（
たとえばｎ型）半導体層が、この順序に積層され構成さ
れている。

各々の素子は、Ｎｉ−ＣｒあるいはＡ１等による導電性
薄膜またはＩｎ＊Ｏｓによる透明導電膜によって第４．
５図に示すように接続され、また、光電変換素子ＤＡ２
と半導体基板２との接続は、図に示すように、絶縁膜２
０′の一部をエツチング等により除去して接続している
。

第３実施例では、受光素子がひとつの光電変換素子ＤＡ
２が設けられているだけであったが、受光素子を、複数
の光電変換素子ＤＡ２が設けられたアレイとしてもよい
し、さらに、第１図に示す光電変換素子アレイＤＡＩと
してもよい。また、第１、第２の抵抗性素子のいずれか
を第８図に示す従来例のごとく半導体薄膜で形成しても
よい。

しかし、本実施例は、図に示すように、受光部のみを半
導体薄膜で形成できるために、光電変換素子の自由度が
大きく効率の良いものが得られる、また、第１、第２の
抵抗性素子Ｒ３，Ｒ４が形成された２層５０．６０はト
ランジスタＴＩの２層と直接的に接続されていない。そ
のため、たとえば、トランジスタＴ１のドレインとなる
第２導電型半導体基板２に、ノイズ等により高電圧が発
生した場合には、それに伴い２層５０．６０の電位が上
昇し、トランジスタＴ２が導通ずるように働き、トラン
ジスタＴ１のゲート電位の上昇を防ぐように働（。その
ため、ノイズ等によるスイッチングの誤動作が生じにく
いスイッチング装置が実現できる。なお、２層５０．６
０は直流電位の安定のために、第５図の等価回路で示さ
れるように高抵抗でスイッチング素子のソースに接続す
ることができる。

また、受光素子は光電変換層が複数積層されてなり、各
光電変換層が、その半導体薄膜における波長λの入射光
に対する吸収係数をα（λ）、半導体薄膜のキャリア収
集長をＬとすると、Ｌ≦１／α（λ）となる波長の光を
光電変換する場合、特に、各光電変換層の厚みｄ≦して
あれば、光電変換効率が良い。

つぎに、第４実施例を説明する。

第６図は、この発明のスイッチング装置の第４実施例を
あられし、第７図は、このスイッチング装置の等価回路
をあられす。

第１〜３実施例においては、制御回路用のトランジスタ
にはノーマリイ・オフ（エンハンスメント）型のものが
使われていたが、第４実施例のスイッチング装置Ｓ４で
は、このトランジスタにノーマリイ・オン型のものが使
われている。

第６．７図に示すように、第４実施例は、第２実施例と
同じ構成のスイッチング素子用トランジスタＴ１および
光電変換素子アレイＤＡＩを備えており、さらに、その
他に、トランジスタＴ２’、および、このトランジスタ
Ｔ２’と第２の光電変換素子アレイＤＡ３からなる制御
回路ＤＲ３を備えている。

トランジスタＴ２’は、第６図に示すように、第２導電
型半導体基板２の高抵抗領域２ｂ側の表面に、トランジ
スタＴ１が形成される第１導電型領域５′から分離され
た別の第１導電型領域である２層５＃に形成されている
。

この２層５＃の表面には第２導電型領域であるｎ゛層８
１．８２が離間して形成されている。さらに、この離間
したｎ゛層８１．８２の間をまたぐように、イオン注入
等により薄い１層８８が形成されている０以上の各領域
が形成された半導体基板２の表面には、絶縁Ｈ￥！８３
を介して、前記ｎ゛層８１，８２の間をまたぐように、
Ｐｏ１ｙ　Ｓｉ等からなる電極８４が形成されている。

そして、この電極８４をゲートＧ、前記ｎ゛層８２をソ
ース、ｎ′″層８１をドレイン、薄い１層８８をチャネ
ルとしてデイプレッション（ノーマリイ・オン）型トラ
ンジスタＴ２’が構成されている。

さらに、このトランジスタＴｌ、Ｔ２’が形成された半
導体基板２上に、絶縁膜２０を介して、第１、第２の光
電変換素子アレイＤＡＩ、ＤＡ３１が積層されている。

ここで、この第１、第２の光電変ｍ素子アレイＤＡＩ、
ＤＡ３は、第１．３図に示した光電変換素子アレイと同
様の構成である。また各素子は、Ｎｉ−ＣｒあるいはＡ
１等により導電性薄膜、または、Ｉｎｔｏオにより透明
導電膜によって、第６，７図に示す接続となっている。

このように、この発明は、制御回路を構成するトランジ
スタのタイプに拘束されることなく設計の自由度の大き
なスイッチング装置を提供できるものである。

この発明は、上記実施例に限らない。例えば、スイッチ
ング素子が、バイポーラ型トランジスタであったり、サ
イリスタ等化の半導体素子であってもよい。

〔発明の効果〕

請求項１〜９記載のスイッチング装置は、以上述べたよ
うに、各素子の最適化が図りゃすく、しかも、製造し易
い。

請求項３記載のスイッチング装置では、受光素子におけ
る光電変換効率を十分なものとするこさができる。

請求項４記載のスイッチング装置では、集積化が図りや
すい。

請求項５記載のスイッチング装置では、スイッチング素
子の誤動作を抑制できる。

請求項９記載のスイッチング装置では、スイッチング素
子の高速遮断が図れる。

【図面の簡単な説明】

第１図は、この発明のスイッチング装置の第１実施例を
あられす概略断面図、第２図は、このスイッチング装置
の等価回路図、第３図は、この発明のスイッチング装置
の第２実施例をあられす概略断面図、第４図は、この発
明のスイッチング装置の第３実施例をあられす概略断面
図、第５図は、このスイッチング装置の等価回路図、第
６図は、この発明のスイッチング装置の第４実施例をあ
られす概略断面図、第７図は、このスイッチング装置の
等価回路図、第８図は、従来のスイッチング装置をあら
れす概略断面図、第９図は、このスイッチング装置の等
価回路図である。 ２・・・第２導電型半導体基板　　５．５’５“・・・
第１導電型領域　　８１〜ｓ４・・・スイッチング装置
　　ＤＡｌ、ＤＡ２・・・受光素子　　Ｔ１・・・スイ
ッチング素子　　ＤＲＩ〜ＤＲ３・・・制御回路Ｒ１，
Ｒ３・・・第１の抵抗性素子　　Ｒ２，Ｒ４・・・第２
の抵抗性素子 代理人　弁理士　　松　本　武　彦 ＰＩ ＤＲ２ 第７図 Ｒ３ 第９図 ラ弓げ酵甫正書（自発 補正の対象 平成１年４月２０日 明細書 補正の内容 明細書第１ ２頁第７行に 「各光電変化層」 平成１年特許願第０４４１２２号 とあるを、 「各光電変換層」 と訂正する。 発明の名称 スイッチング装置 東京都千代田区霞が関１丁目３番１号 工業技術院長 三　（ばか１名） ４、復代理人（イ切太 補正の対象 別紙のとおり

Claims (1)

1. 【特許請求の範囲】 １　光を受けて電力を発生する受光素子と、この受光素
   子により発生した電力により駆動されるスイッチング素
   子と、制御回路を備えたスイッチング装置において、前
   記スイッチング素子が、第２導電型半導体基板の表面部
   分に形成された第１導電型領域を構成部分として有する
   素子であり、前記制御回路を構成する素子の少なくとも
   ひとつが、前記第１導電型領域、または、前記第２導電
   型半導体基板表面に別途設けられた第１導電型領域に形
   成されていることを特徴とするスイッチング装置。 ２　受光素子が、半導体薄膜で形成された光電変換層に
   より電力を発生する請求項１記載のスイッチング装置。 ３　受光素子は光電変換層が複数積層されてなり、各光
   電変換層が、その半導体薄膜における波長λの入射光に
   対する吸収係数をα（λ）、半導体薄膜のキャリア収集
   長をＬとした場合、Ｌ≦１／α（λ）となる波長の光を
   光電変換する請求項２記載のスイッチング装置。 ４　受光素子が、スイッチング素子および制御回路用の
   素子の形成された半導体基板上に積層形成されている請
   求項１から請求項３までのいずれかに記載のスイッチン
   グ装置。 ５　スイッチング素子が、第２導電型半導体基板のうち
   の第２導電型領域をドレイン領域とする電界効果型トラ
   ンジスタであり、少なくとも、前記制御回路用の素子が
   形成されている第１導電型領域が、前記スイッチング素
   子用の第１導電型領域から分離されている請求項１から
   請求項４までのいずれかに記載のスイッチング装置。 ６　制御回路が、制御電極と一対の出力端子を持つトラ
   ンジスタと、前記制御電極およびトランジスタの一方の
   出力端子の間に接続された第１の抵抗性素子と、前記制
   御電極およびトランジスタの他方の出力端子の間に接続
   された第２の抵抗性素子からなり、前記トランジスタ、
   第１または第２の抵抗性素子の少なくとも１つが半導体
   基板表面の第１導電型領域に形成されており、前記第１
   の抵抗性素子が受光素子に並列に接続され、前記トラン
   ジスタの一方の出力端子がスイッチング素子である電界
   効果型トランジスタのゲートに接続されている請求項１
   から請求項５までのいずれかに記載のスイッチング装置
   。 ７　第１の抵抗性素子が、ディプレッションタイプの電
   界効果型トランジスタの構造を有するものであって、そ
   のゲートとソースが接続されているとともにソース側が
   制御回路用トランジスタの制御電極に接続され、ドレイ
   ン側がスイッチング素子用の電界効果型トランジスタの
   ゲートに接続されている請求項６記載のスイッチング装
   置。 ８　第２の抵抗性素子が、電界効果型トランジスタの構
   造を有するものであって、そのゲートとドレインが接続
   されているとともにソース側が制御回路用トランジスタ
   の制御電極に接続され、ドレイン側がスイッチング素子
   用の電界効果型トランジスタのソースに接続されている
   請求項６または請求項７記載のスイッチング装置。 ９　制御回路のトランジスタが電界効果型トランジスタ
   であり、この電界効果型トランジスタのしきい値電圧が
   、前記スイッチング素子である電界効果型トランジスタ
   のしきい値電圧よりも低い請求項６から請求項８までの
   いずれかに記載のスイッチング装置。