JPH0221824Y2 - - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ この考案は、サイクリツク時分割多重伝送装置
の受信側においてシリアル信号を受信してフレー
ム調歩同期を取りデータワードを再生させる信号
受信装置に関する。[Detailed Description of the Invention] [Industrial Field of Application] This invention relates to a signal receiving device that receives a serial signal on the receiving side of a cyclic time division multiplex transmission device, establishes frame start-stop synchronization, and reproduces a data word.

［従来の技術］ 無線操縦装置と、この無線操縦装置によつて制
御されるクレーンなどの大型機器とからなる制御
システムにおいては、通常無線操縦装置から出力
される無線信号を大型機器側の同期化回路が同期
をとりながら受信するようになつている。第１図
はこのような制御システムで用いられる制御デー
タ（シリアルデータ）のフオーマツト例を示す図
であり、この図に示すようにこのシリアルデータ
１は同期ワード２とデータワード（情報ワード）
３とから構成され、大型機器側で同期ワード２に
基づいて読込みクロツク信号を発生し、この読込
みクロツク信号でデータワード３中の各ビツトが
２値論理レベルの“１”（マークビツト）なのか
“０”（スペースビツト）なのかを識別してクレー
ンなどを動かすようになつている。[Prior Art] In a control system consisting of a radio control device and large equipment such as a crane that is controlled by the radio control device, the radio signal output from the radio control device is usually synchronized on the large equipment side. The circuits are designed to receive signals in synchronization. FIG. 1 is a diagram showing an example of the format of control data (serial data) used in such a control system. As shown in this figure, this serial data 1 is composed of a synchronization word 2 and a data word (information word).
A read clock signal is generated on the large equipment side based on the synchronization word 2, and this read clock signal determines whether each bit in the data word 3 is a binary logic level "1" (mark bit). 0" (space bit) and move cranes etc.

［考案が解決しようとする課題］ ところでこのようなデータワードを再生させる
ための同期化回路は、従来第２図ロに示すように
同期ワード２（同図イ参照）の終り付近において
信号Ｓ０（同図ロ参照）を生成し、この信号Ｓ０
とシリアルデータの16倍、32倍または64倍のレー
トを持つクロツクCL（第２図ハ参照）と前記同期
ワード２のビツトとが共に“１”になつた時に、
同図ニに示すように１番目の読込みクロツク信号
Ｒ１を生成し、このときからビツト幅Ｔの1/2
（時間Ｔ／２）後に２番目の読込みクロツク信号Ｒ２ を生成し、以後時間Ｔ毎に３番目，４番目，……
ｉ番目の読込みクロツク信号Ｒ３，Ｒ４，……
Riを生成するものであるため、伝送レートの16
倍、32倍、64倍のレートを持つクロツクCLを発
生する回路が必要であるとともに、このような３
つの信号のアンドをとる回路の構成が複雑であ
り、回路全体を簡素化しにくいという不都合があ
つた。[Problems to be Solved by the Invention] Conventionally, a synchronization circuit for reproducing such a data word generates a signal S0( (see b) of the same figure), and generates this signal S0
When the clock CL (see Figure 2 C), which has a rate 16 times, 32 times or 64 times that of the serial data, and the bit of the synchronization word 2 become "1",
As shown in Figure D, the first read clock signal R1 is generated, and from this time on, the bit width T
After (time T/2), the second read clock signal R2 is generated, and thereafter the third, fourth, etc. are generated every time T.
i-th read clock signal R3, R4,...
16 of the transmission rate because it generates Ri
A circuit that generates a clock CL with a rate of 2x, 32x, and 64x is required, and
The configuration of the circuit that ANDs the two signals is complicated, and there is a disadvantage that it is difficult to simplify the entire circuit.

この考案は上記の点に鑑み、伝送レートの16
倍、32倍、64倍などの高いレートのクロツクを必
要とすることなく、伝送レートと同一のクロツク
レートで同期をとるとともに、この同期を行うの
に必要な回路を簡素化した信号受信装置を提供す
ることを目的としている。 In view of the above points, this idea was developed to increase the transmission rate to 16
A signal receiving device that synchronizes at the same clock rate as the transmission rate without requiring a high rate clock such as 2x, 32x, or 64x, and simplifies the circuitry required for this synchronization. is intended to provide.

［課題を解決するための手段］ この目的を達成するためにこの考案による信号
受信装置は、先頭および最終ビツトに各々マーク
ビツトが設けられかつこれらの先頭および最終ビ
ツト間に所定個数のスペースビツトが設けられた
同期ワードと、マークビツトとスペースビツトと
の組み合わせで作られたデータワードとからなる
シリアル信号を受信してデータワードを再生させ
るための信号受信装置において： 前記シリアル信号中の同期ワード中のマークビ
ツトＳ１が供給されたときにこのマークビツトに
同期した信号Ｓ２、および該マークビツトの立上
りに同期したエツジ検出信号Ｓ３を出力する立上
り検出回路と、 前記マークビツトに同期した信号Ｓ２の幅に基
づき伝送レートの周期で読込みクロツク信号Ｓ４
を発生する読込みクロツク発生手段と、 前記エツジ検出信号Ｓ３によりリセツトされ、
読込みクロツク信号Ｓ４の周期で前記同期ワード
中のスペースビツト数をカウントする同期カウン
タと、 該同期カウンタによるスペースビツト数のカウ
ントが同期ワードのスペースビツト数−１になつ
た時、前記エツジ検出信号Ｓ３の割込みを許可す
べく外部割込み許可信号Ｓ５を出力する外部割込
み許可手段と、 を備え、外部割込み許可手段により外部割込みが
許可されている間に立上り検出手段がマークビツ
トの立上りを検出することにより、外部割込みを
行い、伝送レートで決められるビツト幅の1/2時
間後に読込みクロツク信号Ｓ４の発生タイミング
を修正することにより、シリアル信号と読み込み
クロツクの同期を取りデータワードを再生するこ
とを特徴とする。[Means for Solving the Problems] In order to achieve this object, the signal receiving device according to this invention has a mark bit provided at the first and last bit, respectively, and a predetermined number of space bits provided between these first and last bits. In a signal receiving device for receiving a serial signal consisting of a synchronization word created by a synchronization word and a data word created by a combination of mark bits and space bits, and reproducing the data word, the mark bit in the synchronization word in the serial signal is A rising edge detection circuit that outputs a signal S2 synchronized with this mark bit when S1 is supplied, and an edge detection signal S3 synchronized with the rising edge of the mark bit, and a period of the transmission rate based on the width of the signal S2 synchronized with the mark bit. Read clock signal S4
a read clock generating means that generates a read clock; and a read clock generating means that is reset by the edge detection signal S3;
a synchronization counter that counts the number of space bits in the synchronization word at the cycle of the read clock signal S4; and when the count of the number of space bits by the synchronization counter reaches the number of space bits in the synchronization word minus 1, the edge detection signal S3 is activated. external interrupt enable means for outputting an external interrupt enable signal S5 to enable the interrupt of the mark bit; The serial signal and the read clock are synchronized and the data word is reproduced by generating an external interrupt and correcting the generation timing of the read clock signal S4 after 1/2 hour of the bit width determined by the transmission rate. .

［実施例］ 以下この考案を図面に示す実施例に基づいて説
明する。[Example] This invention will be described below based on an example shown in the drawings.

第３図はこの考案による信号受信装置の一実施
例を示すブロツク図であり、第４図はこの信号受
信装置によつて受信されるシリアルデータの中の
同期ワードのフオーマツト例を示す図である。第
３図において、１０はシリアルデータ中の各ビツ
トの立上りを検出する立上り検出回路であり、こ
の立上り検出回路１０はインバータ１１，１２、
抵抗１３、コンデンサ１４、ナンドゲート１５に
よつて構成され、その入力端子１０ａに“１”信
号（２値論理レベルの“１”信号、マークビツ
ト）Ｓ１が供給されたときに、第１出力端子１０
ｂからこの“１”信号Ｓ２を出力してマイクロプ
ロセツサ（CPU）１６の入力端子Ｔ１に供給す
るとともに、第２出力端子１０ｃからこの“１”
信号に同期した所定幅のエツジ検出信号Ｓ３を出
力して前記CPU１６の割込み端子INTに供給す
る。CPU１６は水晶振動子１７の出力に基づい
たクロツク周波数で動作するものであり、その入
力端子Ｔ１、割込み端子INTに供給された信号
Ｓ２，Ｓ３に基づいて同期動作を行なう。 FIG. 3 is a block diagram showing an embodiment of a signal receiving device according to this invention, and FIG. 4 is a diagram showing an example of the format of a synchronization word in serial data received by this signal receiving device. . In FIG. 3, 10 is a rising edge detection circuit that detects the rising edge of each bit in serial data, and this rising edge detection circuit 10 is connected to inverters 11, 12,
It is composed of a resistor 13, a capacitor 14, and a NAND gate 15, and when a "1" signal (a binary logic level "1" signal, mark bit) S1 is supplied to its input terminal 10a, the first output terminal 10
This "1" signal S2 is outputted from b and supplied to the input terminal T1 of the microprocessor (CPU) 16, and this "1" signal is outputted from the second output terminal 10c.
An edge detection signal S3 of a predetermined width synchronized with the signal is output and supplied to the interrupt terminal INT of the CPU 16. The CPU 16 operates at a clock frequency based on the output of the crystal oscillator 17, and performs synchronous operation based on signals S2 and S3 supplied to its input terminal T1 and interrupt terminal INT.

以下この同期動作を第４図に示す伝送フオーマ
ツトおよび第５図に示すタイムチヤートを参照し
ながら説明する まず、立上り検出回路１０に第４図に示すよう
な同期ワード、つまり先頭ビツトおよび最終ビツ
トがマークビツト（“１”信号）とされこれら先
頭ビツトおよび最終ビツト間に所定個数のスペー
スビツト（“０”信号）が連続して設けられた同
期ワードが供給されれば、この立上り検出回路１
０は第５図イに示すようにこの同期ワード中の各
ビツト“１”（“１”信号Ｓ１）に同期した“１”
信号Ｓ２（第５図ロ参照）を出力するとともに、
該各ビツト“１”の立上りに対応したエツジ検出
信号Ｓ３（第５図ハ参照）を出力してCPU１６
に供給する。 This synchronization operation will be explained below with reference to the transmission format shown in FIG. 4 and the time chart shown in FIG. If a synchronization word is supplied which is a mark bit (a "1" signal) and has a predetermined number of consecutive space bits (a "0" signal) between the first bit and the last bit, this rising edge detection circuit 1
0 is a "1" synchronized with each bit "1"("1" signal S1) in this synchronization word as shown in Fig. 5A.
While outputting the signal S2 (see FIG. 5B),
The CPU 16 outputs an edge detection signal S3 (see FIG. 5C) corresponding to the rising edge of each bit "1".
supply to.

CPU１６は、第５図ニに示すように前記ビツ
ト“１”の幅（時間）Ｔで読込みクロツク信号Ｓ
４（第５図ニ参照）を常時発生するとともに、こ
の読込みクロツク信号Ｓ４で入力端子Ｔ１に供給
されている信号を取り込んで、これが“１”なら
ばCPU内部の同期カウンタをリセツトし、“０”
ならばこの同期カウンタをインクリメントするも
のであり、この同期カウンタの計数結果（第５図
ホ参照）が所定の値、例えば44（同期ワードのス
ペースビツト数45−１＝44）になつたとき、例え
ば第５図に示す時刻t1に外部割込み許可信号Ｓ５
（第５図ヘ参照）を発生し、割込み待ち状態にな
る。 The CPU 16 receives the read clock signal S with the width (time) T of the bit "1" as shown in FIG.
4 (see Figure 5 D), and also takes in the signal supplied to the input terminal T1 with this read clock signal S4, and if it is "1", the synchronous counter inside the CPU is reset and becomes "0". ”
Then, this synchronization counter is incremented, and when the counting result of this synchronization counter (see Fig. 5 E) reaches a predetermined value, for example, 44 (number of space bits in the synchronization word 45 - 1 = 44), For example, at time t1 shown in FIG.
(see FIG. 5) and enters an interrupt wait state.

次いで、CPU１６は時刻t1以後において割込
み端子INTにエツジ検出信号Ｓ３が供給された
とき、すなわち時刻t2で読込みクロツク信号Ｓ４
の発生タイミングをリセツトし、この時刻t2から
時間Ｔ／２が経過した時刻t3で、リセツト後におけ る第１の読込みクロツク信号Ｓ４を発生するとと
もに外部割込みを禁止し、以後この時刻t3から時
間Ｔが経過する毎に第２，第３，……の読込みク
ロツク信号Ｓ４を発生するとともに、これら第
１，第２，……の読込みクロツク信号Ｓ４に同期
して入力端子Ｔ１に供給されている信号を取り込
んで内部レジスタに格納する。 Next, when the edge detection signal S3 is supplied to the interrupt terminal INT after time t1, that is, at time t2, the CPU 16 outputs the read clock signal S4.
At time t3, when time T/2 has elapsed from time t2, the first read clock signal S4 after reset is generated and external interrupts are prohibited. The second, third, . Capture and store in internal register.

このようにこの実施例では、CPU１６の外部
割込み機能を用いて、同期ワードの最終ビツトか
ら１つ手前のビツトの前で外部割込みを許可し、
この最終ビツトの１つ手前のビツトが立ち上つた
ときから時間Ｔ／２が経過したときに第１の読込み クロツク信号Ｓ４を発生させ、以後時間Ｔが経過
する毎に第２，第３，……の読込みクロツク信号
Ｓ４を発生させるようにしたので、これら第１，
第２，……の読込みクロツク信号Ｓ４をシリアル
データの各ビツトの中央に位置させることがで
き、各ビツト情報を読み取ることができる。な
お、このような同期動作はシリアルデータの同期
ワードが受信される毎に行なわれる。 In this way, in this embodiment, the external interrupt function of the CPU 16 is used to enable an external interrupt before the last bit of the synchronization word.
The first read clock signal S4 is generated when time T/2 has elapsed since the bit before the last bit rose, and thereafter, the second, third, and so on are generated every time T elapses. Since the read clock signal S4 of... is generated, these first,
The second, . . . read clock signal S4 can be positioned at the center of each bit of serial data, and each bit of information can be read. Note that such a synchronization operation is performed every time a synchronization word of serial data is received.

第６図は上述した実施例のフローチヤート例を
示すものであり、また第７図は同実施例の機能ブ
ロツク図例を示すものである。なお、これらの詳
細は上述した説明から明らかであるため、その詳
細な説明は省略する。 FIG. 6 shows an example of a flowchart of the above-described embodiment, and FIG. 7 shows an example of a functional block diagram of the same embodiment. Note that since these details are clear from the above description, detailed description thereof will be omitted.

［考案の効果］ 以上説明したようにこの考案による信号受信装
置は、受信したシリアルデータの各ビツトの
“１”，“０”パターンから該シリアルデータ中の
同期ワードを検出するとともに、この同期ワード
の最後にあるビツト“１”の少し手前で外部割込
みを許可し、この外部割込み期間中において同期
ワードのビツト“１”が検出されたときに読込み
クロツク信号をリセツトするとともに、このとき
からビツト幅の1/2時間が経過したときに最初の
読込クロツク信号を発生し、以後ビツト幅と同じ
時間が経過する毎に第２，第３，……の読込みク
ロツク信号を発生するようにしたので、伝送レー
トの数十倍のレートを持つクロツクを用いること
なく同期をかけることができるとともに、マイク
ロプロセツサに少しの付属回路を付加するだけで
この同期機能を実現することができ、また受信処
理プログラムに負担をかけることなくこれを実現
することができる。[Effects of the invention] As explained above, the signal receiving device according to this invention detects the synchronization word in the received serial data from the "1", "0" pattern of each bit of the received serial data, and also detects the synchronization word in the received serial data. An external interrupt is enabled slightly before the last bit “1” of The first read clock signal is generated when 1/2 hour has elapsed, and the second, third, etc. read clock signals are generated every time the same amount of time as the bit width has elapsed. Synchronization can be performed without using a clock that has a rate several tens of times higher than the transmission rate, and this synchronization function can be achieved simply by adding a small amount of additional circuitry to the microprocessor. This can be achieved without imposing any burden on the

【図面の簡単な説明】[Brief explanation of drawings]

第１図は制御データ（シリアルデータ）のフオ
ーマツト例を示す図、第２図イ〜ニは各々従来の
同期化回路を説明するためのタイムチヤート、第
３図はこの考案による信号受信装置の一実施例を
示すブロツク図、第４図はシリアルデータ中の同
期ワードの詳細を示すフオーマツト例を示す図、
第５図イ〜ヘは同実施例を説明するためのタイム
チヤート、第６図は同実施例のフローチヤート、
第７図は同実施例の機能ブロツク図である。 １……シリアルデータ、２……同期ワード、３
……データワード、１０……立ち上り検出回路
（立ち上り検出手段）、１６……マイクロプロセツ
サ（同期カウント手段、読込みクロツク信号生成
手段）。 Fig. 1 is a diagram showing an example of the format of control data (serial data), Fig. 2 A to D are time charts for explaining conventional synchronization circuits, and Fig. 3 is an example of a signal receiving device according to this invention. A block diagram showing an embodiment; FIG. 4 is a diagram showing a format example showing details of a synchronization word in serial data;
Figures 5A to 5F are time charts for explaining the embodiment, and Figure 6 is a flowchart of the embodiment.
FIG. 7 is a functional block diagram of the same embodiment. 1... Serial data, 2... Synchronization word, 3
. . . data word, 10 . . . rising edge detection circuit (rising edge detection means), 16 . . . microprocessor (synchronous counting means, read clock signal generation means).

Claims (1)

【実用新案登録請求の範囲】 先頭および最終ビツトに各々マークビツトが設
けられかつこれら先頭および最終ビツト間に所定
個数のスペースビツトが設けられた同期ワード
と、マークビツトとスペースビツトとの組み合わ
せで作られたデータワードとからなるシリアル信
号を受信してデータワードを再生させるための信
号受信装置において： 前記シリアル信号中の同期ワード中のマークビ
ツトＳ１が供給されたときにこのマークビツトに
同期した信号Ｓ２、および該マークビツトの立上
りに同期したエツジ検出信号Ｓ３を出力する立上
り検出回路と、 前記マークビツトに同期した信号の幅に基づき
伝送レートの周期で読込みクロツク信号Ｓ４を発
生する読込みクロツク発生手段と、 前記エツジ検出信号によりリセツトされ、読込
みクロツク信号の周期で前記同期ワード中のスペ
ースビツト数をカウントする同期カウンタと、 該同期カウンタによるスペースビツト数のカウ
ントが同期ワードのスペースビツト数−１になつ
た時、前記エツジ検出信号の割込みを許可すべく
外部割込み許可信号Ｓ５を出力する外部割込み許
可手段と、 を備え、外部割込み許可手段により外部割込みが
許可されている間に立上り検出手段がマークビツ
トの立上りを検出することにより、外部割込みを
行い、伝送レートで決められるビツト幅の1/2時
間後に読込みクロツク信号の発生タイミングを修
正することにより、シリアル信号と読み込みクロ
ツクの同期を取りデータワードを再生することを
特徴とする信号受信装置。[Claims for Utility Model Registration] A synchronization word in which mark bits are provided at the first and last bits, and a predetermined number of space bits are provided between the first and last bits, and a combination of mark bits and space bits. In a signal receiving device for receiving a serial signal consisting of a data word and reproducing the data word: when a mark bit S1 in a synchronization word in the serial signal is supplied, a signal S2 synchronized with this mark bit; A rising edge detection circuit that outputs an edge detection signal S3 synchronized with the rising edge of the mark bit; a read clock generating means that generates a read clock signal S4 at a cycle of the transmission rate based on the width of the signal synchronized with the mark bit; and the edge detection signal. a synchronization counter that is reset by a read clock signal and counts the number of space bits in the synchronization word at the period of the read clock signal; External interrupt enable means outputs an external interrupt enable signal S5 to permit interruption of the detection signal, and the rise detection means detects the rise of the mark bit while the external interrupt is enabled by the external interrupt enable means. The serial signal and the read clock are synchronized and the data word is regenerated by generating an external interrupt and correcting the generation timing of the read clock signal after 1/2 hour of the bit width determined by the transmission rate. signal receiving device.