JPH0221701B2

JPH0221701B2 -

Info

Publication number: JPH0221701B2
Application number: JP57172342A
Authority: JP
Inventors: Toshitaka Tsuda; Kazuo Yamaguchi; Takafumi Nakajo; Setsu Fukuda
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1982-09-29
Filing date: 1982-09-29
Publication date: 1990-05-15
Also published as: JPS5961232A

Description

【発明の詳細な説明】（発明の技術分野）本発明は、自動引き込み機能を有するブリツジ
ドタツプ等化器において、タツプ係数補正タイミ
ングを正しく抽出することができる、ブリツジド
タツプ等化器の引き込みタイミング検出回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a pull-in timing detection circuit for a bridged tap equalizer that can correctly extract tap coefficient correction timing in a bridged tap equalizer having an automatic pull-in function. It is something.

（従来技術と問題点）加入者電話線を用いて双方向のデイジタル通信
を行う場合、加入者線には将来の需要に備えて要
所に分岐回線接続のための分岐部（ブリツジドタ
ツプ）が設けられているため、ブリツジドタツプ
によるデイジタル信号の反射によつてエコーを生
じ、これがデイジタル信号に混入して伝送信号に
誤りを生じる。そこでこのようなエコー成分を消
去するために、加入者線の末端にブリツジドタツ
プ等化器が挿入される。(Prior art and problems) When performing two-way digital communication using subscriber telephone lines, branch sections (bridged taps) for connecting branch lines are installed at key points in the subscriber line in preparation for future demand. Therefore, reflection of the digital signal by the bridged tap causes an echo, which is mixed into the digital signal and causes an error in the transmitted signal. Therefore, in order to cancel such echo components, a bridged tap equalizer is inserted at the end of the subscriber line.

ブリツジドタツプ等化器は、一般に帰還形フイ
ルタの構造を持ち、孤立波的なトレーニング信号
を用いてタツプ係数を収束させるようになつてい
る。そのため孤立波の到来を検出する孤立波検出
器を有し、この検出器の出力によつてタツプ係数
補正のタイミングを作り出すようになつている。 A bridged tap equalizer generally has a feedback filter structure, and is designed to converge tap coefficients using a solitary wave training signal. Therefore, a solitary wave detector is provided to detect the arrival of a solitary wave, and the output of this detector is used to generate the timing for tap coefficient correction.

第１図は、ブリツジドタツプ等化器における従
来の引き込みタミング検出回路の構成を示してい
る。同図において、１は等化器、２は孤立波検出
回路であり、等化器１において、３は加算器
（Σ）、４−１，４−２，４−３は遅延回路（Ｄ）、
５はタツプ係数補正回路、６−１，６−２は乗算
器である。また第２図は、第１図における孤立波
検出回路２の動作を示すタイムチヤートであつ
て、ａはエコーが小さい場合、ｂはエコーが大き
い場合をそれぞれ示し、１は入力信号、２はタイ
ミングクロツク信号出力である。 FIG. 1 shows the configuration of a conventional pull-in timing detection circuit in a bridged tap equalizer. In the figure, 1 is an equalizer, 2 is a solitary wave detection circuit, in equalizer 1, 3 is an adder (Σ), and 4-1, 4-2, 4-3 are delay circuits (D). ,
5 is a tap coefficient correction circuit, and 6-1 and 6-2 are multipliers. FIG. 2 is a time chart showing the operation of the solitary wave detection circuit 2 in FIG. This is a clock signal output.

トレーニング期間において、トレーニング信号
が加算器３に加えられると、加算器３の出力信号
は、遅延回路４−１，４−２，４−３を経てタツ
プ係数補正回路５に加えられるとともに、孤立波
検出回路２に加えられて、一定の検出スライスレ
ベルによつて、孤立波の検出が行われて、孤立波
入力に対応してタイミングクロツクを生じる。タ
ツプ係数補正回路５はタイミングクロツクに応じ
て、それぞれの遅延回路入力に対応する係数値の
補正を行う。信号伝送期間において、入力信号は
遅延回路４−１，４−２を経てそれぞれ乗算器６
−１，６−２に入力する。乗算器６−１，６−２
では、遅延回路４−１，４−２の信号にタツプ係
数補正回路における対応する係数値を乗算し、乗
算結果を加算器３に入力する。加算器３において
は、入力信号と各乗算器の出力信号とを加算する
ことによつて、エコーを補償された出力を発生す
る。 During the training period, when the training signal is applied to the adder 3, the output signal of the adder 3 is applied to the tap coefficient correction circuit 5 via delay circuits 4-1, 4-2, and 4-3, and is also applied to the tap coefficient correction circuit 5. In addition to the detection circuit 2, solitary wave detection is performed with a constant detection slice level to produce a timing clock in response to the solitary wave input. The tap coefficient correction circuit 5 corrects the coefficient values corresponding to the respective delay circuit inputs in accordance with the timing clock. During the signal transmission period, the input signal passes through delay circuits 4-1 and 4-2, and then reaches the multiplier 6, respectively.
-1, 6-2. Multiplier 6-1, 6-2
Then, the signals from the delay circuits 4-1 and 4-2 are multiplied by the corresponding coefficient values in the tap coefficient correction circuit, and the multiplication results are input to the adder 3. Adder 3 generates an echo-compensated output by adding the input signal and the output signal of each multiplier.

この場合、エコーが小さいときは第２図ａに示
すように、トレーニングパルスＡだけが検出スラ
イスレベルＬにかかつて、エコーＢはスライスレ
ベルＬにかからないため、タイミングクロツクは
トレーニングパルスＡにのみ対応して発生する。
これに対して、エコーが大きいときは第２図ｂに
示すように、トレーニングパルスＡ、エコーＢは
ともに検出スライスレベルＬにかかり、両者に対
応してタイミングクロツクを発生する。このうち
でエコーに対するものは、誤りのタイミングクロ
ツクであつて、タツプ係数補正回路の誤動作を避
けるためには、このようなタイミングクロツクが
発生しないようにする必要があるが、従来の引き
込みタイミング検出回路では、これに対する対策
は全く行われていなかつた。 In this case, when the echo is small, as shown in Figure 2a, only the training pulse A reaches the detection slice level L, but the echo B does not reach the slice level L, so the timing clock corresponds only to the training pulse A. occurs.
On the other hand, when the echo is large, as shown in FIG. 2b, both the training pulse A and the echo B reach the detection slice level L, and a timing clock is generated corresponding to both. Among these, the one for echo is an erroneous timing clock, and in order to avoid malfunction of the tap coefficient correction circuit, it is necessary to prevent such timing clock from occurring. In the detection circuit, no countermeasures were taken against this.

（発明の目的）本発明は、このような従来技術の問題点を解決
しようとするものであつて、その目的は、ブリツ
ジドタツプ等化器において、エコーが大きい場合
にもタツプ係数補正のためのタイミングクロツク
を正しく発生することができる。引き込みタイミ
ング検出回路を提供することにある。(Object of the Invention) The present invention is intended to solve the problems of the prior art, and its purpose is to improve the timing for tap coefficient correction even when the echo is large in a bridged tap equalizer. Can generate clocks correctly. An object of the present invention is to provide a pull-in timing detection circuit.

本発明の構成は、AMI信号が入力され、孤立
波の到来を検出してパルスを発生する孤立波検出
回路を具え、該パルスによつてタツプ係数の補正
を行うブリツジドタツプ等化器において、孤立波
発生回路の出力をオンオフするゲートと、孤立波
発生回路において孤立波の検出パルスに連続して
同極性パルスの到来を検出して前記ゲートをオフ
にするゲート制御回路を設けた、ブリツジドタツ
プ等化器の引き込みタミング検出回路の構成であ
る。 The configuration of the present invention includes a solitary wave detection circuit that receives an AMI signal, detects the arrival of a solitary wave, and generates a pulse, and uses the pulse to correct the tap coefficient. A bridged tap equalizer equipped with a gate that turns on and off the output of a generation circuit, and a gate control circuit that detects the arrival of a pulse of the same polarity in succession to a solitary wave detection pulse in the solitary wave generation circuit and turns off the gate. This is the configuration of the pull-in timing detection circuit.

（発明の実施例）第３図は、本発明の一実施例の構成を示してい
る。同図において、第１図におけると同じ部分は
同じ番号で示されており、１１はシフトレジス
タ、１２はノア回路、１３はアンド回路である。
また第４図は、第３図の回路における各部信号を
示し、１は孤立波検出回路２の入力信号、２は孤
立波検出回路２の出力信号、３はノア回路１２の
禁止信号出力、４はタイミングクロツクであつ
て、これらは第３図中にも同じ番号によつて示さ
れている。(Embodiment of the invention) FIG. 3 shows the configuration of an embodiment of the invention. In this figure, the same parts as in FIG. 1 are indicated by the same numbers, and 11 is a shift register, 12 is a NOR circuit, and 13 is an AND circuit.
Further, FIG. 4 shows signals of various parts in the circuit of FIG. 3, where 1 is the input signal of the solitary wave detection circuit 2, 2 is the output signal of the solitary wave detection circuit 2, 3 is the inhibition signal output of the NOR circuit 12, and 4 is the output signal of the solitary wave detection circuit 2. are timing clocks, which are also designated by the same numbers in FIG.

エコーが大きい場合、孤立波検出回路２はトレ
ーニングパルスとエコーの両者に対して出力パル
スを発生する。（第４図１，２）。最初の出力パル
スに対してはアンド回路１３は開いていて、出力
パルスはタイミングクロツクとして等化器１に与
えられる（第４図４）。このパルスはシフトレジ
スタ１１にも与えられ、シフトレジスタ１１中を
一定時間かかつて伝播する。シフトレジスタ１１
はこの期間中いずれかの出力が“１”であり、他
の出力はすべて“０”であつて、ノア回路１２の
出力は、この期間中“０”となる（第４図３）。
従つてアンド回路１３は閉じ、エコーに基づく孤
立波検出回路出力は、タイミングクロツクとして
出力されない。 If the echo is large, the solitary wave detection circuit 2 generates an output pulse for both the training pulse and the echo. (Fig. 4 1, 2). For the first output pulse, the AND circuit 13 is open and the output pulse is applied to the equalizer 1 as a timing clock (FIG. 4). This pulse is also applied to the shift register 11 and propagates through the shift register 11 for a certain period of time. shift register 11
During this period, one of the outputs is "1" and all other outputs are "0", and the output of the NOR circuit 12 is "0" during this period (FIG. 4, 3).
Therefore, the AND circuit 13 is closed and the echo-based solitary wave detection circuit output is not output as a timing clock.

なお、第３図の実施例においては、トレーニン
グパルスに基づくタイミングクロツクの発生から
一定期間を定める手段として、シフトレジスタを
用いたが、これにかぎるものではでく、例えば
CR回路のようなアナログ的な時定数回路によつ
てもよいことは言うまでもない。 In the embodiment shown in FIG. 3, a shift register is used as a means for determining a fixed period from the generation of a timing clock based on a training pulse, but the shift register is not limited to this.
It goes without saying that an analog time constant circuit such as a CR circuit may also be used.

第５図は、本発明の他の実施例を示している。
同図において、第３図におけると同じ部分は同じ
番号で示されており、１４はフリツプフロツプ、
１５は排他的論理和回路である。また第６図は第
５図の回路における各部信号を示し、１は孤立波
検出回路２の入力信号、２は孤立波検出回路２の
出力信号、３はフリツプフロツプ１４のＱ出力、
４は排他的論理和回路１５の禁止信号出力、５
は、タイミングクロツクであつて、これらは第５
図中にも同じ番号で示されている。 FIG. 5 shows another embodiment of the invention.
In the same figure, the same parts as in FIG. 3 are indicated by the same numbers, and 14 is a flip-flop;
15 is an exclusive OR circuit. 6 shows signals of various parts in the circuit of FIG. 5, 1 is the input signal of the solitary wave detection circuit 2, 2 is the output signal of the solitary wave detection circuit 2, 3 is the Q output of the flip-flop 14,
4 is the prohibition signal output of the exclusive OR circuit 15; 5
are the timing clocks, and these are the fifth clocks.
The same numbers are also used in the figure.

エコーが大きい場合、孤立波検出回路２はトレ
ーニングパルスとエコーの両者に対して出力パル
スを発生するが（第６図１，２）、最初の出力パ
ルスに対してはアンド回路１３は開いていて、出
力パルスはタイミングクロツクとして等化器１に
与えられる（第６図５）。フリツプフロツプ１４
は入力信号をデータ入力端子Ｄに与えられ、アン
ド回路１３の出力をクロツク端子CKに与えられ
ているので、そのＱ出力は孤立波検出回路２の最
初の出力パルスによつて、“１”となる（第６図
３）。排他的論理和回路１５は、入力信号とフリ
ツプフロツプ１４のＱ出力との不一致を検出し
て、禁止信号出力を生じる。禁止信号出力は、孤
立波検出回路２の出力における、トレーニングパ
ルスに対応するパルスの一部とエコーに対応する
パルスに対して“０”であり（第６図４）、従つ
てエコーに基づく孤立波検出回路出力は、タイミ
ングクロツクとして出力されない。 When the echo is large, the solitary wave detection circuit 2 generates output pulses for both the training pulse and the echo (Fig. 6, 1 and 2), but the AND circuit 13 is open for the first output pulse. , the output pulses are given to the equalizer 1 as a timing clock (FIG. 6, 5). flipflop 14
Since the input signal is given to the data input terminal D and the output of the AND circuit 13 is given to the clock terminal CK, its Q output becomes "1" by the first output pulse of the solitary wave detection circuit 2. (Figure 6 3). The exclusive OR circuit 15 detects a mismatch between the input signal and the Q output of the flip-flop 14 and outputs an inhibit signal. The prohibition signal output is "0" for a part of the pulse corresponding to the training pulse and the pulse corresponding to the echo in the output of the solitary wave detection circuit 2 (FIG. 6, 4), and therefore the isolation based on the echo is "0". The wave detection circuit output is not output as a timing clock.

第５図の回路は、等化器１から同極性のパルス
が連続して与えられたとき、２番目以降の孤立波
検出回路出力パルスを阻止するように動作する。
一般に用いられるAMI信号は、例えば“１”の
次は“０”または“−１”が来るというように、
“１”または“−１”が連続して来ることがない
ように約束されており、従つて第５図の回路は、
AMI信号入力に対して係数補正のタイミングク
ロツクを正しく発生するが、エコーは同極性なの
で、エコーに対してはタイミングクロツクを発生
しないように動作することができる。従つて、本
発明のブリツジドタツプ等化器の引き込みタミン
グ検出回路は、AMI信号が入力され、孤立波の
到来を検出してパルスを発生する孤立波検出回路
を具え、該パルスによつてタツプ係数の補正を行
うブリツジドタツプ等化器において、孤立波発生
回路の出力をオンオフするゲートと、孤立波発生
回路において孤立波の検出パルスに連続して同極
性パルスの到来を検出して前記ゲートをオフにす
るゲート制御回路を設けたことを特徴とするタイ
ミング検出回路である。 The circuit shown in FIG. 5 operates to block the second and subsequent solitary wave detection circuit output pulses when pulses of the same polarity are successively applied from the equalizer 1.
Generally used AMI signals are as follows, for example, "1" is followed by "0" or "-1".
It is guaranteed that "1" or "-1" will not occur consecutively, so the circuit of FIG.
A timing clock for coefficient correction is correctly generated for the AMI signal input, but since echoes have the same polarity, it is possible to operate so as not to generate a timing clock for echoes. Therefore, the pull-in timing detection circuit of the bridged tap equalizer of the present invention includes a solitary wave detection circuit that receives the AMI signal, detects the arrival of a solitary wave, and generates a pulse, and uses the pulse to determine the tap coefficient. In the bridged tap equalizer that performs correction, there is a gate that turns on and off the output of the solitary wave generation circuit, and in the solitary wave generation circuit, the arrival of a pulse of the same polarity following the solitary wave detection pulse is detected and the gate is turned off. This is a timing detection circuit characterized by being provided with a gate control circuit.

（発明の効果）以上説明したように本発明によれば、ブリツジ
ドタツプ等化器の引き込みタイミング検出を行う
際に、エコーが大きい場合でも正しく係数補正の
ためのタイミングクロツクを発生することができ
るので、甚だ効果的である。さらに、AMIの正
規信号について全てタイミング抽出に使えるとい
う利点が生ずる。(Effects of the Invention) As explained above, according to the present invention, when detecting the pull-in timing of a bridged tap equalizer, it is possible to correctly generate a timing clock for coefficient correction even when the echo is large. , is extremely effective. Furthermore, there is an advantage that all AMI regular signals can be used for timing extraction.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はブリツジドタツプ等化器における従来
の引き込みタイミング検出回路の構成を示すブロ
ツク図、第２図は第１図の回路における各部信号
を示すタイムチヤート、第３図は本発明の一実施
例の構成を示すブロツク図、第４図は第３図にお
ける各部信号を示すタイムチヤート、第５図は本
発明の他の実施例を示すブロツク図、第６図は第
５図における各部信号を示すタイムチヤートであ
る。１……等化器、２……孤立波検出回路、３……
加算器（Σ）、４−１，４−２，４−３……遅延
回路（Ｄ）、５……タツプ係数補正回路、６−１，
６−２……乗算器、１１……シフトレジスタ、１
２……ノア回路、１３……アンド回路、１４……
フリツプフロツプ、１５……排他的論理和回路。 FIG. 1 is a block diagram showing the configuration of a conventional pull-in timing detection circuit in a bridged tap equalizer, FIG. 2 is a time chart showing various signals in the circuit of FIG. 1, and FIG. 3 is a diagram of an embodiment of the present invention. FIG. 4 is a block diagram showing the configuration, FIG. 4 is a time chart showing signals of each part in FIG. 3, FIG. 5 is a block diagram showing another embodiment of the present invention, and FIG. 6 is a time chart showing signals of each part in FIG. 5. It's a chat. 1... Equalizer, 2... Solitary wave detection circuit, 3...
Adder (Σ), 4-1, 4-2, 4-3...Delay circuit (D), 5...Tap coefficient correction circuit, 6-1,
6-2... Multiplier, 11... Shift register, 1
2...NOR circuit, 13...AND circuit, 14...
Flip-flop, 15...exclusive OR circuit.

Claims

【特許請求の範囲】[Claims]

１ AMI信号が入力され、孤立波の到来を検出
してパルスを発生する孤立波検出回路を具え、該
パルスによつてタツプ係数の補正を行うブリツジ
ドタツプ等化器において、孤立波発生回路の出力
をオンオフするゲートと、孤立波発生回路におい
て孤立波の検出パルスに連続して同極性パルスの
到来を検出して前記ゲートをオフにするゲート制
御回路を設けたことを特徴とするブリツジドタツ
プ等化器の引き込みタミング検出回路。1. In a bridged tap equalizer that receives an AMI signal, includes a solitary wave detection circuit that detects the arrival of a solitary wave and generates a pulse, and uses the pulse to correct the tap coefficient, the output of the solitary wave generation circuit is A bridged tap equalizer comprising a gate that turns on and off, and a gate control circuit that turns off the gate by detecting the arrival of a pulse of the same polarity in succession to a solitary wave detection pulse in a solitary wave generation circuit. Pull-in timing detection circuit.