JPH02211722A - Error control system - Google Patents
Error control systemInfo
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- JPH02211722A JPH02211722A JP3151789A JP3151789A JPH02211722A JP H02211722 A JPH02211722 A JP H02211722A JP 3151789 A JP3151789 A JP 3151789A JP 3151789 A JP3151789 A JP 3151789A JP H02211722 A JPH02211722 A JP H02211722A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誤り制御方式に関し、特に巡回冗長符号（以下
ＣＲＣと記す）を用いた誤り制御方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an error control method, and particularly to an error control method using a cyclic redundancy code (hereinafter referred to as CRC).
従来のＣＲＣによる誤り制御方式では、送信側で伝送ブ
ロックごとに情報ビットの他に数ビットないし数十ビッ
トのＣＲＣビットを付加してブロック全体のビットパタ
ーンを一定の法則に合うようにして送出し、受信側でこ
の法則に合っているかどうかを確認して誤りの発生の有
無を検出している。またＣＲＣ演算回路では、実際の演
算対象ビット列データに複数の“０″′ビツトを付加し
たデータを演算している。In the conventional error control method using CRC, the transmitting side adds several bits to tens of CRC bits in addition to the information bits for each transmission block, and sends out the bit pattern of the entire block so that it conforms to a certain rule. , the receiving side checks whether this rule is met and detects whether an error has occurred. Further, the CRC calculation circuit calculates data obtained by adding a plurality of "0'' bits to the actual bit string data to be calculated.
上述した従来の誤り制御方式では、実際のデータより長
いデータを演算し、かつ次のブロックの先頭ビットにＣ
ＲＣビットの最上位ビットを挿入したり、次のブロック
のデータを演算するなめ、２系統のＣＲＣ演算回路を必
要とするという欠点がある。In the conventional error control method described above, data that is longer than the actual data is calculated, and C is added to the first bit of the next block.
There is a drawback that two systems of CRC calculation circuits are required to insert the most significant bit of the RC bits and to calculate the data of the next block.
本発明の誤り制御方式は、演算対象のビット列の後に複
数の“０°°ビツトからなるＣＲＣが付加されたデータ
から誤りの有無の演算を行うＣＲＣ演算回路において、
前記演算対象のビット列がすべて入力された時点におけ
る前記演算回路の状態から前記ＣＲＣを作成する布線論
理回路を備えることを特徴とする。The error control method of the present invention includes a CRC calculation circuit that calculates the presence or absence of an error from data in which a CRC consisting of a plurality of 0° bits is added after a bit string to be calculated.
The method is characterized by comprising a wiring logic circuit that creates the CRC from the state of the arithmetic circuit at the time when all the bit strings to be arithmetic are input.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の誤り制御方式の一実施例を示すブロッ
ク図、第２図は第１図における動作を説明するためのタ
イミングチャート、第３図は第１図における布線論理回
路の入出力論理の真理値を示す図である。FIG. 1 is a block diagram showing an embodiment of the error control method of the present invention, FIG. 2 is a timing chart for explaining the operation in FIG. 1, and FIG. 3 is an input diagram of the wiring logic circuit in FIG. FIG. 3 is a diagram showing truth values of output logic.
第１図において本実施例はＣＲＣ−４（４個の（ｌ（Ｃ
ビット、生成多項式ｘ’ ＋ｘ÷１）の演算回路を示し
、直列に接続した排他的論理和ゲート（以下Ｘ０Ｒ）１
．データフリップフロップ（以下Ｆ／Ｆ）２．ＸＯＲ，
３，Ｆ／Ｆ４，５．６と、布線論理回路（以下ＷＬ）７
と、パラレル人力シリアル出力シフトレジスタ（以下５
ＨＴ）８と、ＣＲＣビット挿入回路（以下ｌＮ５）９と
を備える。In FIG. 1, this embodiment has CRC-4 (4 (l(C)
bit, generating polynomial x' + x÷1), exclusive OR gates (hereinafter referred to as X0R) 1 are connected in series.
．． Data flip-flop (hereinafter referred to as F/F)2. XOR,
3, F/F4, 5.6 and wiring logic circuit (hereinafter referred to as WL) 7
and parallel manual serial output shift register (5 below)
HT) 8 and a CRC bit insertion circuit (hereinafter referred to as IN5) 9.
ＷＬ７はＸ０Ｒ７１，７２，７３，７４で構成され、第
３図に示すように４ビツトの入力値Ｃ１’ 、Ｃ２’
、Ｃ３’ 、Ｃ４’の１６通りの組合わせにより出力値
ＣＩ、Ｃ２，Ｃ３，Ｃ４を５ＨＴ８へＡ、Ｂ、Ｃ，Ｄの
順に出力する布線論理が組まれている。WL7 is composed of X0R71, 72, 73, 74, and receives 4-bit input values C1', C2' as shown in FIG.
, C3', and C4', wiring logic is configured to output the output values CI, C2, C3, and C4 to the 5HT8 in the order of A, B, C, and D.
Ｘ０ＲＩは入力データ（以下ＤＴ）１０とＦ／Ｆ６の出
力Ｃ１’の排他的論理和をとってその結果をＦ／Ｆ２に
入力する。ＸＯＲ３はＦ／Ｆ２の出力Ｃ４’とＦ／Ｆ６
の出力ＣＩ’の排他的論理和をとってその結果をＦ／Ｆ
４に入力する。Ｆ／Ｆ４の出力Ｃ３’はＦ／Ｆ５に入力
され、Ｆ 、／ Ｆ５の出力Ｃ２′はＦ／Ｆ６に入力さ
れる。またＦ／Ｆ６，５，４．２の出力Ｃ１′、Ｃ２’
Ｃ３’ 、Ｃ４’はＷＬ７に入力され、ＷＬ７の出力Ｃ
１，Ｃ２，Ｃ３，Ｃ４のパラレルデータは５ＨＴ８に入
力され、５ＨＴ８でシリアルデータに変換されてｌＮ５
９に入力される。ｌＮ５９は演算後のデータの所定の位
置に５ＨＴ８からのＣＲＣビットを挿入する。X0RI takes the exclusive OR of input data (hereinafter referred to as DT) 10 and output C1' of F/F6, and inputs the result to F/F2. XOR3 is the output C4' of F/F2 and F/F6
Take the exclusive OR of the output CI' and use the result as F/F
Enter 4. The output C3' of F/F4 is input to F/F5, and the output C2' of F/F5 is input to F/F6. Also, the output C1', C2' of F/F6, 5, 4.2
C3' and C4' are input to WL7, and the output C of WL7
The parallel data of 1, C2, C3, and C4 is input to 5HT8, which converts it to serial data and outputs it to lN5.
9 is input. 1N59 inserts the CRC bit from 5HT8 at a predetermined position of the data after the operation.
次に、第２図を併用して本実施例の動作について説明す
る。Next, the operation of this embodiment will be explained with reference to FIG.
Ｆ／Ｆ２，４，５．６には第２図に示すクロックイ３号
（以下ＣＫ）１２．リセット信号（以下Ｒ５）１１が入
力される。ＤＴＩＯの伝送ブロックの最終ビットがＦ／
Ｆ２にＣＫ１２の立ち上がりで取り込まれた時２！ｆ、
”ＦＬに、ＷＬ７で全ＣＲＣヒッｊ・を作成してＳ
Ｆ（Ｔ８にラッチする。このラッチするタイミングは最
終ビットを取り込んだ次のＣＫ、 １２の立ち下がりで
ある。ＣＲＣビットの最五位ビットは第２図に示ずＤ
Ｔ １０のＣＲＣビット位置にＩ ＮＳ９によって挿入
される。次いで後位のＣＲＣビットはｌＮ５９によって
所定の位置に順次挿入され、Ｒ８１１が入力された時点
ＴＲにＦ／Ｆ２，４，５．６はクリアされる。以下同様
に上述の演算を繰り返す。F/Fs 2, 4, and 5.6 are equipped with Clock No. 3 (hereinafter referred to as CK) 12. shown in Fig. 2. A reset signal (hereinafter referred to as R5) 11 is input. The last bit of the DTIO transmission block is F/
2 when captured by F2 at the rising edge of CK12! f,
”Create all CRC data on FL with WL7 and
F (latched into T8. The timing of this latch is the falling edge of CK 12 after the last bit has been taken in. The fifth most significant bit of the CRC bit is not shown in Figure 2 and is shown in D.
Inserted by INS9 in CRC bit position of T10. Next, the subsequent CRC bits are sequentially inserted into predetermined positions by IN59, and F/Fs 2, 4, and 5.6 are cleared at the time TR when R811 is input. The above calculations are repeated in the same manner.
このように本実施例は、ＣＲＣ演算を行う実際のデータ
より長い部分には論理値゛ｏ″が複数ビット付加される
ため、実際のデータより長い部分（付加した論理値”Ｏ
”）の演算結果はあらかじめ計算することができるので
、演算の対象となる伝送ブロック（実際のデータ）の最
終ビットをＣＲＣ演算回路が取り込んだ時点に、ＷＬ７
により全ＣＲＣビットを作成する。In this way, in this embodiment, multiple bits of the logical value "o" are added to the part longer than the actual data on which the CRC operation is performed, so that the part longer than the actual data (the added logical value "O"
”) can be calculated in advance, so the WL7
Create all CRC bits by
以上説明したように本発明は、あらかじめ計算されたＣ
ＲＣ演算の結果を布線論理回路で作成し、演算の対象と
なる伝送ブロック（実際のデータ）の最終ビットをＣＲ
Ｃ演算回路が取り込んだ瞬間にすべてのＣＲＣビットを
作成することにより、ＣＲＣ演算の高速化および唯一系
統のＣＲ，Ｃ回路で演算対象となる伝送ブロックの次の
伝送ブロックの先頭のビットにＣＲＣビットを挿入する
ことが可能になるという効果がある。As explained above, the present invention uses pre-calculated C
The result of the RC operation is created by the wired logic circuit, and the final bit of the transmission block (actual data) that is the target of the operation is CR
By creating all CRC bits the moment the C calculation circuit takes them in, the CRC calculation speed is increased and the CRC bit is added to the first bit of the transmission block next to the transmission block to be calculated in the only system CR, C circuit. This has the effect of making it possible to insert .
第１図は本発明の誤り制御方式の一実施例を示すブロッ
ク図、第２図は第１図における動作を説明するためのタ
イミングチャート、第３図は第１図における布線論理回
路の入出力論理真理値を示す図である。
１．３，７１．〜７４・・・排他的論理和ゲート（ＸＯ
Ｒ）、２，３．〜６・・・データフリップフロップ（Ｆ
／Ｆ）、７・・・布線論理回路（ＷＬ）、８・・・パラ
レル入力シリアル出力シフトレジスタ（ＳＨＴ）、９・
・・ＣＲＣビット挿入回路（ＩＮＳ）、１０・・・入力
データ（ＤＴ）、１１・・・リセット信号（Ｒ３）、１
２・・・クロック信号（ＣＫ）。FIG. 1 is a block diagram showing an embodiment of the error control method of the present invention, FIG. 2 is a timing chart for explaining the operation in FIG. 1, and FIG. 3 is an input diagram of the wiring logic circuit in FIG. FIG. 3 is a diagram showing output logical truth values. 1.3,71. ~74...Exclusive OR gate (XO
R), 2, 3. ~6...Data flip-flop (F
/F), 7... Wiring logic circuit (WL), 8... Parallel input serial output shift register (SHT), 9...
...CRC bit insertion circuit (INS), 10...Input data (DT), 11...Reset signal (R3), 1
2... Clock signal (CK).
Claims (1)
巡回冗長符号が付加されたデータから誤りの有無の演算
を行う巡回冗長符号演算回路において、前記演算対象の
ビット列がすべて入力された時点における前記演算回路
の状態から前記巡回冗長符号を作成する布線論理回路を
備えることを特徴とする誤り制御方式。In a cyclic redundancy code calculation circuit that calculates the presence or absence of an error from data in which a cyclic redundancy code consisting of a plurality of "0" bits is added after a bit string to be calculated, An error control system comprising a wiring logic circuit that creates the cyclic redundant code from the state of an arithmetic circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151789A JPH02211722A (en) | 1989-02-10 | 1989-02-10 | Error control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151789A JPH02211722A (en) | 1989-02-10 | 1989-02-10 | Error control system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02211722A true JPH02211722A (en) | 1990-08-23 |
Family
ID=12333394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151789A Pending JPH02211722A (en) | 1989-02-10 | 1989-02-10 | Error control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02211722A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413097B1 (en) * | 1999-06-21 | 2003-12-31 | 가부시키가이샤 엔.티.티.도코모 | Data transmission method, data transmission system, transmitter and receiver |
-
1989
- 1989-02-10 JP JP3151789A patent/JPH02211722A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100413097B1 (en) * | 1999-06-21 | 2003-12-31 | 가부시키가이샤 엔.티.티.도코모 | Data transmission method, data transmission system, transmitter and receiver |
| US7020209B1 (en) | 1999-06-21 | 2006-03-28 | Ntt Docomo, Inc. | Data transmission method, data transmission system, transmitter and receiver |
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