JPH02206320A - Digital protective relay device - Google Patents

Abstract

PURPOSE:To miniaturize a device and to make it highly precise and highly reliable by performing the filter processing and protective arithmetic processing in software processing. CONSTITUTION:The input signal from a power system is put to sampling hold in the same timing and through a multiplexer it is A/D-converted and stored to a RAM. Next, this RAM data is read and digital filter arithmetic processing is performed. This result is sent to a processing device for protective relay operation as serial data. Based on this numerical value, the processing device for protective relay operation performs relay protecting operation using a setting.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル保護リレーにおけるアナログ入力
回路、入力フィルタ及び保護演算部の構成並びにデータ
転送に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to the configurations and data transfer of an analog input circuit, an input filter, and a protection calculation unit in a digital protection relay.

〔従来の技術〕[Conventional technology]

従来のディジタルリレー装置は、電気学会雑誌１０５巻
１２号及び日立評論Ｖｏｌ、６３Ｎｏ、４に記載のよう
に、アナログ入力信号に重畳した高調波成分はＲＣアク
ティブフィルタにて除去する構成となっており、フィル
タリング後にＡ／Ｄ変換したデータに対して保護リレー
演算を行っている。Conventional digital relay devices are configured to remove harmonic components superimposed on analog input signals using an RC active filter, as described in IEEJ Magazine Vol. 105 No. 12 and Hitachi Review Vol. 63 No. 4. , protection relay calculations are performed on the A/D converted data after filtering.

通常、Ａ／Ｄ変換器は１２ビツトを用い、電気角３０″
ごとのデータに対して変換を行っている。Normally, the A/D converter uses 12 bits and has an electrical angle of 30"
Conversion is performed on each data.

さらに、Ａ／Ｄ変換したデータは、−時的にメモリに記
憶され、保護演算プロセッサが上記メモリからデータを
読み取っていた。Further, the A/D converted data is temporarily stored in a memory, and the protected arithmetic processor reads the data from the memory.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来技術は、入力フィルタをＲＣアクティブフィル
タにて構成しているため、 （１）素子のバラツキ、温度特性及び経年変化による特
性劣化が生じる。In the above-mentioned conventional technology, since the input filter is constituted by an RC active filter, (1) characteristic deterioration occurs due to element variations, temperature characteristics, and aging.

（２）特性変更が容易にできない。(2) Characteristics cannot be easily changed.

（３）ゲイン及び位相などの調整作業が必要でありコス
ト高となる。(3) Adjustment work for gain, phase, etc. is required, resulting in high cost.

などの問題がある。さらに、Ａ／Ｄ変換した後に、変換
したデータを一時的にメモリ（ＲＡＭ）に書込んでいる
ため、 （４）ＲＡＭ及びＲＡＭの制御回路が必要であり、回路
規模が大きくなる。There are problems such as. Furthermore, since the converted data is temporarily written to the memory (RAM) after A/D conversion, (4) a RAM and a control circuit for the RAM are required, which increases the circuit scale.

（５）アナログ入力部及び保護リレー演算部は別々のプ
リント基板に実装するしかなく、小形化ができない。(5) The analog input section and the protection relay calculation section must be mounted on separate printed circuit boards, and miniaturization is not possible.

（６）Ａ／Ｄ変換したデータを一時ＲＡＭに記憶し、演
算部のバスを介して、マイクロプロセッサが取込むので
、データ転送時に、伝送誤りが生じる。(6) Since the A/D converted data is temporarily stored in the RAM and taken in by the microprocessor via the bus of the arithmetic unit, a transmission error occurs during data transfer.

などの問題があった。There were other problems.

本発明の目的は、ＲＣアクティブフィルタで構成してい
た従来の入力フィルタを、ディジタルシグナルプロセッ
サ（ＤＳＰ）を用いてディジタル化し、従来技術の欠点
を克服することにある。An object of the present invention is to digitize the conventional input filter, which is composed of an RC active filter, using a digital signal processor (DSP), thereby overcoming the drawbacks of the prior art.

さらに、従来Ａ／Ｄ変換した後に設けていた、ＲＡＭを
削除し、大幅な小形化、低コストを図ることを目的とし
ている。Furthermore, the purpose is to eliminate the RAM, which was conventionally provided after A/D conversion, and to significantly reduce the size and cost.

本発明の他の目的は、入力フィルタ処理のほかに、保護
リレー演算を行うプロセッサもＤＳＰを用い、高速なシ
リアル及びパラレルのデータ転送を可能とするようにし
ている。従って同一のプリント基板内にフィルタ及び保
護演算用のＤＳＰを実装し、保護リレーシステムのコン
パクト化を図ることにある。Another object of the present invention is to enable high-speed serial and parallel data transfer by using a DSP for a processor that performs protection relay calculations in addition to input filter processing. Therefore, the objective is to mount a filter and a DSP for protection calculation on the same printed circuit board, thereby making the protection relay system more compact.

本発明の他の目的は、データ転送の高信頼度化を図ると
共に付加ハードなしにパリティエラーチェック及びディ
ジタルフィルタの自動監視が可能な構成を提供すること
を目的とする。Another object of the present invention is to provide a configuration that increases the reliability of data transfer and allows parity error checking and automatic monitoring of digital filters without additional hardware.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的を達成するために。 To achieve the above purpose.

（１）従来より高速に入力データをサンプリングしてＡ
／Ｄ変換し、Ａ／Ｄ変換後５にＤＳＰ’、において、デ
ィジタルフィルタリングする。(1) Sampling input data faster than before
After the A/D conversion, digital filtering is performed at the DSP'.

（２）さらに、シリアル信号出力のＡ／Ｄ変換器を適用
し、上記シリアル信号出力を直接、ＤＳＰに入力するよ
うにする。(2) Furthermore, an A/D converter for serial signal output is applied, and the serial signal output is directly input to the DSP.

（３）ディジタルフィルタ出力もシリアル信号に変換し
、保護リレー演算プロセッサに直接入力する。(3) The digital filter output is also converted into a serial signal and input directly to the protection relay calculation processor.

以上により、−時記憶用のＲＡＭを全て削除でき、大幅
な小形化及び低コスト化を図るようにした。As a result of the above, the RAM for storing -time can be completely eliminated, resulting in significant downsizing and cost reduction.

また、上記他の目的を達成するために、フィルタ演算用
プロセッサ及び保護リレー演算用プロセツサ共に、シリ
アル入出力可能なりＳＰを適用し、フィルタリングした
データをシリアルデータに変換して、保護リレー演算用
ＤＳＰに入力するようにした。In addition, in order to achieve the other objectives mentioned above, an SP capable of serial input/output is applied to both the filter calculation processor and the protection relay calculation processor, and the filtered data is converted to serial data, and the DSP for protection relay calculation .

また、上記他の目的を達成するために、フィルタリング
したデータに、パリティエラービット及びステータスビ
ットを付加したデータを転送できるようにした。Furthermore, in order to achieve the other objects mentioned above, it is possible to transfer data in which a parity error bit and a status bit are added to the filtered data.

〔作用〕[Effect]

上記のような構成された保護リレー装置によれば、入力
される電圧、電流などの状態量データはまずＡ／Ｄ変換
され、その後ディジタルシグナルプロセッサによりディ
ジタルフィルタ演算によるフィルタ処理がなされること
になる。このフィルタ処理は予め設定されたフィルタ係
数に基づきサンプリング周期ごとに繰返しなされる。し
たがって、入力点数に応じて時分割によりフィルタ処理
をソフト的に行わせることができ、入力点数の増減、特
性の変更、標準化に対応することが可能である。According to the protective relay device configured as described above, input state quantity data such as voltage and current is first A/D converted, and then filtered by digital filter calculation by a digital signal processor. . This filtering process is repeated every sampling period based on preset filter coefficients. Therefore, filter processing can be performed by software in a time-sharing manner according to the number of input points, and it is possible to cope with an increase/decrease in the number of input points, change of characteristics, and standardization.

しかも、ソフト処理できることから、素子値の変動、劣
化などの要因が全くなく、高精度化、無調整化が達成で
きる。Moreover, since software processing can be performed, there are no factors such as fluctuations or deterioration of element values, and high precision and no adjustment can be achieved.

また、ディジタルシグナルプロセッサにおいてフィルタ
演算を行い、シリアルデータに変換して保護演算プロセ
ッサにデータ転送するので、−時記憶用メモリ及びイン
ターフェース回路が不要になるので構成の小形化が図れ
、しかもデータ転送の信頼性も向上する。In addition, since the digital signal processor performs filter calculations, converts them into serial data, and transfers the data to the protection calculation processor, the memory for time storage and the interface circuit are not required, so the configuration can be made smaller, and the data transfer speed is reduced. Reliability is also improved.

〔実施例〕〔Example〕

以下、本発明の一実施例を図面を用いて説明する。 An embodiment of the present invention will be described below with reference to the drawings.

く第１実施例〉 第１図は、本発明の第１の実施例を示すブロック構成図
である。First Embodiment> FIG. 1 is a block diagram showing a first embodiment of the present invention.

第１図において、１ａはバッファアンプ、１ｂはサンプ
ルホールド回路（Ｓ／Ｈ）、１ｃはマルチプレクサ（Ｍ
ＰＸ）、ｌｄはアナログ／ディジタル変換器（Ａ／Ｄ）
、１　ｅ及び１ｈはディジタル・シグナル・プロセッサ
（ＤＳＰ）、１ｆ及び１１はＤＳＰに接続したローカル
バス、１ｇ及び１ｊは１ｅ及び１ｈに示したＤＳＰ用の
プログラムメモリ（ＲＯＭ）、１　ｋは双方向からのア
クセスが可能がデュアルポートＲＡＭ　（ＲＡＭ）、Ｉ
Ｑはシステムバスである。また１ｍは１ｄに示したＡ／
Ｄと１ｅに示したＤＳＰ間のデータ伝送路、１ｎは１ｅ
及び１ｈに示したＤＳＰ間のデータ伝送路、１ｏはタイ
ミング制御回路である。In Figure 1, 1a is a buffer amplifier, 1b is a sample and hold circuit (S/H), and 1c is a multiplexer (M
PX), ld is analog/digital converter (A/D)
, 1e and 1h are digital signal processors (DSP), 1f and 11 are local buses connected to the DSP, 1g and 1j are program memories (ROM) for the DSP shown in 1e and 1h, 1k is bidirectional Dual-port RAM (RAM), which can be accessed from
Q is the system bus. Also, 1m is A/
Data transmission path between DSP shown in D and 1e, 1n is 1e
1h is a data transmission line between the DSPs, and 1o is a timing control circuit.

次に第１図の中でキーコンポーネントとなる、１ｅ及び
１ｈに示したＤＳＰの構成及び動作の概要を説明する。Next, an overview of the configuration and operation of the DSPs shown at 1e and 1h, which are key components in FIG. 1, will be explained.

第２図はＤＳＰのブロック構成を示す。FIG. 2 shows the block configuration of the DSP.

第２図において、２ａは命令用ＲＯＭ　（データも記憶
可能）、２ｂはデータＲＡＭ、２ｃは浮動小数点データ
の乗算が可能が乗算器、２ｄは浮動及び固定小数点デー
タの加減算が可能な演算回路（ＡＬＵ）、２ｅは汎用レ
ジスタ、２ｆは外部から入力したシリアル入力データを
、パラレルデータに変換する入力シフトレジスタ、２ｇ
は２ｆにて変換した入力データを記憶するシリアル入力
レジスタ、２ｈはシリアルデータに変換して出力するパ
ラレルデータを記憶するシリアル出力レジスタ、２１は
２ｈに記憶したデータをシリアルデータに変換して外部
に出力する出力シフトレジスタ、２ｊはＤＳＰの内部バ
ス、２には外部メモリとのパラレルデータの受けわたし
を行うデータレジスタ、２Ｑはデータ入出力ポート、２
ｍは外部メモリのアドレス指定を行うアドレスレジスタ
、２ｎはアドレスポート、２０は外部からの割込みを制
御する割込み制御回路である。In FIG. 2, 2a is an instruction ROM (which can also store data), 2b is a data RAM, 2c is a multiplier capable of multiplying floating point data, and 2d is an arithmetic circuit capable of adding and subtracting floating and fixed point data. ALU), 2e is a general-purpose register, 2f is an input shift register that converts serial input data input from the outside into parallel data, 2g
is a serial input register that stores the input data converted by 2f, 2h is a serial output register that stores parallel data to be converted to serial data and output, and 21 is a serial output register that stores the data stored in 2h to serial data and outputs it externally. Output shift register for output, 2j is internal bus of DSP, 2 is data register for receiving and receiving parallel data with external memory, 2Q is data input/output port, 2
m is an address register for specifying addresses of external memory, 2n is an address port, and 20 is an interrupt control circuit for controlling external interrupts.

上記したように、ＤＳＰは単一チップに、乗算器、ＡＬ
Ｕ、ＲＯＭ、ＲＡＭ等を内蔵したマイクロプロセッサで
ある。ＤＳＰは、第２図の２ａに示したＲＯＭに記憶し
たプログラムに基づき、浮動及び固定小数点演算を高速
に、しかも、並列的に行うものである。また、２ｆ、２
ｇ、２ｈ及び２ｊに示したシリアル入出力レジスタ及び
シフトレジスタにより、シリアルデータの入出力が可能
である。As mentioned above, the DSP includes a multiplier, an AL
It is a microprocessor with built-in ROM, RAM, etc. The DSP performs floating and fixed point operations at high speed and in parallel based on a program stored in the ROM shown in 2a of FIG. Also, 2f, 2
Serial data can be input and output using the serial input/output registers and shift registers shown in g, 2h, and 2j.

次に、第３図に示すＤＳＰの演算処理フローを用いて第
１図に示した本発明の実施例（保護リレーに適用した場
合）の動作について説明する。各動作のタイミングは１
０に示したタイミング制御部により制御する。Next, the operation of the embodiment of the present invention shown in FIG. 1 (when applied to a protection relay) will be described using the DSP calculation processing flow shown in FIG. The timing of each movement is 1
It is controlled by the timing control section shown in 0.

（１）電力系統からの入力信号ｉｎｌ〜ｉｎｎ　　を１
ａのバッファアンプに入力する。バッファアンプはサン
プリングによる折返し誤差を防止するために、帯域制限
も行う。(1) Input signals inl to inn from the power system to 1
input to the buffer amplifier of a. The buffer amplifier also limits the bandwidth to prevent aliasing errors caused by sampling.

（２）ｌｂのＳ／Ｈで周期Ｔｓごと全チャネル同時刻に
サンプルホールドする。(2) Sample and hold all channels at the same time every cycle Ts using lb S/H.

（３）ｌｃのマルチプレクサにより、複数の入力信号を
多重化する。(3) A plurality of input signals are multiplexed by the lc multiplexer.

（４）ｌｄのＡ／Ｄにおいて、アナログデータをシリア
ルのディジタルデータに変し、１ｅのＤＳＰに割込み信
号（ＩＮＴ）を印加すると共に、上記シリアルデータ及
び入力イネーブル信号もＤＳＰに転送する。(4) The ld A/D converts analog data into serial digital data, applies an interrupt signal (INT) to the 1e DSP, and also transfers the serial data and input enable signal to the DSP.

以下、フィルタ演算を行うＤＳＰの処理を説明する。The processing of the DSP that performs the filter calculation will be described below.

（５）第３図の３ａのブロックでは、割込み許可の状態
で外部からの割込み信号を待つ。(5) Block 3a in FIG. 3 waits for an external interrupt signal with interrupts enabled.

（６）割込み信号が印加されたら３ｂのブロックで第１
図の１ｄに示したＡ／Ｄからシリアルデータを直接入力
する。(6) When the interrupt signal is applied, the first
Serial data is directly input from the A/D shown in 1d of the figure.

（７）３ｃのブロックではシリアル入力データをパラレ
ルデータに変換し、第２図の２ｂに示したＤＳＰのＲＡ
Ｍに記憶する。(7) Block 3c converts the serial input data to parallel data, and converts it to the RA of the DSP shown in 2b in Figure 2.
Store in M.

（８）３ｄのブロックでは、第１図の１ｇのＲＯＭに記
憶したフィルタ係数を２ｂのＤＳＰのＲＡＭに記憶する
。(8) In the block 3d, the filter coefficients stored in the ROM 1g in FIG. 1 are stored in the RAM of the DSP 2b.

（９）３ａのブロックでは、３ｂ及び３ｄのブロックで
取込んだ入力データ及びフィルタ係数を用いて次式に示
すディジタルフィルタ演算を行う。(9) The block 3a performs the digital filter calculation shown in the following equation using the input data and filter coefficients taken in by the blocks 3b and 3d.

Ｙｎ”Ｖｎ　＋　ＡＩ”ＶＩ、−ｔ　＋　Ａ２・Ｗｎ−
ｚ　　　　　　　−（１）Ｗｎ＝ＨＯ−Ｘｎ−Ｂ１・Ｗ
、−ｔ−Ｂ２・Ｖ、−ｚ　　　　　　−（２）（ＨＯ，
ＡＯ，Ａｌ、Ｂ１．Ｂ２　：　フィルタ係数）（１０）
３ｆのブロックでは、フィルタ出力を第２図２ｂに示し
たＤＳＰの内部ＲＡＭに記憶する。Yn"Vn + AI"VI, -t + A2・Wn-
z −(1)Wn=HO−Xn−B1・W
, -t-B2・V, -z -(2)(HO,
AO, Al, B1. B2: Filter coefficient) (10)
In block 3f, the filter output is stored in the internal RAM of the DSP shown in FIG. 2b.

（１１）　３　ｇのブロックでは、Ｍサンプル分のフィ
ルタ演算が終了したかどうか判定する。（ここでＭサン
プル分の周期は、保護リレー演算１周期に相当する。終
了していなければ、再び３ａのブロックの処理を行い１
次のチャネルの割込み信号を待つ。終了したならば、３
ｈのブロックに進む。(11) In block 3g, it is determined whether the filter calculation for M samples has been completed. (Here, the cycle of M samples corresponds to one cycle of protection relay calculation. If it has not finished, block 3a is processed again and 1
Wait for the next channel's interrupt signal. If finished, 3
Proceed to block h.

（１２）３ｈのブロックは、第２図２ｂに示した。ｓｐ
のＲＡＭに記憶したフィルタ出力データを、第２図２ｈ
に示したシリアル出力レジスタに転送する。上記シリア
ル出力レジスタは、フィルタ出力データを第２図２１の
出力シフトレジスタに転送し、シリアルデータに変換す
る。The (12)3h block is shown in FIG. 2b. sp
The filter output data stored in the RAM of FIG.
Transfer to the serial output register shown in . The serial output register transfers the filter output data to the output shift register of FIG. 21 and converts it into serial data.

（１４）３ｉのブロックでは、第２図に示した出力リク
エスト信号線（ＲＥＱ）を介して、第１図の１ｈに示す
保護リレー演算用のＤＳＰに割込み信号（ＩＮＴ）を印
加し、上記フィルタ出力シリアルデータを保護リレー用
のＤＳＰに転送する。(14) In the block 3i, an interrupt signal (INT) is applied to the DSP for protection relay calculation shown in 1h in Fig. 1 via the output request signal line (REQ) shown in Fig. 2, and the above-mentioned filter Transfer the output serial data to the DSP for protection relay.

（１５）　３　ｊのブロックは、全データ（１ｃ、〜ｎ
　ｃｈ）が転送終了かを判定し、終了であれば３ａのブ
ロックへ、終了でなければ３ｈのブロックへそれぞれ進
む。(15) Block 3j contains all data (1c, ~n
ch) determines whether the transfer has ended, and if the transfer has ended, proceed to block 3a, and if not, proceed to block 3h.

以上の動作をＡ／Ｄ変換タイミング周期ごと繰返す。The above operation is repeated every A/D conversion timing period.

次に、第１図１ｈの保護リレー演算用ＤＳＰの処理につ
いて説明する。上記１ｈのＤＳＰは、ＤＳＰ内部の命令
用ＲＯＭ及び１ｊのＲＯＭに記憶しておいたプログラム
により動作するものであり、以下に示す。Next, the processing of the DSP for calculating the protection relay shown in FIG. 1h will be explained. The above-mentioned DSP 1h is operated by a program stored in the instruction ROM inside the DSP and the ROM 1j, and will be described below.

（１６）第３図３にのブロックでは、３１のブロックか
らの割込み信号（フィルタ演算用ＤＳＰの外部出力リク
エスト信号）を待つ。(16) 3 The block shown in FIG. 3 waits for an interrupt signal (external output request signal of the filter calculation DSP) from block 31.

（１７）フィルタ演算用ＤＳＰからの割込み後、３Ｑの
ブロックでは、上記フィルタ演算用ＤＳＰからのシリア
ルデータを入力する。(17) After the interrupt from the filter calculation DSP, serial data from the filter calculation DSP is input to the 3Q block.

（１８）　３　ｍのブロックでは、シリアルデータをパ
ラレルデータに変換する。(18) In the 3 m block, serial data is converted to parallel data.

（１９）　３　ｎのブロックでは、全チャネル（１ｃ、
〜ｎ　ｃｈ）のデータが転送終了かを判定し、終了でな
ければ３Ｑのブロックへ進み、次のチャネルのデータを
入力する。終了であれば、３０のブロックに進む。(19) In a block of 3 n, all channels (1c,
It is determined whether the data of channels (~n ch) have been transferred, and if not, the process proceeds to the 3Q block and inputs the data of the next channel. If finished, proceed to block 30.

（２０）　３０のブロックでは、保護リレー演算に必要
な整定値を入力する。この整定値は、第１図のＩＱに示
したシステムバスを介して、１にのＲＡＭに入力される
。従って、３０のブロックでは、第１図１にのＲＡＭか
ら上記整定値を入力する。(20) In block 30, the setting value required for the protection relay calculation is input. This set value is input to the RAM 1 via the system bus shown at IQ in FIG. Therefore, in block 30, the above-mentioned setting value is inputted from the RAM shown in FIG.

（２１）　３　Ｐのブロックでは、３Ｑのブロックにて
入力した入力データ及び３０のブロックにて入力した整
定値を用いて、以下に示すような保護リレー演算を行う
。(21) In the 3P block, the following protection relay calculation is performed using the input data input in the 3Q block and the setting value input in the 30 block.

Σ（ニーＺ−Ｖ）−１，２〉ゆ　　　、（３）ｎ”１ （２２）　３　ｇのブロックでは、３Ｐにて演算した結
果（（３）式のＫとの比較結果）を第１図１にのＲＡＭ
に出力する。Σ(knee Z-V)-1,2〉Y, (3)n''1 (22) In the block of 3g, the result calculated in 3P (result of comparison with K in equation (3)) is RAM in Figure 1
Output to.

以上の動作を繰返す。Repeat the above operation.

第４図は第１図に示した構成の動作のタイミング例を示
すものである。FIG. 4 shows an example of the timing of the operation of the configuration shown in FIG.

まず、第４図（、）に示すように周期Ｔｓごと、サンプ
ルボールドする。次に、上記Ｓ　／　Ｈ指令信号に同期
して、周期Ｔ＾／ＤごとＡ／Ｄ変換器を動作させる。Ａ
／Ｄ変換終了後、（ｃ）に示すようにディジタルフィル
タ演算用ＤＳＰに対し１割込み信号を印加する。First, as shown in FIG. 4(,), samples are bolded every period Ts. Next, the A/D converter is operated every cycle T^/D in synchronization with the S/H command signal. A
After the /D conversion is completed, one interrupt signal is applied to the digital filter calculation DSP as shown in (c).

上記フィルタ演算用ＤＳＰは（ｄ）に示すように、１）
データ入力、２）データ変換（シリアル−パラレル）、
３）フィルタ演算、４）判定（Ｍサンプル終了？）の各
処理を１チヤネルのＡ／Ｄ変換周期Ｔ＾／Ｄ内に行う。The above DSP for filter calculation is as shown in (d), 1)
data input, 2) data conversion (serial-parallel),
Each process of 3) filter calculation and 4) determination (M samples completed?) is performed within one channel A/D conversion period T^/D.

また、Ｍサンプル終了したならば、ｌｃｈ”ｎｃｈのフ
ィルタ出力データをシリアルデータに変換し、順次、保
護リレー演算用のＤＳＰにデータ転送する。保護リレー
演算用ＤＳＰはデータ入力後、保護演算を行う。Also, when M samples are completed, the filter output data of lch"nch is converted to serial data, and the data is sequentially transferred to the DSP for protection relay calculation. The DSP for protection relay calculation performs protection calculation after inputting the data. .

第５図は、第４図に示したタイミング例をさらにタイム
スケールを縮めた図である。第５図から明らかなように
、Ｓ／Ｈは周期Ｔｓごと全チャネルを同時刻にサンプリ
ングする。フィルタ演算用ＤＳＰは、上記Ｓ／Ｈ指令に
同期して、周期Ｔ＾／Ｄごと演算を行う。また、保護リ
レー演算用のＤＳＰは、サンプリング周期のＮ倍（本実
施例では１０倍）の周期ごとフィルタリングしたデータ
を入力し、保護演算を行う。FIG. 5 is a diagram in which the time scale of the timing example shown in FIG. 4 is further reduced. As is clear from FIG. 5, the S/H samples all channels at the same time every period Ts. The filter calculation DSP performs calculations every cycle T^/D in synchronization with the S/H command. Further, the DSP for protection relay calculation receives filtered data every N times the sampling period (10 times in this embodiment) and performs protection calculation.

第６図は、第１図１８に示したディジタルフィルタ演算
用ＤＳＰのシリアル信号入力時の動作を詳細に説明する
タイミング図である。FIG. 6 is a timing diagram illustrating in detail the operation of the digital filter calculation DSP shown in FIG. 18 when a serial signal is input.

第６図において、Ａ／Ｄ変換器は（ａ）のＡ／Ｄ変換器
スタート指令後、（ｂ）のＡ／Ｄ変換器の内部クロック
により、（Ｃ）のＡ／Ｄステータス信号を出力し、（ｄ
）のＡ／Ｄ変換シリアルデータ（Ｂｒ　ｔ　１〜Ｂ＋ｔ
ｌｂ）を順次出力する。In Figure 6, after the A/D converter start command (a), the A/D converter outputs the A/D status signal (C) using the internal clock of the A/D converter (b). , (d
) A/D conversion serial data (Br t 1 to B+t
lb) are output sequentially.

次に、（ａ）に示したＡ／Ｄ変換指令信号に同期して、
（ｅ）のＤＳＰ割込み信号及び（ｆ）シリアル人力イネ
ーブル信号をＤＳＰに対して印加する。ＤＳＰは、（ａ
）のＡ／Ｄ変換したシリアルデータを（ｂ）に示したＡ
／Ｄ内部クロックに同期して入力する。Next, in synchronization with the A/D conversion command signal shown in (a),
Apply the (e) DSP interrupt signal and (f) serial manual enable signal to the DSP. DSP is (a
) A/D converted serial data is shown in (b).
/D Input in synchronization with the internal clock.

その後、シリアル入力データをパラレルデータに変換し
、（ｈ）のシリアル入力レジスタに入力する。Thereafter, the serial input data is converted to parallel data and input to the serial input register (h).

以上のようにして、Ａ／Ｄ変換器からのシリアルデータ
をＤＳＰ内に取込むことができる。In the manner described above, serial data from the A/D converter can be taken into the DSP.

第７図は、第１図Ｉｓに示したディジタルフィルタ演算
用ＤＳＰのシリアルデータ出力時の動作を詳細に説明す
るタイミング図である。FIG. 7 is a timing diagram illustrating in detail the operation of the digital filter operation DSP shown in FIG. 1Is when outputting serial data.

第７図において、（ａ）はＤＳＰ内部のシリアル出力ク
ロックである。（ｂ）はシリアル出力レジスタの内容を
示す。In FIG. 7, (a) is a serial output clock inside the DSP. (b) shows the contents of the serial output register.

まず、ディジタルフィルタ演算用ＤＳＰが外部デバイス
（保護リレー演算用ＤＳＰ）に対しくｃ）に示すシリア
ル出力リクエスト信号を出力する。First, the digital filter calculation DSP outputs the serial output request signal shown in c) to the external device (protection relay calculation DSP).

その後、（ｄ）に示すシリアル出力イネーブル信号によ
り、（ｅ）に示すシリアル出力データ（Ｂｓｔｌ〜Ｂｉ
ｔ１６）を順次１ｃｈ−ｎｃｈ分を出力する。Thereafter, the serial output enable signal shown in (d) causes the serial output data (Bstl to Bi
t16) is sequentially output for 1ch-nch.

以上のようにして、ディジタルフィルタ演算用ＤＳＰに
て演算したディジタルフィルタリングデータを、保護リ
レー演算用ＤＳＰにシリアルにデータ転送する。As described above, the digital filtering data calculated by the digital filter calculation DSP is serially transferred to the protection relay calculation DSP.

第１図１ｈに示した保護演算用ＤＳＰは、上記したディ
ジタルフィルタ演算用ＤＳＰのシリアル出力クロックに
同期して、フィルタリングした入力データを取込むよう
にする。The protection calculation DSP shown in FIG. 1h is configured to take in filtered input data in synchronization with the serial output clock of the digital filter calculation DSP described above.

次に、第１図の１８に示したＤＳＰにて行うディジタル
フィルタ演算について説明する。Next, the digital filter calculation performed by the DSP shown at 18 in FIG. 1 will be explained.

ディジタルフィルタの構成としては、フィードバックル
ープを有するＩＩＲ形（再帰形フィルタ）及びフィード
バックループをもたないＦＩＲ形（非再帰形フィルタ）
に大別することができ、共にＤＳＰにて演算することが
できる。The configuration of digital filters is IIR type (recursive filter) with feedback loop and FIR type (non-recursive filter) without feedback loop.
They can be roughly divided into two, and both can be calculated by a DSP.

第８図は、ディジタルフィルタの一例として、２次のＩ
ＩＲ形フィルタ（パイクワッド形フィルタ）の構成図を
示す。第８図において、８ａはフィルタのゲインを決定
する（２）式に示した係数Ｈを入力データｘｎに乗する
乗算部、８ｂ及び８Ｃはフィルタの極を決定する（２）
式に示した係数８１及びＢ２を乗する乗算部、８ｅ及び
８ｆはフィルタの零点を決定する（１）式に示した係数
Ａ１及びＡ２を乗する乗算部、８ｆは（２）式に示した
Ｗｎを１サンプル遅らせるデイレイ部、８ｇは８ｆの演
算データを１サンプル遅らせるデイレイ部である。FIG. 8 shows a second-order I as an example of a digital filter.
A configuration diagram of an IR type filter (piquad type filter) is shown. In FIG. 8, 8a is a multiplier that multiplies the input data xn by the coefficient H shown in equation (2) that determines the gain of the filter, and 8b and 8C determine the poles of the filter (2).
A multiplier that multiplies the coefficients 81 and B2 shown in the formula, 8e and 8f determine the zero point of the filter, a multiplier that multiplies the coefficients A1 and A2 shown in the formula (1), and 8f as shown in the formula (2). A delay section 8g delays Wn by one sample, and a delay section 8g delays the calculation data of 8f by one sample.

ディジタルフィルタの特徴は、上記したフィルタ係数Ａ
ｌ、Ａ２．Ｂｌ及びＢ２を変更することで、ディジタル
フィルタのタイプ（ローパス、バンドパスバイパス、ノ
ツチ、オールバス）を任意に変更することができ、さら
に、フィルタの特性も任意に変更できることである。The feature of the digital filter is the above-mentioned filter coefficient A.
l, A2. By changing B1 and B2, the type of digital filter (low-pass, band-pass bypass, notch, all-bus) can be arbitrarily changed, and furthermore, the characteristics of the filter can also be changed arbitrarily.

第９図は、ディジタルフィルタの一例として、ローパス
ノツチフィルタのゲイン−周波数特性例を示す。以下に
、伝達関数を示す。FIG. 9 shows an example of gain-frequency characteristics of a low-pass notch filter as an example of a digital filter. The transfer function is shown below.

第１０図は、第１図１ｈに示したＤＳＰにて行う保護リ
レーの特性例（位相特性）を示す。この保護リレーの特
性は、（３）式に示した演算式に基づくものである。FIG. 10 shows an example of the characteristics (phase characteristics) of the protection relay performed by the DSP shown in FIG. 1h. The characteristics of this protection relay are based on the arithmetic expression shown in equation (3).

以上、述べた第１実施例によれば、Ａ／Ｄ変換器、ディ
ジタルフィルタ演算用ＤＳＰ及び保護リレー演算用ＤＳ
Ｐ間に一時記憶用のメモリが不要であるため１回路の大
幅な小形化が可能である。According to the first embodiment described above, the A/D converter, the DSP for digital filter calculation, and the DS for protection relay calculation
Since there is no need for a memory for temporary storage between P, it is possible to significantly reduce the size of one circuit.

従って、同一のプリント基板内にディジタルフィルタを
含むアナログ入力部及び保護リレー演算部の機能を実装
でき、その小形化のメリットは非常に大きい。すなわち
、安価な保護リレー装置に好適な構成である。Therefore, the functions of an analog input section including a digital filter and a protection relay calculation section can be implemented in the same printed circuit board, and the merit of miniaturization is very large. That is, this is a configuration suitable for an inexpensive protective relay device.

さらに、フィルタ演算データを保護リレー演算プロセッ
サに転送する際、システムバスを介さないので、システ
ムバスインタフェース回路が不要である。Furthermore, since the system bus is not used when filter calculation data is transferred to the protection relay calculation processor, a system bus interface circuit is not required.

また、プリント基板上の配線数を大幅に低減させること
ができるため、高密度に実装可能である。Furthermore, since the number of wires on the printed circuit board can be significantly reduced, high-density mounting is possible.

〈第２実施例〉 次に、本発明の第２実施例について説明する。<Second example> Next, a second embodiment of the present invention will be described.

第１１図は、第２実施例のブロック構成である。FIG. 11 shows a block configuration of the second embodiment.

第１１図において、ｌａ、ｌｂ、ｌｃ、ｌｅ。In FIG. 11, la, lb, lc, le.

ｉｆ、Ｉｇ、ｌｈ、ｌｉ、ｌｊ、ｌｋ、１ρ及び１ｎの
各ブロックは、第１図において示したブロックと全く同
一である。従って第２実施例の構成は第１実施例と比較
し、ｌｌａに示すＡ／Ｄ変換器、ｌｌｂに示すＲＡＭ及
びｌｌｃに示すタイミング制御回路が異なる。The blocks if, Ig, lh, li, lj, lk, 1ρ and 1n are exactly the same as the blocks shown in FIG. Therefore, the configuration of the second embodiment is different from that of the first embodiment in the A/D converter indicated by lla, the RAM indicated by llb, and the timing control circuit indicated by llc.

第１１図１１ａのＡ／Ｄ変換器はパラレル出力形であり
、Ａ／Ｄ変換した入力データをｌｌｂに示すＲＡＭに記
憶する。第１１図の１ｅにて示すＤＳＰは、パラレル入
力データを取込み、フィルタ演算処理後、シリアルデー
タに変換し、１ｎにて示したデータ伝送路を介して、第
１１図１ｈに示す保護リレー演算用ＤＳＰにデータ転送
するものである。The A/D converter in FIG. 11a is of a parallel output type, and stores the A/D converted input data in the RAM shown at llb. The DSP shown at 1e in FIG. 11 takes in parallel input data, performs filter calculation processing, converts it into serial data, and sends it to the protection relay calculation shown at 1h in FIG. 11 via the data transmission line shown at 1n. This is used to transfer data to the DSP.

次に、第１１図のブロック図及び第１２図に示すタイミ
ング例を用いて、第２実施例の動作について説明する。Next, the operation of the second embodiment will be described using the block diagram of FIG. 11 and the timing example shown in FIG. 12.

（１）第１１図１８のバッファアンプにｉ。１〜ｉｎｎ
の入力信号を印加する。(1) i to the buffer amplifier of FIG. 11 and 18. 1～inn
Apply an input signal of

（２）第１２図（ａ）に示した周期Ｔ５のＳ／Ｈ指令信
号によりｉ。１〜ｉｎｎの入力信号を全チャネル同時刻
に第１１１ｂのＳ／Ｈ回路でサンプルホールドする。(2) i by the S/H command signal of period T5 shown in FIG. 12(a). The input signals of 1 to inn are sampled and held at the 111b S/H circuit at the same time for all channels.

（３）第１１図１０のＭＰＸにより、複数入力を多重化
し、１１ａのＡ／Ｄ変換器に出力する。(3) Multiple inputs are multiplexed by the MPX shown in FIG. 11 and output to the A/D converter 11a.

（４）第１１図１１ａのＡ／Ｄ変換器、第１２図（ｂ）
に示すＡ／Ｄ指令によりＡ／Ｄ変換しパラレルデータを
出力する。(4) A/D converter in Fig. 11 11a, Fig. 12(b)
A/D conversion is performed according to the A/D command shown in , and parallel data is output.

（５）第１２図（ｃ）のＷｐ　　（ＲＡＭライト信号）
指令により、第１１図１１ｂのメモリ（ＲＡＭ）に１゜
ｈ”ｎｃｈのＡ／Ｄ変換したデータを記憶する。(5) Wp in Figure 12(c) (RAM write signal)
In response to the command, 1°h''nch of A/D converted data is stored in the memory (RAM) shown in FIG. 11b.

（６）第１１図１ｅのＤＳＰは、第１２図（ｄ）に示す
ＤＳＰ割込み信号により、第１２図（ｅ）に示すように
第１１図１１ｂのＲＡＭに記憶したｌｃｈ”ｎｃｈのデ
ータを入力する。(6) The DSP in FIG. 11 1e inputs the lch"nch data stored in the RAM in FIG. 11 11b as shown in FIG. 12(e) by the DSP interrupt signal shown in FIG. 12(d). do.

全チャネル分を入力後、第１１図１ｇのＲＯＭからフィ
ルタ係数を入力する。After inputting all channels, filter coefficients are inputted from the ROM shown in FIG. 11g.

（７）上記１ｃｈ”ｎｃｈの入力データ及びフィルタ係
数を用いて（１）及び（２）式に示すディジタルフィル
タ演算を行う。(7) Perform digital filter calculations shown in equations (1) and (2) using the input data and filter coefficients of the above 1ch''nch.

（８）フィルタ演算終了後１Ｍサンプル分、処理したか
どうかを判定する。(8) After the filter calculation is completed, determine whether 1M samples have been processed.

（９）Ｍサンプル分終了後、第１１図１ｅのＤＳＰはＤ
ＳＰ内に記憶したフィルタ演算データ（パラレル）をシ
リアルデータに変換し、第１１図１ｈに示す保護演算用
ＤＳＰに転送する。(9) After completing M samples, the DSP in Figure 11 1e is D
The filter calculation data (parallel) stored in the SP is converted into serial data and transferred to the protection calculation DSP shown in FIG. 11h.

（１０）第１１図１ｈのＤＳＰは、第１図１　ｈ　（７
）ＤＳＰと同様、シリアルデータを入力後、ＤＳＰ内部
でパラレルに変換し、（３）式に示すような保護リレー
演算を行う。(10) The DSP in FIG. 11 1h (7
) Similar to a DSP, after serial data is input, it is converted into parallel data inside the DSP and a protection relay calculation as shown in equation (3) is performed.

以上より、第２実施例によれば、第１実施例同様、フィ
ルタ演算用ＤＳＰと保護リレー演算用ＤＳＰ間に一時記
憶するためのメモリが不要であるため、回路の小型化が
可能である。As described above, according to the second embodiment, similar to the first embodiment, there is no need for a memory for temporary storage between the filter calculation DSP and the protection relay calculation DSP, so the circuit can be miniaturized.

さらに、フィルタ演算用ＤＳＰ及び保護リレー演算用Ｄ
ＳＰ共に同一のＤＳＰを適用し、同一クロックで動作さ
せれば容易に同期化したシリアルデータ転送が可能であ
る。従って、データ転送の信頼性も向上できることは明
らかなことである。Furthermore, DSP for filter calculation and DSP for protection relay calculation
By applying the same DSP to both SPs and operating them with the same clock, synchronized serial data transfer is easily possible. Therefore, it is clear that the reliability of data transfer can also be improved.

〈第３実施例〉 第１３図は、第３実施例のブロック図である。<Third example> FIG. 13 is a block diagram of the third embodiment.

第３実施は、第１実施例の変形例である。The third embodiment is a modification of the first embodiment.

第１３図において、ｌａ、ｌｂ、ｌｃ、ｌｄ。In FIG. 13, la, lb, lc, ld.

ｌｅ、ｉｆ、Ｉｇ、ｌｈ、ｌｉ、ｌｊ、ｌｈ及びＩＱは
第１図と同じである。le, if, Ig, lh, li, lj, lh and IQ are the same as in FIG.

１３ａは、１ｂのＳ／Ｈ回路、１ｃのＭＰＸ。13a is the S/H circuit of 1b and the MPX of 1c.

１ｄのＡ／Ｄ変換器及び１ｅのＤＳＰを制御するタイミ
ング制御回路である。１３ｂは、１ｈのＤＳＰ及び１３
ｃのマルチプレクサＭＰＸを制御するタイミング制御回
路である。This is a timing control circuit that controls the A/D converter 1d and the DSP 1e. 13b is the DSP of 1h and 13
This is a timing control circuit that controls the multiplexer MPX of c.

第３実施例のポイントは、１３ｄ、１３ｅ及び１３ｆに
示すように１３ｃは、シリアルデータ信号専用線である
１３ｇ及び１３ｈを切換える動作を行う。１８〜１ｇ、
すなわちディジタルフィルタ演算を行うためのブロック
と１ｈ〜１ｋまでの保護リレー演算のブロックを分割し
た点である。The key point of the third embodiment is that, as shown in 13d, 13e, and 13f, 13c performs an operation of switching between 13g and 13h, which are dedicated lines for serial data signals. 18-1g,
That is, the block for performing digital filter calculations and the block for protection relay calculations from 1h to 1k are divided.

（１３ｄと１３ｅは同一構成である。）１３ｄ。(13d and 13e have the same configuration.) 13d.

１３ｅ及び１３ｆとのデータ転送は、１３ｇ及び１３ｈ
にて示す、シリアル信号専用線を介して行う。各回路の
動作及びデータの転送手段は、第１実施例と同様である
のでここでは説明を省略する。Data transfer with 13e and 13f is done with 13g and 13h.
This is done via the dedicated serial signal line shown in . The operation of each circuit and the data transfer means are the same as those in the first embodiment, so a description thereof will be omitted here.

第３実施例によれば、入力チャネル数が多くなった場合
、ディジタルフィルタリングする基板の増加のみにより
対応できる。従って、入力数が多い、母線保護リレー装
置に好適である。さらに、１ｈに示したＤＳＰの替わり
に、汎用のＣＰＵを設け、ＣＰＵの前段でシリアル−パ
ラレル変換し、変換後ＣＰＵに取込み従来と同様の保護
演算を行うことも可能である。According to the third embodiment, when the number of input channels increases, it can be handled simply by increasing the number of boards for digital filtering. Therefore, it is suitable for a busbar protection relay device with a large number of inputs. Furthermore, it is also possible to provide a general-purpose CPU in place of the DSP shown in 1h, perform serial-to-parallel conversion at the stage before the CPU, and import the data into the CPU after conversion to perform protection calculations similar to conventional ones.

〈ワンステップ先行発明実施例〉 第１４図は、ワンステップ先行発明の詳細な説明するた
めのタイミング例である。<Embodiment of One-Step Prior Invention> FIG. 14 is a timing example for explaining the one-step prior invention in detail.

ワンステップ先行発明は第１図と全く同じブロック構成
である。The one-step prior invention has exactly the same block configuration as that in FIG.

本発明のポイントは、ディジタルフィルタリングしたデ
ータのみならず、パリティピット及びＤＳＰ内部のステ
ータス信号もシリアルデータ転送することである。The key point of the present invention is to serially transfer not only digitally filtered data but also parity pits and status signals inside the DSP.

第１４図において、（ａ）は第１図１０のデイジタルフ
ィルタ演算用ＤＳＰのシリアル出力クロック、（ｂ）は
ＤＳＰのシリアル出力レジスタの内容、（ｃ）はＤＳＰ
のシリアル出力リクエスト信号、（ｄ）はＤＳＰのシリ
アル出力イネーブル信号、（ｅ）はＤＳＰのシリアル出
力データである。In FIG. 14, (a) is the serial output clock of the DSP for digital filter operation in FIG.
(d) is the serial output enable signal of the DSP, and (e) is the serial output data of the DSP.

本発明では、（ｅ）に示すように第１図１ｅにて示した
ＤＳＰ内で、パリティピット及びステータスビットを付
加し、シリアルデータに編集して、１チヤネルのデータ
として転送を行う。すなわち、各チャネルごと、上記パ
リティ及びステータスビットが割りつけられるものであ
る。In the present invention, as shown in (e), parity pits and status bits are added in the DSP shown in FIG. 1e, edited into serial data, and transferred as one-channel data. That is, the parity and status bits are assigned to each channel.

本発明によれば、専用ハード付加なしにパリティピット
を付加できるため高信頼なデータ転送が可能である。According to the present invention, highly reliable data transfer is possible because parity pits can be added without adding dedicated hardware.

さらに、ＤＳＰのステータス信号を各チャネルごと転送
できるため、この信号を用いた自動監視が可能である。Furthermore, since the DSP status signal can be transferred for each channel, automatic monitoring using this signal is possible.

従って、高信頼度な保護リレーシステムが構成できる。Therefore, a highly reliable protection relay system can be constructed.

第１５図は、本発明のワンステップ発明（２）のブロッ
ク構成である。第１５図において、各要素回路は第１図
に示した回路と同じである。但し、本発明では、１ｅ及
び１ｈのＤＳＰを１５ａに示すように同一チップの複合
ＤＳＰとしている。FIG. 15 shows a block configuration of the one-step invention (2) of the present invention. In FIG. 15, each element circuit is the same as the circuit shown in FIG. However, in the present invention, the DSPs 1e and 1h are composite DSPs on the same chip as shown in 15a.

本発明によれば、さらに大幅な小形化及び高信頼度化が
可能である。According to the present invention, further miniaturization and higher reliability are possible.

〔発明の効果〕〔Effect of the invention〕

本発明は、以上説明したように構成されているので以下
に記載されるような効果がある。Since the present invention is configured as described above, it has the following effects.

（１）シリアル出力が可能なＡ／Ｄ変換器、シリアル入
出力が可能なりＳＰを適用したことにより、Ａ／Ｄ変換
データを一時記憶するメモリ及びフィルタ演算後のデー
タを一時記憶するメモリが不要であるため、保護リレー
装置の大幅な小形化が図れる。(1) A/D converter capable of serial output and serial input/output possible By applying SP, there is no need for memory to temporarily store A/D converted data or memory to temporarily store data after filter calculation. Therefore, the protective relay device can be significantly downsized.

（２）フィルタ演算手段及び保護演算手段を同一基板に
構成でき、システムバスを介さずにデータ転送が可能で
あるため、バスインターフェース回路が不要であり、小
形化、高信頼度化が図れる。(2) Since the filter calculation means and the protection calculation means can be configured on the same board, and data transfer is possible without going through the system bus, a bus interface circuit is not necessary, and miniaturization and high reliability can be achieved.

（３）Ａ／Ｄ変換手段及びフィルタ演算手段を保護演算
手段を分割させ、フィルタ演算データをシリアル転送す
ることにより、電力系統の状態量データ数に応じて上記
Ａ／Ｄ変換手段及びフィルタ演算手段を容易に拡張でき
る。(3) By dividing the A/D conversion means and the filter calculation means into the protection calculation means and serially transmitting the filter calculation data, the A/D conversion means and the filter calculation means can be adjusted according to the number of state quantity data of the power system. can be easily expanded.

（４）フィルタ演算手段及び保護演算手段のＤＳＰに、
データ誤りチェック及び演算状態チェック機能を組み込
むことにより、専用ハード付加なしに、データ誤りチェ
ック及び演算状態の監視が容易に行え、高信頼度な保護
リレー装置が構成できる。(4) In the DSP of the filter calculation means and protection calculation means,
By incorporating data error checking and calculation status checking functions, data error checking and calculation status monitoring can be easily performed without adding dedicated hardware, and a highly reliable protection relay device can be constructed.

（５）フィルタ演算手段及び保護演算手段のＤＳＰを同
一チップに実装し、複合ＤＳＰとすることにより、さら
に大幅な小形化及び高信頼度化が図れる。(5) By mounting the DSP of the filter calculation means and the protection calculation means on the same chip to form a composite DSP, further miniaturization and higher reliability can be achieved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１実施例のブロック構成図、第２図
は第１図実施例のＤＳＰの内部ブロック構成図、第３図
は第１図実施例の処理手順図、第４図、第５図は処理タ
イミング図、第６図はシリアル入力タイミング図、第７
図はシリアル出力タイミング図、第８図はディジタルフ
ィルタの演算処理ブロック図、第９図はディジタルフィ
ルタの特性図、第１０図は保護リレーの位相特性図、第
１１図は本発明の第２実施例のブロック構成図。 第１２図は本発明の第２実施例の処理タイミング図、第
１３図は本発明の第３実施例のブロック構成図、第１４
図はワンステップ先行発明（１）の動作を示す処理タイ
ミング図、第１５図はワンステップ先行発明（２）のブ
ロック構成図である。 １ａ・・・バッファアンプ、１ｂ・・・サンプルホール
ド回路、１ｃ・・・マルチプレクサ、１ｄ・・・アナロ
グ／ディジタル変換器、ｌｅ、ｌｈ・・・ディジタル・
シグナル・プロセッサ、Ｉｆ、ｌｉ・・・ローカルバス
。 Ｉｇ＋　ＩＪ・・・プログラムメモリ、１ｋ・・・デュ
アルポートＲＡＭ、１ｅ・・・システム、１ｍ、ｉｎ・
・・データ伝送路、　１０・・・タイミング制御回路。 第 図 第３ 図 （ｃＬ）フイルタシ集算 （ｂ）１ルー璋簿 第２図 ＤＯ〜Ｄ７Ｌ ＡＯ／−１−／１７１ ７ＮＩＵ−１＋１ＮＩ７を 第４図 ＤＳＰ”ＰＩ込か 第５図 第 ７図 にｈテープ ２ＣＩＩデｔツ 第６図 第８図 第９図 周″／皮数、 第１０図 × 第１２図 第１１図 第 図 東 図 第 １４図FIG. 1 is a block diagram of the first embodiment of the present invention, FIG. 2 is an internal block diagram of the DSP in the embodiment of FIG. 1, FIG. 3 is a processing procedure diagram of the embodiment of FIG. 1, and FIG. , Figure 5 is a processing timing diagram, Figure 6 is a serial input timing diagram, Figure 7 is a timing diagram of serial input.
The figure is a serial output timing diagram, Figure 8 is a calculation processing block diagram of a digital filter, Figure 9 is a characteristic diagram of a digital filter, Figure 10 is a phase characteristic diagram of a protective relay, and Figure 11 is a second embodiment of the present invention. Example block configuration diagram. FIG. 12 is a processing timing diagram of the second embodiment of the present invention, FIG. 13 is a block diagram of the third embodiment of the present invention, and FIG.
The figure is a processing timing diagram showing the operation of the one-step prior invention (1), and FIG. 15 is a block diagram of the one-step prior invention (2). 1a... Buffer amplifier, 1b... Sample hold circuit, 1c... Multiplexer, 1d... Analog/digital converter, le, lh... Digital
Signal processor, If, li...Local bus. Ig+ IJ...Program memory, 1k...Dual port RAM, 1e...System, 1m, in.
...Data transmission line, 10...Timing control circuit. Figure 3 Figure (cL) Filter collection (b) 1 Lou Book Figure 2 DO~D7L AO/-1-/171 7NIU-1+1NI7 in Figure 4 DSP"PI included or Figure 5 Figure 7 h Tape 2CII data Fig. 6 Fig. 8 Fig. 9 Circumference/Number of skins Fig. 10 × Fig. 12 Fig. 11 Fig. East Fig. 14

Claims (1)

【特許請求の範囲】 １、電力系統の状態量データを取込み該データにディジ
タル演算処理を施し、電力系統に発生した事故を検出す
るディジタル保護リレー装置において、 該状態量データをディジタルデータに変換するＡ／Ｄ変
換手段、このＡ／Ｄ変換された状態量データをフィルタ
演算処理し、シリアルデータに変換して該データを送出
するフィルタ演算手段及び該データをシリアルデータと
して入力し保護リレー演算を施す保護演算手段とを備え
、前記フィルタ演算手段及び保護演算手段がディジタル
シグナルプロセッサを用いて構成したことを特徴とした
ディジタル保護リレー装置。 ２、前記Ａ／Ｄ変換手段と前記フィルタ演算手段及び前
記保護リレー演算手段をカスケード接続し１ユニット化
構成としたことを特徴としたディジタル保護リレー装置
。 ３、前記保護演算手段と前記Ａ／Ｄ変換手段及び前記フ
ィルタ演算手段を分割し、前記Ａ／Ｄ変換手段及び前記
フィルタ演算手段の出力信号を、シリアルに伝送するシ
リアル伝送路を設けたことを特徴としたディジタル保護
リレー装置。 ４、特許請求範囲第３項において、電力系統の状態量デ
ータ数に応じて、前記Ａ／Ｄ変換手段及び前記フィルタ
演算手段を拡張できるようにしたことを特徴としたディ
ジタル保護リレー装置。 ５、特許請求範囲第１項において、ディジタルデータに
変換するＡ／Ｄ変換手段をシリアル出力のＡ／Ｄ変換手
段にて構成し、該Ａ／Ｄ変換したシリアルデータを前記
フィルタ演算手段に入力するようにしたことを特徴とし
たディジタル保護リレー装置。 ６、前記フィルタ演算手段及び前記保護演算手段のデー
タ伝送誤りチェック及び演算状態チェック手段を、該フ
ィルタ演算手段及び該保護演算手段の前記ディジタルシ
グナルプロセッサに組込んだことを特徴とする請求項１
，２，３，４及び５記載のディジタル保護リレー装置。 ７、前記フィルタ演算手段及び前記保護演算手段のディ
ジタルシグナルプロセッサを同一チップ上に実装し、複
合ＤＳＰとすることを特徴としたディジタル保護リレー
装置。[Claims] 1. In a digital protection relay device that takes in state quantity data of a power system, performs digital calculation processing on the data, and detects an accident occurring in the power system, the state quantity data is converted into digital data. An A/D conversion means, a filter calculation means that performs a filter calculation process on the A/D converted state quantity data, converts it into serial data and sends out the data, and inputs the data as serial data and performs a protection relay calculation. A digital protection relay device comprising a protection calculation means, wherein the filter calculation means and the protection calculation means are constructed using a digital signal processor. 2. A digital protection relay device characterized in that the A/D conversion means, the filter calculation means, and the protection relay calculation means are connected in cascade to form a single unit structure. 3. The protection calculation means, the A/D conversion means, and the filter calculation means are divided, and a serial transmission path is provided to serially transmit the output signals of the A/D conversion means and the filter calculation means. Featured digital protection relay device. 4. A digital protection relay device according to claim 3, characterized in that the A/D conversion means and the filter calculation means can be expanded according to the number of state quantity data of the power system. 5. In claim 1, the A/D conversion means for converting into digital data is constituted by a serial output A/D conversion means, and the A/D converted serial data is input to the filter calculation means. A digital protection relay device characterized by: 6. Claim 1, wherein data transmission error checking and calculation status checking means of the filter calculation means and the protection calculation means are incorporated into the digital signal processor of the filter calculation means and the protection calculation means.
, 2, 3, 4 and 5. 7. A digital protection relay device characterized in that the digital signal processor of the filter calculation means and the protection calculation means are mounted on the same chip to form a composite DSP.