JPH02202062A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPH02202062A JPH02202062A JP2179689A JP2179689A JPH02202062A JP H02202062 A JPH02202062 A JP H02202062A JP 2179689 A JP2179689 A JP 2179689A JP 2179689 A JP2179689 A JP 2179689A JP H02202062 A JPH02202062 A JP H02202062A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
髪！上二五ユ盪１
本発明は半導体集積回路に用いるＭＯＳ型トランジスタ
、特に短チャンネルのＭＯＳ型トランジスタの製造方法
に関する。
、特に短チャンネルのＭＯＳ型トランジスタの製造方法
に関する。
灸土凹肢止
半導体集積回路（Ｉ Ｃ）には、能動デイバイスとして
ＭＯＳ型トランジスタを用いるものとバイポーラトラン
ジスタを用いるものとがあるが、ＭＯＳ型トランジスタ
の方がバイポーラトランジスタより１桁以上集積度を上
げることができる利点がある。
ＭＯＳ型トランジスタを用いるものとバイポーラトラン
ジスタを用いるものとがあるが、ＭＯＳ型トランジスタ
の方がバイポーラトランジスタより１桁以上集積度を上
げることができる利点がある。
ＭＯＳ型トランジスタの構造は、例えば第２図に示すＭ
ＯＳ型トランジスタのように、単結晶Ｓｉの半導体基板
１１の上にＳｉｎ、の絶縁膜１２が形成され、絶縁膜１
２上にゲート電極１３が形成されている。半導体基板１
１上層におけるゲート電極１３の両側にはソース領域拡
散層１４、ドレイン領域拡散層１５が形成されている。
ＯＳ型トランジスタのように、単結晶Ｓｉの半導体基板
１１の上にＳｉｎ、の絶縁膜１２が形成され、絶縁膜１
２上にゲート電極１３が形成されている。半導体基板１
１上層におけるゲート電極１３の両側にはソース領域拡
散層１４、ドレイン領域拡散層１５が形成されている。
１６は素子分離膜である。
ところで、ＭＯＳ型トランジスタを用いたＩＣの高集積
化および高速化を図るためにはこれを構成する素子であ
るＭＯＳ型トランジスタの微細化が要請される。ＭＯＳ
型トランジスタの微細化は原則的には縮小剤に従って行
なわれるが、微細化が進むにつれてさまざまの好ましく
ない現象が生じる。その主なものにチャンネル長を短く
していく際に生じる短チャンネル効果がある。
化および高速化を図るためにはこれを構成する素子であ
るＭＯＳ型トランジスタの微細化が要請される。ＭＯＳ
型トランジスタの微細化は原則的には縮小剤に従って行
なわれるが、微細化が進むにつれてさまざまの好ましく
ない現象が生じる。その主なものにチャンネル長を短く
していく際に生じる短チャンネル効果がある。
ＭＯＳ型トランジスタのしきい値電圧は、本来デバイス
寸法に無関係なはずであるがチャンネル長が短くなると
低下する傾向が表われる。従って、ＬＳＩを構成する上
でもっとも重要な特性値であるしきい値電圧がチャンネ
ル長の寸法に大きく影響されるようになる。
寸法に無関係なはずであるがチャンネル長が短くなると
低下する傾向が表われる。従って、ＬＳＩを構成する上
でもっとも重要な特性値であるしきい値電圧がチャンネ
ル長の寸法に大きく影響されるようになる。
このような悪影響をおよぼす短チャンネル効果を防ぐ構
造として、埋め込みゲート・トランジスタ、スタックド
・ソース・ドレイン・トランジスタが提案されている。
造として、埋め込みゲート・トランジスタ、スタックド
・ソース・ドレイン・トランジスタが提案されている。
このうちスタックド・ソース・トレイン・トランジスタ
の製造方法は例えば次のようなものである（第３図）。
の製造方法は例えば次のようなものである（第３図）。
■半導体基板１１上に絶縁膜１２、ゲート電極１３、素
子分離膜１６を形成する（同図（ａ）■半導体基板１１
の上面全面に、多結晶Ｓｉ層１７を積層形成する（同図
（ｂ））。
子分離膜１６を形成する（同図（ａ）■半導体基板１１
の上面全面に、多結晶Ｓｉ層１７を積層形成する（同図
（ｂ））。
■フォトリソグラフイエ程として、多結晶Ｓｉ層１７上
にフォトレジストなどによるエツチングマスク１８を形
成する（同図（ｃ））。
にフォトレジストなどによるエツチングマスク１８を形
成する（同図（ｃ））。
■多結晶Ｓｉ層１７をエツチングした後、エツチングマ
スク１８を除去してソース領域１９およびドレイン領域
２０を形成する（同図（ｄ））。
スク１８を除去してソース領域１９およびドレイン領域
２０を形成する（同図（ｄ））。
このスタックド・ソース・ドレイン・トランジスタの製
造方法では、単結晶Ｓｉの半導体基板１１と多結晶Ｓｉ
のソース領域１９の間および半導体基板１１とドレイン
領域２０の間が単結晶と多結晶といった性質の異なる面
の接触となるため、不連続な界面が形成される。そして
、この不連続界面に存在する結晶欠陥が再結合の中心と
なり、接合漏れ電流が発生する。
造方法では、単結晶Ｓｉの半導体基板１１と多結晶Ｓｉ
のソース領域１９の間および半導体基板１１とドレイン
領域２０の間が単結晶と多結晶といった性質の異なる面
の接触となるため、不連続な界面が形成される。そして
、この不連続界面に存在する結晶欠陥が再結合の中心と
なり、接合漏れ電流が発生する。
このような単結晶Ｓｉと多結晶Ｓｉとの間の不連続な界
面の形成を防止する技術として、選択エピタキシャル成
長技術がある。
面の形成を防止する技術として、選択エピタキシャル成
長技術がある。
この選択エピタキシャル成長技術は、ソース領域、ドレ
イン領域あるいは拡散層が形成される領域だけについて
単結晶Ｓｉ基板を露出させておき、その他の部分はＳｉ
Ｏ□としておき、半導体基板の前記露出部分だけに単結
晶Ｓｉエピタキシャル成長を行なうものである。エピタ
キシャル成長層は種になる結晶と同じ結晶になるため、
単結晶Ｓｉ基板の露出部分上方のソース領域、ドレイン
領域は単結晶Ｓｉとなり、その他の部分は多結晶Ｓｉと
なる。そして、エピタキシャル成長と同時あるいはエピ
タキシャル成長後にエツチングを行ない、エツチング条
件と成長条件を適度に選択すれば、単結晶Ｓｉ基板の露
出部分にのみ単結晶Ｓｉ層を形成することができる。
イン領域あるいは拡散層が形成される領域だけについて
単結晶Ｓｉ基板を露出させておき、その他の部分はＳｉ
Ｏ□としておき、半導体基板の前記露出部分だけに単結
晶Ｓｉエピタキシャル成長を行なうものである。エピタ
キシャル成長層は種になる結晶と同じ結晶になるため、
単結晶Ｓｉ基板の露出部分上方のソース領域、ドレイン
領域は単結晶Ｓｉとなり、その他の部分は多結晶Ｓｉと
なる。そして、エピタキシャル成長と同時あるいはエピ
タキシャル成長後にエツチングを行ない、エツチング条
件と成長条件を適度に選択すれば、単結晶Ｓｉ基板の露
出部分にのみ単結晶Ｓｉ層を形成することができる。
この選択エピタキシャル成長技術によれば、半導体基板
に連続して単結晶Ｓｉのソース領域、ドレイン領域が形
成されることになり、不連続な界面は生じない。
に連続して単結晶Ｓｉのソース領域、ドレイン領域が形
成されることになり、不連続な界面は生じない。
日が”しようとする口 点
しかしながら、上記した選択エピタキシャル成長技術は
、特殊な装置を必要とし、また低温ではエピタキシャル
成長層に多数の欠陥が形成されるため、高温（１０００
℃以上）での処理を必要とする。さらに、エピタキシャ
ル成長と同時にエツチングをする方法では、エツチング
に用いるＨｌＣＩなどがエピタキシャル成長層に混入す
るおそれがあった（オートドーピング）。
、特殊な装置を必要とし、また低温ではエピタキシャル
成長層に多数の欠陥が形成されるため、高温（１０００
℃以上）での処理を必要とする。さらに、エピタキシャ
ル成長と同時にエツチングをする方法では、エツチング
に用いるＨｌＣＩなどがエピタキシャル成長層に混入す
るおそれがあった（オートドーピング）。
また、スタックド・ソース・ドレイン・トランジスタに
ついては一般に、フォトリングラフィによりソース領域
、トレイン領域を形成するため、ＭＯＳ型トランジスタ
の微細化に伴ないアライメントのずれ、製造時間の長期
化が生じる欠点があった。
ついては一般に、フォトリングラフィによりソース領域
、トレイン領域を形成するため、ＭＯＳ型トランジスタ
の微細化に伴ないアライメントのずれ、製造時間の長期
化が生じる欠点があった。
本発明は上記のような問題点に鑑み、フォトリソグラフ
ィを用いることなく単結晶のソース領域、ドレイン領域
を形成することができ、したがってアライメントずれが
生じることがなく、製造時間を短縮でき、またソース領
域、ドレイン領域を単結晶として前記不連続界面の発生
を阻止しながら、しかも低温での処理が可能で、不純物
が混入することのないＭＯＳ型トランジスタの製造方法
を提供することを目的としている。
ィを用いることなく単結晶のソース領域、ドレイン領域
を形成することができ、したがってアライメントずれが
生じることがなく、製造時間を短縮でき、またソース領
域、ドレイン領域を単結晶として前記不連続界面の発生
を阻止しながら、しかも低温での処理が可能で、不純物
が混入することのないＭＯＳ型トランジスタの製造方法
を提供することを目的としている。
課 ゛ るための Ｆ
上記目的を達成するために本発明は、ゲート電極、絶縁
膜、半導体層およびソース電極・ドレイン電極からなる
ＭＯＳ型トランジスタの製造方法において、 ■前記半導体層を構成する単結晶Ｓｉ基板上にゲート電
極を形成した後、ソースおよびドレインを形成する領域
を含む前記単結晶Ｓｉ基板上に、多結晶Ｓｉ層を堆積さ
せる工程、 ■加速された粒子を照射し、前記多結晶Ｓｉ層、または
前記多結晶Ｓｉ層ならびに前記単結晶Ｓｉ基板上層部を
非晶質化する工程。
膜、半導体層およびソース電極・ドレイン電極からなる
ＭＯＳ型トランジスタの製造方法において、 ■前記半導体層を構成する単結晶Ｓｉ基板上にゲート電
極を形成した後、ソースおよびドレインを形成する領域
を含む前記単結晶Ｓｉ基板上に、多結晶Ｓｉ層を堆積さ
せる工程、 ■加速された粒子を照射し、前記多結晶Ｓｉ層、または
前記多結晶Ｓｉ層ならびに前記単結晶Ｓｉ基板上層部を
非晶質化する工程。
■非晶質化したＳｉ層を熱処理して面相エピタキシャル
成長をさせることにより、前記ソースおよびドレイン領
域の非晶質Ｓｉ層を選択的に単結晶化する工程、 ■熱処理後のＳｉ基板をエツチングし、ソースおよびド
レイン領域の単結晶Ｓｉ層以外のＳｉ層を選択的に取り
除く工程、 よりなることを特徴としている。
成長をさせることにより、前記ソースおよびドレイン領
域の非晶質Ｓｉ層を選択的に単結晶化する工程、 ■熱処理後のＳｉ基板をエツチングし、ソースおよびド
レイン領域の単結晶Ｓｉ層以外のＳｉ層を選択的に取り
除く工程、 よりなることを特徴としている。
また、上記した多結晶Ｓｉ層に加速された粒子を照射す
る工程において、加速された粒子としてＳｔビームを用
いることを特徴としている。
る工程において、加速された粒子としてＳｔビームを用
いることを特徴としている。
凹
上記した方法によれば、多結晶Ｓｉ層に適度に加速され
た粒子を照射することにより多結晶Ｓｉ層、または多結
晶Ｓｉ層ならびに単結晶Ｓｉ基板上層部は非晶質化され
る。この非晶質化された多結晶Ｓｉ層および単結晶Ｓｉ
基板を熱処理して面相エピタキシャル成長させると、単
結晶Ｓｉ基板上の多結晶Ｓｉ層に単結晶Ｓｉ層が形成さ
れ、単結晶Ｓｉ基板上以外では種になる結晶面がないの
で多結晶Ｓｉ層あるいは非晶質Ｓｉ層が形成される。そ
して、同相エピタキシャル成長であるので、低温（５０
０℃程度）で単結晶Ｓｉ層が成長し、かつトランジスタ
特性にとって重要な反転層、空乏層近傍の単結晶Ｓｉ層
にエツチングガスなどに起因する不純物の混入や欠陥の
発生がない。エピタキシャル成長をした後エツチングす
ることにより、エピタキシャル成長により形成した単結
晶以外のＳｉ層を取り除くことができ、単結晶の、ソー
スおよびトレイン領域が単結晶Ｓｉ基板に連続して形成
される。
た粒子を照射することにより多結晶Ｓｉ層、または多結
晶Ｓｉ層ならびに単結晶Ｓｉ基板上層部は非晶質化され
る。この非晶質化された多結晶Ｓｉ層および単結晶Ｓｉ
基板を熱処理して面相エピタキシャル成長させると、単
結晶Ｓｉ基板上の多結晶Ｓｉ層に単結晶Ｓｉ層が形成さ
れ、単結晶Ｓｉ基板上以外では種になる結晶面がないの
で多結晶Ｓｉ層あるいは非晶質Ｓｉ層が形成される。そ
して、同相エピタキシャル成長であるので、低温（５０
０℃程度）で単結晶Ｓｉ層が成長し、かつトランジスタ
特性にとって重要な反転層、空乏層近傍の単結晶Ｓｉ層
にエツチングガスなどに起因する不純物の混入や欠陥の
発生がない。エピタキシャル成長をした後エツチングす
ることにより、エピタキシャル成長により形成した単結
晶以外のＳｉ層を取り除くことができ、単結晶の、ソー
スおよびトレイン領域が単結晶Ｓｉ基板に連続して形成
される。
また、加速された粒子としてＳｉイオンビームを用いる
ことにより、多結晶Ｓｉ層に不純物が混入するのを避け
ることができる。
ことにより、多結晶Ｓｉ層に不純物が混入するのを避け
ることができる。
衷廊舅
以下、本発明の実施例を図面に基づいて説明する。
第１図は、ＬＳＩを構成する微小ＭＯ３型電界効果トラ
ンジスタ（ＭＯＳＦＥＴ）の製造工程を示している。
ンジスタ（ＭＯＳＦＥＴ）の製造工程を示している。
このＭＯＳＦＥＴの構造は、第１図（ｅ）に示すように
、単結晶Ｓｉの半導体基板３１上の左右に素子分離膜３
２、中央に絶縁膜３３が形成され、この絶縁膜３３には
ゲート電極３４が埋め込まれている。左右の素子分離膜
３２と絶縁膜３３の間には単結晶ＳＬのソース領域３５
およびドレイン領域３６が形成されている。ソース領域
３５およびドレイン領域３６は単結晶Ｓｉの半導体基板
３１から連続的に形成されたものであり、半導体基板３
１とソース領域３５の間、半導体基板３１とドレイン領
域３６の間に不連続界面は存在しない。
、単結晶Ｓｉの半導体基板３１上の左右に素子分離膜３
２、中央に絶縁膜３３が形成され、この絶縁膜３３には
ゲート電極３４が埋め込まれている。左右の素子分離膜
３２と絶縁膜３３の間には単結晶ＳＬのソース領域３５
およびドレイン領域３６が形成されている。ソース領域
３５およびドレイン領域３６は単結晶Ｓｉの半導体基板
３１から連続的に形成されたものであり、半導体基板３
１とソース領域３５の間、半導体基板３１とドレイン領
域３６の間に不連続界面は存在しない。
次に、上記ＭＯ３ＦＥＴの製造方法の実施例を第１図（
ａ）〜（ｅ）に基づいて説明する。
ａ）〜（ｅ）に基づいて説明する。
まず、実施例の製造方法の概略を説明すると、第１図（
ａ）に示すように、単結晶Ｓｉの半導体基板３１上に素
子分離膜３２、絶縁膜３３およびこの絶縁膜３３に囲ま
れたゲート電極３４を形成する０次に、半導体基板３１
の上面全面に多結晶Ｓｉ層３７を形成する（第１図（ｂ
））、多結晶Ｓｉ層３７に加速された粒子３８を照射し
、多結晶Ｓｉ層３７ならびに単結晶Ｓｉの半導体基板３
１の上層部の一部を非晶質化して非晶質Ｓｉ層３９を厚
さＭａｘ、Ｏ，Ｅ５ｕｍ形成する（第１図（ｃ））、な
お、この場合、単結晶Ｓｉの半導体基板３１の上層部は
必ずしも非晶質化する必要はない０次に、非晶質Ｓｉ層
３９を熱処理して面相エピタキシャル成長をさせること
により、非晶質Ｓｉ層３９のうち半導体基板３１上の部
分に単結晶Ｓｉ層４０を選択的にエピタキシャル成長さ
せる（第１図（ｄ））、このとき、半導体基板３１以外
の非晶質Ｓｉ層３９は熱処理により多結晶層３９ （ａ
）となる、最後に、エツチングにより、残っている多結
晶Ｓｉ層３９ （ａ）を選択的に取り除き、半導体基板
３１上にソース領域３５、ドレイン領域３６を形成する
（第１図（ｅ））。
ａ）に示すように、単結晶Ｓｉの半導体基板３１上に素
子分離膜３２、絶縁膜３３およびこの絶縁膜３３に囲ま
れたゲート電極３４を形成する０次に、半導体基板３１
の上面全面に多結晶Ｓｉ層３７を形成する（第１図（ｂ
））、多結晶Ｓｉ層３７に加速された粒子３８を照射し
、多結晶Ｓｉ層３７ならびに単結晶Ｓｉの半導体基板３
１の上層部の一部を非晶質化して非晶質Ｓｉ層３９を厚
さＭａｘ、Ｏ，Ｅ５ｕｍ形成する（第１図（ｃ））、な
お、この場合、単結晶Ｓｉの半導体基板３１の上層部は
必ずしも非晶質化する必要はない０次に、非晶質Ｓｉ層
３９を熱処理して面相エピタキシャル成長をさせること
により、非晶質Ｓｉ層３９のうち半導体基板３１上の部
分に単結晶Ｓｉ層４０を選択的にエピタキシャル成長さ
せる（第１図（ｄ））、このとき、半導体基板３１以外
の非晶質Ｓｉ層３９は熱処理により多結晶層３９ （ａ
）となる、最後に、エツチングにより、残っている多結
晶Ｓｉ層３９ （ａ）を選択的に取り除き、半導体基板
３１上にソース領域３５、ドレイン領域３６を形成する
（第１図（ｅ））。
非晶質化の方法は、加速粒子３８を照射して多結晶Ｓｉ
層３７または多結晶Ｓｉ層ならびに半導体基板３１の上
層部にエネルギーを与え、結晶構造を崩して非晶質化す
るものである。加速粒子３８にはイオンビーム、電子ビ
ーム、中性子ビームなどが好適である。イオンビーム用
いた場合、電子ビームに比べて低いドーズ量で非晶質化
することができる利点がある。特に、Ｓｉイオンビーム
を用いると多結晶Ｓｉ層３７または半導体基板３１にＳ
ｉ以外の不純物が混入するおそれがないため高純度の非
晶質Ｓｉ層３９が形成される。イオンビーム、例えばＳ
ｉイオンビームな発生させるには、アーク放電下におい
て５ ｉ Ｈａガスを導入してプラズマ化させ、質量分
析器によりプラズマ中のＳｉイオンを取り出すものであ
る。Ｓｉイオンビームを照射する場合、例えば加速電圧
１００ＫＶ、ドーズ量Ｉ Ｘ １０”ｃｍ−”でイオン
注入を行なう。
層３７または多結晶Ｓｉ層ならびに半導体基板３１の上
層部にエネルギーを与え、結晶構造を崩して非晶質化す
るものである。加速粒子３８にはイオンビーム、電子ビ
ーム、中性子ビームなどが好適である。イオンビーム用
いた場合、電子ビームに比べて低いドーズ量で非晶質化
することができる利点がある。特に、Ｓｉイオンビーム
を用いると多結晶Ｓｉ層３７または半導体基板３１にＳ
ｉ以外の不純物が混入するおそれがないため高純度の非
晶質Ｓｉ層３９が形成される。イオンビーム、例えばＳ
ｉイオンビームな発生させるには、アーク放電下におい
て５ ｉ Ｈａガスを導入してプラズマ化させ、質量分
析器によりプラズマ中のＳｉイオンを取り出すものであ
る。Ｓｉイオンビームを照射する場合、例えば加速電圧
１００ＫＶ、ドーズ量Ｉ Ｘ １０”ｃｍ−”でイオン
注入を行なう。
面相エピタキシャル成長は、従来の選択エピタキシャル
成長がＳｉ化合物のガスを用いて高温（１０００℃以上
）の気相中でＳｉ原子を発生させ半導体基板上に析出さ
せる（エピタキシャル成長）のに対して、半導体基板３
１上に非晶質Ｓｉ層３９を形成しておき半導体基板３１
の単結晶Ｓｉを種にして非晶質Ｓｉ層３９を部分的に低
温（４５０〜５５０℃）で単結晶Ｓｉに変化させるもの
である。従って、面相エピタキシャル成長は半導体基板
３１上の非晶質Ｓｉ層３９だけを低温で単結晶化するこ
とができ、しかもエピタキシャル成長中にエツチングを
行わないので、エツチングガス成分のＨ，ＣＩなどがエ
ピタキシャル成長層（単結晶Ｓｉ層４０）に混入するお
それがない、単結晶Ｓｉ層４０は半導体基板３１上に連
続的に形成されており不連続な界面は発生しない。
成長がＳｉ化合物のガスを用いて高温（１０００℃以上
）の気相中でＳｉ原子を発生させ半導体基板上に析出さ
せる（エピタキシャル成長）のに対して、半導体基板３
１上に非晶質Ｓｉ層３９を形成しておき半導体基板３１
の単結晶Ｓｉを種にして非晶質Ｓｉ層３９を部分的に低
温（４５０〜５５０℃）で単結晶Ｓｉに変化させるもの
である。従って、面相エピタキシャル成長は半導体基板
３１上の非晶質Ｓｉ層３９だけを低温で単結晶化するこ
とができ、しかもエピタキシャル成長中にエツチングを
行わないので、エツチングガス成分のＨ，ＣＩなどがエ
ピタキシャル成長層（単結晶Ｓｉ層４０）に混入するお
それがない、単結晶Ｓｉ層４０は半導体基板３１上に連
続的に形成されており不連続な界面は発生しない。
例えば、面相エピタキシャル成長の条件は雰囲気二Ｎ２
ガス 圧力 ： ０．１ ｔｏｒｒ Ａ′１ ａｔｍ温度 ：
４５０〜５５０℃ 時間 ：３０ｍ１ｎ〜数時間 である。
ガス 圧力 ： ０．１ ｔｏｒｒ Ａ′１ ａｔｍ温度 ：
４５０〜５５０℃ 時間 ：３０ｍ１ｎ〜数時間 である。
多結晶Ｓｉ層３９ （ａ）は単結晶化されていない部分
であるので、この部分を除去するためエツチングを行な
う、単結晶Ｓｉのエツチング速度と多結晶Ｓｉのエツチ
ング速度には差があるため、この差を利用すれば単結晶
Ｓｉ層４０だけを残すことができる。エツチングは、ド
ライエツチングをする場合には、例えばＨＣＩ、ＨＦ、
ＣＣＬ、ＣＦ、などを用い、ウェットエツチングをする
場合には、例＾ば、ＨＮＯ３−ＨＦ−Ｈｚ Ｏ混合液を
用いてエツチングをする場合、２０℃ので数分間エツチ
ングする。なお、このエツチングの工程では、ソース領
域３５、ドレイン領域３６に不純物が混入するおそれは
ない、単結晶Ｓｉのエツチング速度と多結晶Ｓｉのエツ
チング速度の差を利用して単結晶Ｓｉ層４０だけを残す
ので、従来のスタックド・ソース・ドレイン・トランジ
スタの製造方法のようにエツチングマスクを用いること
なく、ソースおよびドレインの領域を形成することがで
きる。従って、フォトリソグラフィ工程を省略すること
ができる。
であるので、この部分を除去するためエツチングを行な
う、単結晶Ｓｉのエツチング速度と多結晶Ｓｉのエツチ
ング速度には差があるため、この差を利用すれば単結晶
Ｓｉ層４０だけを残すことができる。エツチングは、ド
ライエツチングをする場合には、例えばＨＣＩ、ＨＦ、
ＣＣＬ、ＣＦ、などを用い、ウェットエツチングをする
場合には、例＾ば、ＨＮＯ３−ＨＦ−Ｈｚ Ｏ混合液を
用いてエツチングをする場合、２０℃ので数分間エツチ
ングする。なお、このエツチングの工程では、ソース領
域３５、ドレイン領域３６に不純物が混入するおそれは
ない、単結晶Ｓｉのエツチング速度と多結晶Ｓｉのエツ
チング速度の差を利用して単結晶Ｓｉ層４０だけを残す
ので、従来のスタックド・ソース・ドレイン・トランジ
スタの製造方法のようにエツチングマスクを用いること
なく、ソースおよびドレインの領域を形成することがで
きる。従って、フォトリソグラフィ工程を省略すること
ができる。
本実施例におけるＭＯＳＦＥＴの製造方法は、単結晶Ｓ
ｉの成長とエツチングを別々の工程に分け、かつ単結晶
Ｓｉの成長を面相である非晶質Ｓｉ層３９中で行なうも
のである。したがって、エピタキシャル成長中に不純物
が混入するおそれがないので高純度の単結晶Ｓｉ層が得
られる。しかもフォトリソグラフィ工程を省略すること
ができるので、アライメントずれの問題が解消すること
による歩留まりの向上、製造工程の短縮、製造時間の短
縮が可能となる。
ｉの成長とエツチングを別々の工程に分け、かつ単結晶
Ｓｉの成長を面相である非晶質Ｓｉ層３９中で行なうも
のである。したがって、エピタキシャル成長中に不純物
が混入するおそれがないので高純度の単結晶Ｓｉ層が得
られる。しかもフォトリソグラフィ工程を省略すること
ができるので、アライメントずれの問題が解消すること
による歩留まりの向上、製造工程の短縮、製造時間の短
縮が可能となる。
及匪匹効１
以上の説明により明らかなように、本発明にかかるＭＯ
５型トランジスタの製造方法にあっては、Ｓｉ基板上に
多結晶Ｓｉ層を堆積させ、加速された粒子を照射して多
結晶Ｓｉ層または多結晶Ｓｉ層ならびに半導体基板上層
部を非晶質化し、非晶質化したＳｉ層を面相エピタキシ
ャル成長をさせることにより、前記ソースおよびドレイ
ン領域の非晶質Ｓｉ層を選択的に単結晶化している。
５型トランジスタの製造方法にあっては、Ｓｉ基板上に
多結晶Ｓｉ層を堆積させ、加速された粒子を照射して多
結晶Ｓｉ層または多結晶Ｓｉ層ならびに半導体基板上層
部を非晶質化し、非晶質化したＳｉ層を面相エピタキシ
ャル成長をさせることにより、前記ソースおよびドレイ
ン領域の非晶質Ｓｉ層を選択的に単結晶化している。
そして、同相エピタキシャル成長させた後単結晶Ｓｉ基
板をエツチングし、ソースおよびドレイン領域の単結晶
Ｓｉ層以外の多結晶質Ｓｉ層を選択的に取り除いている
。従って、低温で欠陥の少ないスタックド・ソース・ド
レイン領域が得られ、またエピタキシャル成長とエツチ
ングを同時に行わないので、エピタキシャル成長時にエ
ツチングガスが不純物として混入することがない、しか
も加速された粒子にＳｉビームを用いることにより、多
結晶Ｓｉ層に不純物が混入するのを避けることができる
。また、フォトリソグラフィを用いることなくソースお
よびドレイン領域の単結晶Ｓｉ層を形成するので、アラ
イメントずれの問題が解消することによる歩留まりの向
上、製造工程の短縮化、製造時間の短縮化を図ることが
できる。
板をエツチングし、ソースおよびドレイン領域の単結晶
Ｓｉ層以外の多結晶質Ｓｉ層を選択的に取り除いている
。従って、低温で欠陥の少ないスタックド・ソース・ド
レイン領域が得られ、またエピタキシャル成長とエツチ
ングを同時に行わないので、エピタキシャル成長時にエ
ツチングガスが不純物として混入することがない、しか
も加速された粒子にＳｉビームを用いることにより、多
結晶Ｓｉ層に不純物が混入するのを避けることができる
。また、フォトリソグラフィを用いることなくソースお
よびドレイン領域の単結晶Ｓｉ層を形成するので、アラ
イメントずれの問題が解消することによる歩留まりの向
上、製造工程の短縮化、製造時間の短縮化を図ることが
できる。
第１図（ａ）〜（ｅ）は本発明にかかるＭＯ３型トラン
ジスタの一実施例であるＭＯ３型トランジスタの製造方
法を示す断面工程図、第２図は従来のＭＯ３型トランジ
スタの断面図、第３図（ａ）〜（ｄ）はスタックド・ソ
ース・ドレイン・トランジスタの断面工程図である。
ジスタの一実施例であるＭＯ３型トランジスタの製造方
法を示す断面工程図、第２図は従来のＭＯ３型トランジ
スタの断面図、第３図（ａ）〜（ｄ）はスタックド・ソ
ース・ドレイン・トランジスタの断面工程図である。
Claims (2)
- （１）ゲート電極、絶縁膜、半導体層およびソース・ド
レインからなるＭＯＳ型トランジスタの製造方法におい
て、 〔１〕前記半導体層を構成する単結晶Ｓｉ基板上にゲー
ト電極を形成した後、ソースおよびドレインを形成する
領域を含む前記単結晶Ｓｉ基板上に、多結晶Ｓｉ層を堆
積させる工程、 〔２〕加速された粒子を照射し、前記多結晶Ｓｉ層、ま
たは前記多結晶Ｓｉ層ならびに前記単結晶Ｓｉ基板上層
部を非晶質化する工程、 〔３〕非晶質化したＳｉ層を熱処理して面相エピタキシ
ャル成長をさせることにより、前記ソースおよびドレイ
ン領域の非晶質Ｓｉ層を選択的に単結晶化する工程、 〔４〕熱処理後のＳｉ基板をエッチングし、ソースおよ
びドレイン領域の単結晶Ｓｉ層以外のＳｉ層を選択的に
取り除く工程、 よりなることを特徴とするＭＯＳ型トランジスタの製造
方法。 - （２）加速された粒子としてＳｉビームを用いることを
特徴とする請求項（１）記載のＭＯＳ型トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179689A JPH02202062A (ja) | 1989-01-31 | 1989-01-31 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2179689A JPH02202062A (ja) | 1989-01-31 | 1989-01-31 | Ｍｏｓ型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02202062A true JPH02202062A (ja) | 1990-08-10 |
Family
ID=12065017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2179689A Pending JPH02202062A (ja) | 1989-01-31 | 1989-01-31 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02202062A (ja) |
-
1989
- 1989-01-31 JP JP2179689A patent/JPH02202062A/ja active Pending
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