JPH0220164B2 - - Google Patents
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- JPH0220164B2 JPH0220164B2 JP58220933A JP22093383A JPH0220164B2 JP H0220164 B2 JPH0220164 B2 JP H0220164B2 JP 58220933 A JP58220933 A JP 58220933A JP 22093383 A JP22093383 A JP 22093383A JP H0220164 B2 JPH0220164 B2 JP H0220164B2
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Description
【発明の詳細な説明】
本発明はトランジスタ回路に関し、特にいわゆ
る二重平衡差動増幅器に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to transistor circuits, and more particularly to so-called double-balanced differential amplifiers.
一般的な二重平衡差動増幅器を第１図を用いて
説明する。トランジスタ１，２は第１の差動増幅
器を構成し、トランジスタ３，４は第２の差動増
幅器を構成する。トランジスタ１，４の各ベース
トランジスタ２，３の各ベースはそれぞれ共通接
続され、各々端子１０１，１０２に接続されてい
る。各端子１０１，１０２にはバイアス電源５か
ら抵抗６，７を介してバイアスを与えられてお
り、端子１０１，１０２間に第２の入力信号源１
０８が接続されている。トランジスタ１，２の共
通エミツタはトランジスタ８のコレクタに、トラ
ンジスタ３，４の共通エミツタはトランジスタ９
のコレクタにそれぞれ接続される。トランジスタ
８，９のベースは端子１０３，１０４にそれぞれ
接続され、バイアス源１０より抵抗１１，１２を
介してバイアスが与えられている。トランジスタ
８，９の各エミツタは抵抗１３，１４を介してそ
れぞれ接地され、それらはエミツタ接地動作す
る。端子１０３，１０４間に第１の入力信号源１
０７が接続されている。トランジスタ１，３のコ
レクタは共通接続され、トランジスタ２，４のコ
レクタも共通接続され、それぞれトランジスタ１
５，１６及び１７，１８から成る電流反転回路に
接続されている。トランジスタ１６，１８のコレ
クタと接地１００間にそれぞれ抵抗１９，２０が
設けられ、抵抗１９，２０の一端は出力端子１０
５，１０６に各々接続されている。この構成によ
り、二重平衡差動増幅器が構成され、端子１０
３，１０４間に入力される第１の入力信号源１０
７と端子１０１，１０２間に入力される第２の入
力信号源１０８との積が出力される。 A general double-balanced differential amplifier will be explained using FIG. Transistors 1 and 2 constitute a first differential amplifier, and transistors 3 and 4 constitute a second differential amplifier. The bases of transistors 1 and 4 The bases of transistors 2 and 3 are commonly connected and connected to terminals 101 and 102, respectively. A bias is applied to each terminal 101, 102 from a bias power supply 5 via a resistor 6, 7, and a second input signal source 1 is connected between the terminals 101, 102.
08 is connected. The common emitter of transistors 1 and 2 is connected to the collector of transistor 8, and the common emitter of transistors 3 and 4 is connected to transistor 9.
are connected to the respective collectors. The bases of the transistors 8 and 9 are connected to terminals 103 and 104, respectively, and are biased from a bias source 10 via resistors 11 and 12. The emitters of transistors 8 and 9 are grounded via resistors 13 and 14, respectively, and these emitters are grounded. The first input signal source 1 is connected between the terminals 103 and 104.
07 is connected. The collectors of transistors 1 and 3 are commonly connected, and the collectors of transistors 2 and 4 are also commonly connected, and each transistor 1
5,16 and 17,18. Resistors 19 and 20 are provided between the collectors of transistors 16 and 18 and ground 100, respectively, and one ends of resistors 19 and 20 are connected to output terminal 10.
5 and 106, respectively. This configuration forms a double-balanced differential amplifier, with terminals 10
The first input signal source 10 input between 3 and 104
7 and the second input signal source 108 input between the terminals 101 and 102 is output.
通常、第２の入力信号源１０８はトランジスタ
１〜４をスイツチング動作する為の信号が供給さ
れ、第１の入力信号源１０７の入力振幅に比例
（依存する）出力信号が出力端子１０５，１０６
に出力される。トランジスタ８，９の無歪許容入
力Vimax（ｐ−ｐ）は、トランジスタ８，９がエ
ミツタ接地動作の為、バイアス電源１０の電位を
VAとすると
Vimax（ｐ−ｐ）／２＝IE（Q8）×R13
＝VA−VBE（Q8）／R13×R13
（＝VA−VBE（Q9）／R14×R14）
で表わされる。ここでIEはトランジスタのエミツ
タ電流、VBEはトランジスタのベース、エミツタ
間の順方向電圧、R13は抵抗１３の抵抗値、R14
は抵抗１４の抵抗値である。従つて、Vimaxを
決めるとバイアス電圧VAは一義的に決定される。 Normally, the second input signal source 108 is supplied with a signal for switching the transistors 1 to 4, and an output signal proportional to (depending on) the input amplitude of the first input signal source 107 is output to the output terminals 105, 106.
is output to. The undistorted allowable input Vimax (p-p) of the transistors 8 and 9 is based on the potential of the bias power supply 10 because the transistors 8 and 9 operate with their emitters grounded.
If V A is Vimax(p-p)/2=I E (Q8)×R 13 =V A −V BE (Q8)/R 13 ×R 13 (=V A −V BE (Q9)/R 14 × R 14 ). Here, I E is the emitter current of the transistor, V BE is the forward voltage between the base and emitter of the transistor, R 13 is the resistance value of resistor 13, and R 14
is the resistance value of the resistor 14. Therefore, once Vimax is determined, the bias voltage V A is uniquely determined.
例えば、Vimax＝1Vp−ｐとすると、
VA＝Vimax／２(p-p)＋VBE
＝１／２(Vp-p)＋0.7＝1.2V
となる。ところで、出力端１０５，１０６の直流
電圧VODCは、電源ライン１０９の電源電圧VCCか
ら、トランジスタ１６又は１８のコレクタ・エミ
ツタ間飽和電圧VCESat Q16を引いた電圧の1/2に
ある事が望ましい。即ち、
VODC＝VCC−VCESat（Q16）／２
＝VCC−VCESat（Q18）／２
従つて、無歪最大許容入力が規定された場合
で、電流反転回路の電流反転比が決まると、おの
ずと二重平衡差動増幅器の最大利得がAmaxが決
められる。例えばVA＝1.2v、R13＝R14＝1kΩと
するとIEQ8＝IEQ9＝0.5ｍＡであり、また電流反
転回路を構成するトランジスタ１５，１６及び１
７，１８のエミツタ面積比を１：１とすると、電
流反転比は１：１であるので、IC（Q16）＝IC
（Q18）＝IEQ8＝IEQ9＝0.5ｍＡとなる。従つて、
トランジスタQ16、Q18の0.5ｍＡ時のVCE（Sat）
Q16＝0.2vとすれば、VCC＝3vのときAvmaxは次
式で求まる。 For example, when Vimax=1Vp-p, V A =Vimax/2 (pp) +V BE =1/2 (Vp-p) +0.7=1.2V. By the way, the DC voltage V ODC at the output terminals 105 and 106 is 1/2 of the voltage obtained by subtracting the collector-emitter saturation voltage V CE Sat Q16 of the transistor 16 or 18 from the power supply voltage V CC of the power supply line 109. is desirable. That is, V O DC = V CC - V CE Sat (Q16)/2 = V CC - V CE Sat (Q18)/2 Therefore, when the maximum allowable undistorted input is specified, the current reversal of the current reversal circuit Once the ratio is determined, the maximum gain of the double-balanced differential amplifier, Amax, is automatically determined. For example, when V A = 1.2 v and R 13 = R 14 = 1 kΩ, I E Q8 = I E Q9 = 0.5 mA, and transistors 15, 16 and 1 constituting the current inversion circuit.
If the emitter area ratio of 7 and 18 is 1:1, the current reversal ratio is 1:1, so I C (Q16) = I C
(Q18)=I E Q8=I E Q9=0.5mA. Therefore,
V CE (Sat) of transistors Q 16 and Q 18 at 0.5 mA
If Q16 = 0.2 v , A v max can be found using the following formula when V CC = 3 v .
Avmax
＝｛VCC−VCESat(Q16)｝／２／ICQ16／R13（＝R14）
＝（３−0.2）／２／0.5／１（ｋΩ）＝2.8倍
又、前述の無歪許容最大入力Vimaxを維持出
来る最小の電源電圧VCCminは、
VCCnio＝Vimax(p-p)＋VCESat(Q8)
＋VCESat(Q1)＋VBE(Q15)
＝1.0＋0.2＋0.1＋0.7＝2.0V
である。このように、従来の二重平衡差動増幅器
では、低電圧動作時でかつ又、無歪許容最大入力
を確保しゲイン設定する事は、非常にむずかしか
つた。A v max = {V CC −V CESat (Q16) } / 2 / I C Q16 / R 13 (= R 14 ) = (3 - 0.2) / 2 / 0.5 / 1 (kΩ) = 2.8 times The minimum power supply voltage V CC min that can maintain the undistorted maximum allowable input Vimax is: V CCnio = Vimax (pp) +V CESat(Q8) +V CESat(Q1) +V BE(Q15) =1.0+0.2+0.1+0.7= It is 2.0V . As described above, in the conventional double-balanced differential amplifier, it is extremely difficult to set the gain while ensuring the maximum allowable input without distortion while operating at a low voltage.
本発明の目的は、低電圧動作時に有効でかつ
又、無歪許容最大入力の設計容易な二重平衡差動
増幅器を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a double-balanced differential amplifier which is effective during low voltage operation and which is easy to design and has a distortion-free maximum allowable input.
本発明によるトランジスタ回路は、エミツタが
抵抗を介して第１の電位点に接続されベースに第
１の信号が供給される第１のトランジスタと、
夫々のエミツタが前記第１のトランジスタのコレ
クタに接続されベース間に第２の信号が供給され
る第２および第３のトランジスタと、前記第２の
トランジスタのコレクタと第２の電位点との間に
コレクタ−エミツタ路が接続された第４のトラン
ジスタと、このトランジスタのベース・コレクタ
間を接続する手段と、前記第４のトランジスタの
エミツタ・ベース路にエミツタ・ベース路が並列
に接続されコレクタから出力信号が取り出される
第５のトランジスタとを有し、さらに前記第１の
トランジスタのコレクタと前記第２の電位点との
間に電流源を備え、かつ前記第５のトランジスタ
のエミツタ・ベース接合面積を前記第４のトラン
ジスタのエミツタ・ベース接合面積よりも大きく
したことを特徴とする。 A transistor circuit according to the present invention includes a first transistor whose emitter is connected to a first potential point via a resistor and whose base is supplied with a first signal;
second and third transistors whose respective emitters are connected to the collector of the first transistor and a second signal is supplied between the bases; and between the collector of the second transistor and a second potential point. a fourth transistor having a collector-emitter path connected to the transistor; means for connecting the base and collector of the transistor; and an emitter-base path connected in parallel to the emitter-base path of the fourth transistor; a fifth transistor from which an output signal is taken out, further comprising a current source between the collector of the first transistor and the second potential point, and an emitter-base junction area of the fifth transistor. is larger than the emitter-base junction area of the fourth transistor.
以下、本発明の実施例を図面により詳述に説明
する。 Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例を示し、第１図の従
来例と同一機能部は同じ番号で示してそれらの説
明は省略する。第１図と異なるところは、電源１
０９とトランジスタ８，９の各コレクタとの間に
定電流源１１０，１１１を夫々接続したことと、
電流反転回路を構成するトランジスタ１５−１
６，１７−１８のエミツタ面積比を１：１から
１：ｎ（ｎ＞１）としたこととの２点である。 FIG. 2 shows an embodiment of the present invention, and the same functional parts as those of the conventional example shown in FIG. 1 are designated by the same numbers, and their explanation will be omitted. The difference from Figure 1 is that the power supply 1
Constant current sources 110 and 111 are connected between 09 and the collectors of transistors 8 and 9, respectively;
Transistor 15-1 forming a current inversion circuit
The two points are that the emitter area ratio of No. 6, 17-18 was changed from 1:1 to 1:n (n>1).
定電流源１１０，１１１を付加してやること
で、この回路の前述した最大利得Avnaxを低下さ
せることなく、また最小電源電圧VCCnioを増加さ
せることなく無歪許容最大入力を増大できる。す
なわち、無歪許容最大入力を増大するには、トラ
ンジスタ８，９の動作電流（エミツタ電流）を増
加すればよい。従来の回路においてトランジスタ
８，９の動作電流が増加することは、トランジス
タ１乃至４，１５乃至１８の電流を増加させるこ
とになる。トランジスタ１６，１８の動作電流が
増加すると、第３図に示したトランジスタのIC−
VCE（sat）曲線から明らかなように、これらのコ
レクタ−エミツタ間飽和電圧VCE（sat）が増える。
このため、式および式から明らかなように、
最大利得Avnaxは低下し、最小電源電圧VCCnioが
増加する。本発明では、定電流源１１０，１１１
が設けられており、増加したトランジスタ８，９
の動作電流はこれらから供給される。したがつ
て、Avnaxは低下しないしVCCnioも増大しない。
また、抵抗１３，１４を小さくすることにより、
トランジスタ８，，９の動作電流が増加するので、
バイアス源１０からのバイアス電圧VAを増加さ
せる必要がない。見方をかえれば、従来と同じ信
号レベルの入力信号が供給されたとすると、トラ
ンジスタ８，９の動作電流が増加しているので、
それだけ歪特性が向上される。 By adding the constant current sources 110 and 111, the maximum allowable input without distortion can be increased without reducing the maximum gain A vnax of this circuit, and without increasing the minimum power supply voltage V CCnio . That is, in order to increase the maximum allowable input without distortion, the operating currents (emitter currents) of the transistors 8 and 9 may be increased. In the conventional circuit, an increase in the operating current of transistors 8 and 9 results in an increase in the current of transistors 1 to 4 and 15 to 18. As the operating currents of transistors 16 and 18 increase, the I C − of the transistors shown in FIG.
As is clear from the V CE (sat) curve, the collector-emitter saturation voltage V CE (sat) increases.
Therefore, as is clear from Eqs.
The maximum gain A vnax decreases and the minimum supply voltage V CCnio increases. In the present invention, constant current sources 110, 111
is provided, and the increased transistors 8, 9
The operating current of is supplied from these. Therefore, A vnax does not decrease and V CCnio does not increase.
Also, by reducing the resistances 13 and 14,
Since the operating current of transistors 8, 9 increases,
There is no need to increase the bias voltage VA from bias source 10. To put it another way, if an input signal with the same signal level as before is supplied, the operating currents of transistors 8 and 9 have increased, so
The distortion characteristics are improved accordingly.
なお、定電流源１１０，１１１の電流値を大き
くすると、トランジスタ８，９の動作電流はすべ
てこれらの定電流源から供給されて二重平衡差動
増幅動作が行なわれないことがある。よつて、定
電流源１１０，１１１の電流値は、無歪許容入力
によつてきまるトランジスタ８，９の動作電流よ
りも小さく選ぶ必要がある。 Note that when the current values of the constant current sources 110 and 111 are increased, the operating currents of the transistors 8 and 9 are all supplied from these constant current sources, and the double-balanced differential amplification operation may not be performed. Therefore, the current values of the constant current sources 110 and 111 must be selected to be smaller than the operating currents of the transistors 8 and 9, which are determined by the undistorted allowable input.
次に、エミツタ面積化について説明する。ｎの
決定方法はまず基本的には、トランジスタ８，９
のエミツタ電流IE(Q8)、IE(Q9)をほゞコレクタ電流と
等しいとみなして、追加する定電流源１１０，１
１１の大きさをIE(Q8)／n′（＝IE(Q9)／n′）に選ぶ事
で決定
される。ここでｎ＝n′＝２に選ぶと、出力端１０
５，１０６での電圧利得は、同じものが得られ、
式で示されるVinaxは従来例と同じで、VCCnioが
改善出来る。即ち、トランジスタ１〜４のVCE(sat)
としては、動作電流１／n′（＝２）の為第３図に
示す様にトランジスタ１〜４のnpnトランジスタ
のエミツタ電流密度が1/2になるのでVCE(sat)が1/2
となり、さらにトランジスタ１５，１７の順方向
電圧VBEも動作電流が１／n′（＝２）の為、18ｍｖ
低くなる。従つてVCCnio′は
VCCnio′＝Vimax＋VCE(Sat)(Q8)＋VCE(Sat)(Q1)
＋VBE(Q15)＝1.0＋0.2＋0.05＋0.68＝1.93V
と従来例より低電圧動作となる。さらにコレクタ
飽和抵抗は通常＋3000〜5000ppn/℃の温度依存性
を持つので常温での値が小さくなる事はメリツト
となる。VCCnio2.0Vと本願のVCCnio′1.93Vとは初期
動作電圧3Vの電池２本動作の上では、動作限界を
のばす上でも非常に大きいメリツトとなる。 Next, emitter area formation will be explained. Basically, the method for determining n is for transistors 8 and 9.
Assuming that the emitter currents I E(Q8) and I E(Q9) are almost equal to the collector currents, the added constant current sources 110, 1
It is determined by choosing the size of 11 as I E(Q8) /n' (=I E(Q9) /n'). Here, if we choose n=n'=2, the output terminal 10
The same voltage gain is obtained at 5,106,
V inax shown by the formula is the same as the conventional example, and V CCnio can be improved. That is, V CE(sat) of transistors 1 to 4
Since the operating current is 1/n' (=2), the emitter current density of the npn transistors of transistors 1 to 4 becomes 1/2 as shown in Figure 3, so V CE(sat) becomes 1/2.
Furthermore, the forward voltage V BE of transistors 15 and 17 is also 18 mV because the operating current is 1/n' (=2).
It gets lower. Therefore, V CCnio ′ is V CCnio ′ = Vimax + V CE(Sat)(Q8) +V CE(Sat)(Q1) +V BE(Q15) = 1.0 + 0.2 + 0.05 + 0.68 = 1.93 V , which is lower voltage operation than the conventional example. becomes. Furthermore, the collector saturation resistance usually has a temperature dependence of +3000 to 5000 ppn/ °C, so a smaller value at room temperature is an advantage. V CCnio 2.0 V and V CCnio '1.93 V in this application have a great advantage in extending the operating limit when operating with two batteries with an initial operating voltage of 3 V.
なお、トランジスタ３，４および９は、互いに
逆相の出力を得るためと、出力の直流電圧変化を
おさえるためとの目的で挿入したものであるので
これらは原理的に必要ない。本発明で示した回路
は、各種復調回路や位相検出回路に応用できる。 Note that the transistors 3, 4, and 9 are inserted for the purpose of obtaining outputs with opposite phases to each other and suppressing changes in the DC voltage of the output, so they are not necessary in principle. The circuit shown in the present invention can be applied to various demodulation circuits and phase detection circuits.
第１図は従来例を示す回路図、第２図は本発明
の一実施例を示す回路図、第３図は一般的NPN
トランジスタのコレクタ電流IC−コレクタ・エミ
ツタ間飽和電圧VCE(sat)特性を示すグラフである。
トランジスタ：１，２，３，４，８，９，１
５，１６，１７，１８、抵抗：６，７，１１，１
２，１３，１４，１９，２０、端子：１０１，１
０２，１０３，１０４，１０５，１０６、接地：
１００、電源：１０９、信号源：１０７，１０
８、バイアス源：５，１０、定電流源：１１０，
１１１。
Fig. 1 is a circuit diagram showing a conventional example, Fig. 2 is a circuit diagram showing an embodiment of the present invention, and Fig. 3 is a general NPN.
2 is a graph showing characteristics of collector current I C -collector-emitter saturation voltage V CE (sat) of a transistor. Transistor: 1, 2, 3, 4, 8, 9, 1
5, 16, 17, 18, resistance: 6, 7, 11, 1
2, 13, 14, 19, 20, terminal: 101, 1
02, 103, 104, 105, 106, ground:
100, power supply: 109, signal source: 107, 10
8, bias source: 5, 10, constant current source: 110,
111.
Claims (1)
されベースに第１の信号が供給される第１のトラ
ンジスタと、夫々のエミツタが前記第１のトラン
ジスタのコレクタに接続されベース間に第２の信
号が供給される第２および第３のトランジスタ
と、前記第２のトランジスタのコレクタと第２の
電位点との間にコレクタ−エミツタ路が接続され
た第４のトランジスタと、このトランジスタ・ベ
ースコレクタ間を接続する手段と、前記第４のト
ランジスタのエミツタ・ベース路にエミツタ・ベ
ース路が並列に接続されコレクタから出力信号が
取り出される第５のトランジスタとを有するトラ
ンジスタ回路であつて、前記第１のトランジスタ
のコレクタと前記第２の電位点との間に電流源を
設け、かつ前記第５のトランジスタのエミツタ・
ベース接合面積を前記第４のトランジスタのエミ
ツタ・ベース接合面積よりも大きくしたことを特
徴とするトランジスタ回路。1 A first transistor whose emitter is connected to a first potential point via a resistor and whose base is supplied with a first signal; and a second transistor whose emitter is connected to the collector of the first transistor and whose base is supplied with a first signal. a fourth transistor whose collector-emitter path is connected between the collector of said second transistor and a second potential point; and said transistor's base. A transistor circuit comprising: means for connecting the collectors; and a fifth transistor whose emitter-base path is connected in parallel to the emitter-base path of the fourth transistor, and from which an output signal is taken out from the collector. a current source is provided between the collector of the first transistor and the second potential point;
A transistor circuit characterized in that a base junction area is larger than an emitter-base junction area of the fourth transistor.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50153854A (en) * | 1974-05-30 | 1975-12-11 | ||
| JPS58195309A (en) * | 1982-05-11 | 1983-11-14 | Pioneer Electronic Corp | Voltage gain controlling amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60113507A (en) | 1985-06-20 |
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