JPH02199851A

JPH02199851A - Semiconductor device

Info

Publication number: JPH02199851A
Application number: JP1017651A
Authority: JP
Inventors: Masanori Isoda; 磯田　正典; Jun Eto; 潤衛藤; Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木; Yasushi Watanabe; 泰渡辺; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1989-01-30
Filing date: 1989-01-30
Publication date: 1990-08-08

Abstract

PURPOSE:To reduce an irregularity in an operation speed between chips and to realize a high speed ir a system by a method wherein the operation speed is measured at each chip and a power-supply voltage inside the chip is changed. CONSTITUTION:After a chip 10 has been completed, an operation speed of a circuit 40 is measured at each chip by using an operation-speed measuring means 20. Then, on the basis of this result, a power-supply voltage 30 inside the chip 10 is controlled in such a way that the operation speed becomes a target value. In this manner, the operation speed inside the chip 10 is measured by using the means to measure the operation speed, and the power-supply voltage inside the chip 10 is changed a on the basis of its result in such a way that the operation speed becomes the target value; accordingly, it is possible to reduce an irregularity in the operation speed between chips 10.

Description

【発明の詳細な説明】[Detailed description of the invention] 【産業上の利用分野】[Industrial application field]

本発明は半導体装置の性能改善に係り、特にチップ間で
動作速度をそろえることができる半導体装置に関する。The present invention relates to improving the performance of a semiconductor device, and particularly to a semiconductor device in which operating speeds can be made uniform between chips.

【従来の技術】[Conventional technology]

特開昭５７−１７２７６１号、特願昭５６−１６８６９
８号などに、メモリチップ内に電圧変換手段を設け、外
部電源電圧を低くして、チップ内の微細素子を動作させ
る技術が開示されている。Japanese Patent Application Publication No. 172761/1983, Patent Application No. 16869/1983
No. 8 discloses a technique in which a voltage conversion means is provided in a memory chip to lower the external power supply voltage to operate minute elements in the chip.

【発明が解決しようとする課題１しかし、上記従来技術では製造条件によるチップ間の動
作速度のバラツキについて充分考慮がなされていない、
メモリの動作速度の高速化は著しく、これらを使うシス
テムも年々高速化されている。しかし、多数のメモリを
使うシステムにおいては、メモリチップ間で動作速度に
バラツキがあるとシステムを設計するとき、予めマージ
ンをとって設計する必要がある。従って、システムの高
速化が難しくなる。【課題を解決するための手段１上記目的は、チップ内に回路の動作速度を測定するため
の手段と、チップ内の電源電圧を制御する手段を設け、
回路の動作速度を測定しその結果によりチップ内の電ｇ
電圧を制御することにより達成される。【作用】上記動作速度を測定するための手段を用いてチップ内の
動作速度を測定し、その結果により動作速度が目標とす
る値となるようにチップ内の電源電圧を変えるのでチッ
プ間の動作速度のバラツキを低減できる。［実施例］本発明の一実施例を第１図を用いて説明する。同図で１０は半導体チップ、４０はメモリあるいはロジ
ック回路、２０はメモリあるいはロジック回路の動作速
度を測定する手段、３０はメモリあるいはロジック回路
で使う電源電圧（チップ内の電源電圧）を制御する手段
である。一般に半導体装置の動作速度は電源電圧の変化に応じて
変わる。例えば、ＤＲＡＭでは電源電圧が高くなると動
作速度が速くなることが知られている。本実施例は、こ
の特性を利用して回路の動作速度を制御する。すなわち
、チップ完成後に動作速度測定手段により各チップ毎に
動作速度を測定する１次に、その結果によりチップ内の
電源電圧を、動作速度が目標の値となるように制御する
。これにより、チップ間で動作速度のバラツキを低減する
ことができる。従って、システム設計が容易となり、シ
ステムの高速化も可能となる。第２図は本発明の他の実施例である。本実施例では回路の動作速度はメモリ回路の動作を直接
測定することによりモニタする。第２図で１０は半導体
チップ、４０はメモリ回路、３０はメモリ回路で使う電
源電圧を制御する手段である。また、５０．６０はポン
デイグパッドで、５０はメモリのアドレス信号の入力用
、６０はメモリのデータの出力用である。本実施例では、アドレス信号を入力してからデータが出
力されるまでのメモリの動作速度を測定する。その結果
により電源電圧制御手段を用いてチップ内の電源電圧を
制御しメモリの動作速度を目標とする値にそろえる。以上によりメモリチップ間で動作速度のバラツキを低減
することができ、従って、システム設計が容易となり、
システムの高速化も可能となる。第３図は本発明の他の実施例である。本実施例では回路の動作速度はチップ内に設けた縦続接
続のインバータの遅延時間を測定することによりモニタ
する。第３図で１０は半導体チップ、４０はメモリもしくはロ
ジック回路、３０はメモリもしくはロジック回路で使う
電源電圧を制御する手段である。また、９０は縦続接続したインバータ列で、７０．８ｏ
は動作速度測定用パッドである。同じチップ上に設けた回路４ｏとインバータ列９０は動
作速度が同様にばらつく。本実施例ではインバータ列９
０の遅延時間を測定し、その結果により電源電圧制御手
段でチップ内の電源電圧を制御し回路の動作速度を目標
とする値にそろえる。従って、チップ間で動作速度のバラツキを低減すること
ができ、システムを高速化することができる。また、本
実施例ではインバータ列を使って動作速度をモニタする
ので測定が容易である。第４図は本発明の他の実施例である。本実施例では、回路の動作速度は、チップ内に設けたリ
ングオシレータの発振周波数を測定することによりモニ
タする。第４図で１０は半導体チップ、４０はメモリも
しくはロジック回路、３０はメモリもしくはロジック回
路で使う電源電圧を制御する手段である。また、１１０
はリングオシレータで、８０はその発振周波数を測定す
るためのパッドである。同じチップ上に設けた回路４０
とリングオシレータ１１０は動作速度が同様にばらつく
。リングオシレータ１１０の発振周波数を測定することに
より回路４０の動作速度を推定できる。その結果により電源電圧制御手段３ｏでチップ内の電源
電圧を制御し回路の動作速度を目標とする値にそろえる
。これにより、チップ間の動作速度のバラツキを低減で
き、システムを高速化できる。また、本実施例ではリングオシレータの発振周波数によ
り回路の動作速度をモニタするので測定が容易である。第５図を用いてメモリ回路で使用される電源電圧制御の
実施例について述べる。同図（ａ）でｌＯは半導体チップである。１はメモリセ
ルアレイ、２はメモリセルアレイの動作を制御する周辺
回路である。１００はメモリ回路で使う電源電圧ＶＬを
決めるための基準電圧を作る回路である。ここではヒユ
ーズＦＯ〜Ｆ３を用いて基準電圧を発生するＶ　ＲＥＦ
発生回路６〜９を切り換える。このＶＲＥ！Ｆ発生回路６〜９ではそれぞれ異なる基準
電圧を作っている。このＶ　ＲＥＦ発生回路としては第
５図（ｂ）に示すものがある。この回路は、トランジス
タＭ１とＭ２のしきい値電圧の差で基準電圧を作る。第５図（ａ）で４はチップ外部から１人力された電源電
圧Ｖｃｃと上記基準電圧を用いてチップ内の電源電圧ｖ
しを作るｖし発生回路である。この回路としては米国特
許第４１００４３７号に示すものがあり、これを第５図
（Ｑ）に示す。この回路は基準電圧ＶＲと抵抗Ｒ２，Ｒ
３によりｖしを作る。なお、Ａ１は差動環＠器である。第５図（ａ）でＰＯ〜Ｐ３はＰチャネルＭＯ３ＦＥＴ、
Ｎｏ−Ｎ３はＮチャネルＭＯ５ＦＥＴでありスイッチを
構成している。ＲＯ〜Ｒ３は抵抗である。３，５はボン
ディングパッドであり、３はチップ外部からの電源電圧
Ｖｃｃ入力用、５はメモリ信号出力用（Ｄ　０（ＩＴパ
ッド）である。本実施例でのチップ内の電源電圧ｖしの制御は次のよう
に行なう。ここで、ＶＲＥＦ発生回路の出力電圧（基準
電圧）の大きさはＶ　ｎ　ｔ　＜　Ｖ　ＲＯ＜　Ｖ　ｎ
　＠くｖＲ３となっているものとする。全ヒユーズを切断しない状態では、ＮＤＯが高レベル（
Ｖｃｃ）、ＮＤＩ　〜ＮＤ３が低レベル（ＯＶ）となっ
ている。従って、スイッチ用のＭＯＳＦＥＴのＰＯ，Ｎ
Ｏがオン、Ｐ１〜Ｐ３．Ｎｌ−Ｎ３がオフとなる。従っ
て、Ｖｔ、発生回路に入力される基準電圧はＶＦＩｏと
なる。この時、ＶＬ発生回路によりＶＲＯに対応した電
圧ｖＬが出力され。これがチップ内で使う電源電圧となる。この状態でＤ　
ｏｕｔパッドを使いメモリのアクセス時間を測定する。この時アクセス時間が目標とするアクセス時間より大き
かった場合は、例えばヒユーズＦＯとＦ２を切断する。これにより、ＮＤＯは低レベル、ＮＤ２は高レベルにな
りＰＯ，Ｎｏはオフ、Ｆ２゜Ｎ２はオンとなる。従って
、■し発生回路にＶＲ。が入力され、■しはｖＲｌｌが入力されていた時よりも
上昇する。通常、ＤＲＡＭでは電源電圧が高くなるとアクセス時間
は速くなる。従ってこの場合、アクセス時間はＶＲ，が
入力されていたときより速くなる。これによりアクセス時間を、目標とするアクセス時間に
近づけることができる。基準電圧がｖＲ，の時のアクセ
ス時間が、目標より小さい場合はヒユーズＦＯとＦｌを
切断し、ＶＬ発生回路にはｖＲｌを入力する。これによ
りＶｔ、を低くし、アクセス時間を遅くする。基準電圧発生回路を多数設け、この電圧とアクセス時間
の関係を予め明らかにしておけば、詳細にアクセス時間
を目標とする値に近づけることができる。以上述べたように本実施例によれば、アクセス時間をチ
ップ完成後に目標に合わせて調整できるのでアクセス時
間のチップ間のバラツキを低減することができる。従っ
て高速のシステムの設計が容易となる。次に第５図（ｂ）に示すＶＲεＦ発生回路を説明する。この回路はＮチャネルＭＯＳＦＥＴ−Ｍｌ。Ｍ２とＰチャネルＭＯＳＦＥＴ−Ｍ４．Ｍ５及び抵抗Ｒ
１からなる。Ｍ２は標準のしきい値電圧ＶＴＲを持つエ
ンハンスメント形ＭＯＳＦＥＴであり、ＭｌはＶｔｐよ
り高いしきい値電圧Ｖ　ＴＥＥを持つエンハンスメント
形ＭＯＳＦＥＴである。Ｍ４とＭ５とは、ゲート及びソースを共有したカレント
ミラー回路１０を祷成している。電流比（ミラー比）は
、Ｍ４とＭ５との定数比によって決まる。ＭｌとＭ２の
定数が等しく、いずれも飽和領域で動作しているとする
と、次の３つの式が成り立つ。Ｉ、＝βＥＥ　（Ｖ、　−ＶＴＥＥ）　”　／　２　　
　　−−　（１）Ｉ２＝βｅ　（Ｖ、−ＶＲ−ＶＴＥ）
　”／　２　　−・・（２）Ｉ、＝ＶＲ／Ｒ，−・＝（
３）ここで、βＥＥはＭｌのチャネルコンダクタンス、βＥ
はＭ２のチャネルコンダクタンス、■□はノード１の電
圧である。これらの式より、ミラー比α＝１　（１１：　Ｉ、＝α：１）。 βＥｌｌ！弁βＥとして計算すると。ＶＲ：ＶＴＥＥ−Ｖｔｐ　　　　　　　　　　　　　　
　　　　　　−−（４）となり、ＭｌとＭ２とのしきい
値電圧の差を基準電圧ＶＲとすることができる。第５図（ｃ）に示すＶｔ、発生回路を説明する。この回路は米国特許４，１００，４３７号に開示されて
いる。この回路は差動増幅器Ａ１、ＰチャネルＭＯＳＦ
ＥＴ−Ｍ６、抵抗Ｒ２、Ｒ３より成る。ここで差動増幅器Ａ１の増幅度を０１としＭ６の増幅度
を０２とすると、差動増幅器Ａ１とＭ６の全体の増幅度
ＧはＧ＝Ｇ１・Ｇ２　　　　　　　　　　　・・・・・・（
５）となる、この時出力電圧ＶＬは、（Ｇ−Ｒ３／　（Ｒ２＋Ｒ３）−１）・ＶＬ＝Ｇ−ｖＲ
・・・・・・（６）ＶＬ＝Ｇ　　−ＶＲ／　　（Ｇ　　−Ｒ３／　　（Ｒ２
＋Ｒ３）　　　　１）＝ＶＲ／　　（Ｒ３／　　（Ｒ２
＋Ｒ３）　　　（１／Ｇ））’＝　　（Ｒ２＋Ｒ３）　
　・ＶＲ／Ｒ３−”・（７）となる。ただし、Ｇ）１と
する。以上のように、内部電源電圧ＶＬは基準電圧ＶＲを抵抗
Ｒ２及びＲ３で分割した値に設定できる。本発明の他の実施例を第６図に示す。本実施例は基準電圧発生回路の切り換えを、チップをパ
ッケージに実装するときのボンディングによって行なう
ものである。従って、基準電圧発生回路を切り換える部
分以外は第５図に示す実施例と同一である。第６図において、２０，２１，２２，２３は基準電圧発
生回路切り換え用のボンディングパッドである。この回
路での電源の切り換えは次のようにして行なう、ここで
、第５図と同様にＶ　ＲＥＦ発生回路の出力電圧（基準
電圧）の大きさはＶＲ工くｖＲｌ＜ＶＲ，＜ＶＲ，とな
っているものとする。全パッドをボンディングしない状態では、ＮＤＯが高レ
ベル（Ｖｃｃ）、ＮＤ１〜ＮＤ３が低レベル（ＯＶ）と
なっている、従って、ＶＬ発生回路に入力される基準電
圧はＶＦＩｏとなる。この時、ＶＬ発生回路によりＶＦ
ｌｏに対応した電圧ｖしが出力され、これがチップ内で
使う電源電圧となる。この状態でＤＯＩＪＴパッドを使いメモリのアクセス時
間を測定する。このアクセス時間が目標とするアクセス
時間より大きかった場合は、チップをパッケージに実装
するときに、例えばパッド２０を接地端子にボンディン
グし、パッド２２を電源端子にボンディングする。これ
により、■し発生回路にＶＲ２が入力され、■しはＶＲ
ｏが入力されていた時よりも上昇する。通常、ＤＲＡＭでは電源電圧が高くなるとアクセス時間
は速くなる。従って、この場合はＶＲ，が入力されてい
たときより速くなり、アクセス時間を目標とする値に近
づけることができる。また、基準電圧がＶｌｌｌｏの時
のアクセス時間が、目標より小さい場合は、パッド２０
を接地端子にボンディングし、パッド２１を電源端子に
接続する。これにより、ＶＬ発生回路にはＶＲ工が入力
され、ＶＬは低くなる。したがってアクセス時間は遅く
なり。アクセス時間を目標とする値に近づけることができる。以上述べたように本実施例によれば、チップ実装時に基
準電圧切り換え用ボンディングパッドを選択的にボンデ
ィングしてチップ内の電源電圧を制御し、アクセス時間
をそろえるのでアクセス時間のチップ間のバラツキを低
減することができる。従って、システムの高速化が図れる。第７図は本発明の他の実施例である。本実施例はチップ内の電源電圧をメモリセルアレイ用Ｖ
ＬＩ、と周辺回路用ｖし、に２種設けた点が第５図と異
なる。それ以外の回路構成は第５図に示す実施例と同一
である。第７図で、ＶＬ、ｏはメモリセルアレイに供給する電源
電圧、Ｖｔ、よけ周辺回路に供給する電源電圧である。ｖＬ、はＶＬＯ発生回路、Ｖ＋、□はＶＬｉ発生回路に
よりそれぞれ作る５ＶＬ６発生回路用の基準電圧はＶ　
ＲＥＦ、。発生回路〜ＶＲＥＦｏｚ発生回路で作る。ま
た、ＶＬ□発生回路用の基準電圧はＶＲＥＦＩＱ発生回
路〜ＶＲＥＦよ３発生回路で作る。本実施例での基準電圧の切り換えは次のように行なう。ヒユーズを切断せずｖＲＥＦ、。発生回路、ＶＲＥＩ−
□。発生回路の基準電圧を用いて作った電源電圧をメモ
リセルアレイ及び周辺回路に供給する。次に、この電圧でのメモリの動作速度を測定する。この結果を用いて、第５図に示す実施例のようにメモリ
セルアレイ用、周辺回路用のＶ　ＲＥＦ発生回路を切り
換える。通常、ＤＲＡＭではメモリセルアレイの占有面積が大き
いので、チップ寸法を小さくするためメモリセルアレイ
では周辺回路よりも微細化な素子を用いる。そのためメ
モリセルアレイに用いる素子の各種耐圧は低くなってい
る。そこで本実施例ではメモリセルアレイと周辺回路で
電源電圧を分けて使う。予め各種基準電圧とメモリセルアレイの動作速度、各種
基準電圧と周辺回路の動作速度の関係を明らかにしてお
けば、目標速度にあった基準電圧を選ぶことができる。従って、本実施例でもアクセス時間を目標とする値にそ
ろえることができるので、チップ間のアクセス時間のバ
ラツキを低減できる１本実施例によれば、メモリセルア
レイと周辺回路で電源電圧を独立に供給できるのでメモ
リセルアレイに用いる電源電圧は周辺回路よりも低くで
き、素子の破壊を防ぐことができる。また、周辺回路と
メモリセルアレイの動作速度の整合をとることができる
。第８図及び第９図は本発明の他の実施例である。これらの実施例はアクセス時間の測定結果によりＶｔ、
発生回路内の帰還回路の定数を変える。これによりチッ
プ内の電源電圧を制御してアクセス時間を目標とする値
にするものである。第８図に示す実施例では、基準電圧ＶＲ，及びＶＲ工は
一定値とする。Ｖｔ、発生回路は帰還回路の抵抗をヒユ
ーズにより切り換えチップ内の電源電圧値を制御する。これ以外は第７図に示す実施例と同一である。第８図に
おいてｖし。、Ｖｔ、１は次式で表される。Ｖしｏ　＃　　（Ｒ２＋　Ｒ１１）　　　・　ＶＲＯ／
　Ｒ１１・・・（８）ＶＬ−”＝　　（Ｒ４＋　Ｒ１２
）　　・ＶＲＬ／　Ｒ１２−（９）ここで、Ｒ１１はノ
ードＮＤＯと接地間の合成抵抗、Ｒ１２はノードＮＤＩ
と接地間の合成抵抗である。Ｒ１１及びＲ１２は切断するヒユーズを変えることによ
り抵抗値が変わる。これにより差動増幅器への帰還電圧
を変えることができ、チップ内の電源電圧ＶＬ、、　Ｖ
Ｌ、を制御することができる。従って、アクセス時間を
制御することができ、チップ間のアクセス時間のバラツ
キを低減できる。また本実施例では、基準電圧発生回路
はメモリセルアレイ用と周辺回路用の２個でよく、チッ
プ寸法を小さくできる。第９図も、基準電圧ＶＲ０及びＶＲ工は一定値とする。ＶＬ発生回路は帰還回路の抵抗をヒユーズにより切り換
えてチップ内の電ｇ電圧を制御する。第９図においてＶＬ、ｏ、ＶＬ、は次式で表される。ＶＬ（１”Ｆ　　（Ｒ２＋　Ｒ１３）　　　・　ＶＲＯ
／　Ｒ１３・・・（１０）Ｖｂ、幻（Ｒ４＋Ｒ１４）　
　・ＶＲ，／　Ｒ１４−１１１）ここで、Ｒ１３はノー
ドＮＤＯと接地間の合成抵抗、Ｒ１４はノードＮＤＩと
接地間の合成抵抗である。Ｒ１３及びＲ１４は切断するヒユーズを変えることによ
り抵抗値が変わる。これにより、チップ内の電源電圧ｖ
しいＶＬ、を制御することができる。従って、アクセス時間を制御することができチップ間の
アクセス時間のバラツキを低減できる。なお、第８図及び第９図で示すヒユーズで切り換える抵
抗の数を多くすることにより詳細にアクセス時間を制御
することができる。第１０図は本発明の他の実施例である。第１０図は基準
電圧を切り換えるためのヒユーズを切断する回路の実施
例である。第１０図で５点線で囲んだ同、１１５以外は
第５＠に示す実施例と同じである。回路１５において、ＰＤ１〜ＰＤ６はパッドで、ＰＤＩ
は電源用、ＰＤ２は接地用、ＰＤ３〜ＰＤ６はヒユーズ
を切断すためのものである。全ヒユーズが接続された状
態では、ノードＮＤＯＯ〜ＮＤ３０は抵抗ＲＯＯ及びＮ
チャネルＭＯＳＦＥＴ・ＮＯＯによりほぼ電源電圧に保
たれている。従って、ラッチ回路ＬＯ〜Ｌ３の出力ノー
ドＮＤＯ２〜ＮＤ３２も電源電圧となっている。これに
よりノードＮＤＯ３が電源電圧、ＮＤ１３〜ＮＤ３３は
接地電位となる。これによりＭＯＳＦＥＴ−ＮＯがオン
、Ｎ１〜Ｎ３がオフとなり、■し発生回路には基＄電圧
ＶＦ１．．が入力される。基準電圧発生回路を切り換えるためのヒユーズの切断は
次のように行う。プローブ針を用いてパッドＰＤＩに電源電圧を供給し、
パッドＰＤ２を接地する。ヒユーズＦＯを切断する場合
はパッドＰＤ３を高レベルにする。これによりヒユーズＦＯ，ＮチャネルＭＯ５ＦＥＴ−Ｎ
ＧＯを通して過大な電流が流れ、ヒユーズＦＯが切断さ
れる。この時の電流はＮチャネル間Ｏ３ＦＥＴ−ＮＧＯ
のチャネル幅、チャネル長により調整する。なお、他の
ヒユーズを切断する場合は、それぞれのヒユーズに対応
したＭＯＳＦＥＴをオンとする。本実施例では、プローブ針から電圧を印加することによ
りヒユーズを切断するので、レーザ光を使うような特別
なヒユーズ切断装置を必要としない。また、ウェハ状態
でアクセス時間の測定と基準電圧発生回路の切り換えが
同時に行え、比較的に短い時間でアクセス時間の制御が
できる。第１１図及び第１２図は本発明の他の実施例である。第
１１図及び第１２図はＶＬ発生回路及びＶＲＥＦ発生回
路の帰還回路の定数切り換え用ヒユーズに切断用回路を
設けた実施例である。第１１図はｖし発生回路の帰還回路の抵抗を切り換え、
チップ内の電源電圧を制御するものである。回路１６は
チップ内の電源電圧を作るＶｔ、発生回路である。この
回路ではＮチャネル間Ｏ３ＦＥＴ−Ｎｏ−Ｎ３をオン・
オフすることにより帰還回路の抵抗を切り換える。上記
ＭＯＳＦＥＴのオン・オフは回路１５のヒユーズを切断
することにより制御する。回路１５は第１０図に示すも
のと同一である。本実施例によると回路１５のヒユーズＦＯ−Ｆ３を選択
的に切断することによりＶＬ発生回路の帰還抵抗を変え
ることができ、チップ内の電源電圧が制御できる。従っ
て、アクセス時間のチップ間のバラツキを低減できる。また、ＶＲＥＦ発生回路は１個でよくチップ寸法を小さ
くできる。第１２図はＶＲＥＦ発生回路の帰還回路の抵抗を切り換
えてチップ内の電源電圧を制御するものである。回路１
７は基準電圧発生回路である。この回路ではＮチャネル
ＭＯＳＦＥＴ−Ｎｏ−Ｎ３をオン・オフすることにより
抵抗ＲＩＯ〜Ｒ１３を切り換える。このＭＯＳＦＥＴの
オン・オフは回路１５のヒユーズを切断することにより
制御する。回路１５は第１０図に示すものと同一である。本実施例によると回路１５のヒユーズＦＯ〜Ｆ３を切断
することにより基準電圧発生回路の抵抗を変え、これに
より基準電圧を制御する。したがって、ＶＬ発生回路の
出力電圧が制御でき、アクセス時間のチップ間のバラツ
キを低減できる。また、Ｖ　ＲＥＦ発生回路は１個でよ
く、チップ寸法を小さくできる。[Problem to be solved by the invention 1] However, in the above-mentioned conventional technology, sufficient consideration is not given to variations in operating speed between chips due to manufacturing conditions.
Memory operating speeds have increased significantly, and the systems that use them are also becoming faster every year. However, in a system that uses a large number of memories, if there are variations in operating speed between memory chips, it is necessary to allow a margin in advance when designing the system. Therefore, it becomes difficult to speed up the system. [Means for solving the problem 1] The above purpose is to provide a means for measuring the operating speed of the circuit in the chip and a means for controlling the power supply voltage in the chip,
Measure the operating speed of the circuit and use the results to determine the voltage within the chip.
This is achieved by controlling the voltage. [Operation] The operating speed within the chip is measured using the above-mentioned means for measuring operating speed, and the power supply voltage within the chip is changed based on the result so that the operating speed reaches the target value. Variations in speed can be reduced. [Example] An example of the present invention will be described with reference to FIG. In the figure, 10 is a semiconductor chip, 40 is a memory or logic circuit, 20 is a means for measuring the operating speed of the memory or logic circuit, and 30 is a means for controlling the power supply voltage (power supply voltage inside the chip) used in the memory or logic circuit. It is. Generally, the operating speed of a semiconductor device changes depending on changes in power supply voltage. For example, it is known that the operating speed of a DRAM increases as the power supply voltage increases. This embodiment utilizes this characteristic to control the operating speed of the circuit. That is, after the chip is completed, the operating speed of each chip is first measured by the operating speed measuring means, and then the power supply voltage within the chip is controlled based on the result so that the operating speed becomes a target value. This makes it possible to reduce variations in operating speed between chips. Therefore, the system design becomes easy and the system speed can be increased. FIG. 2 shows another embodiment of the invention. In this embodiment, the operating speed of the circuit is monitored by directly measuring the operation of the memory circuit. In FIG. 2, 10 is a semiconductor chip, 40 is a memory circuit, and 30 is means for controlling the power supply voltage used in the memory circuit. Further, 50 and 60 are pond pads, 50 is for inputting a memory address signal, and 60 is for outputting memory data. In this embodiment, the operating speed of the memory from inputting an address signal to outputting data is measured. Based on the result, the power supply voltage within the chip is controlled using the power supply voltage control means, and the operating speed of the memory is adjusted to the target value. With the above, it is possible to reduce variations in operating speed between memory chips, and therefore system design is facilitated.
It also becomes possible to speed up the system. FIG. 3 shows another embodiment of the invention. In this embodiment, the operating speed of the circuit is monitored by measuring the delay time of cascade-connected inverters provided within the chip. In FIG. 3, 10 is a semiconductor chip, 40 is a memory or logic circuit, and 30 is a means for controlling the power supply voltage used in the memory or logic circuit. In addition, 90 is a cascade-connected inverter row, 70.8 o
is a pad for measuring operating speed. The operating speeds of the circuit 4o and the inverter array 90 provided on the same chip similarly vary. In this embodiment, the inverter row 9
The delay time of 0 is measured, and based on the result, the power supply voltage in the chip is controlled by the power supply voltage control means to adjust the operating speed of the circuit to the target value. Therefore, variations in operating speed between chips can be reduced, and the system can be made faster. Furthermore, in this embodiment, the operating speed is monitored using an inverter array, so measurement is easy. FIG. 4 shows another embodiment of the invention. In this embodiment, the operating speed of the circuit is monitored by measuring the oscillation frequency of a ring oscillator provided within the chip. In FIG. 4, 10 is a semiconductor chip, 40 is a memory or logic circuit, and 30 is means for controlling the power supply voltage used in the memory or logic circuit. Also, 110
is a ring oscillator, and 80 is a pad for measuring its oscillation frequency. Circuit 40 provided on the same chip
The operating speeds of the ring oscillators 110 and 110 similarly vary. By measuring the oscillation frequency of ring oscillator 110, the operating speed of circuit 40 can be estimated. Based on the result, the power supply voltage control means 3o controls the power supply voltage within the chip to adjust the operating speed of the circuit to the target value. This makes it possible to reduce variations in operating speed between chips and speed up the system. Furthermore, in this embodiment, the operating speed of the circuit is monitored by the oscillation frequency of the ring oscillator, so measurement is easy. An example of power supply voltage control used in a memory circuit will be described using FIG. In the same figure (a), IO is a semiconductor chip. 1 is a memory cell array, and 2 is a peripheral circuit that controls the operation of the memory cell array. 100 is a circuit for creating a reference voltage for determining the power supply voltage VL used in the memory circuit. Here, the reference voltage is generated using fuses FO to F3.
Switch generation circuits 6 to 9. This VRE! The F generation circuits 6 to 9 generate different reference voltages. An example of this VREF generating circuit is shown in FIG. 5(b). This circuit creates a reference voltage based on the difference between the threshold voltages of transistors M1 and M2. In FIG. 5(a), 4 is a power supply voltage V inside the chip using the power supply voltage Vcc input from outside the chip and the above reference voltage.
This is a v-shield generation circuit. This circuit is shown in US Pat. No. 4,100,437, and is shown in FIG. 5(Q). This circuit consists of a reference voltage VR and resistors R2, R
Create a v-shi by 3. Note that A1 is a differential ring. In FIG. 5(a), PO to P3 are P-channel MO3FETs,
No-N3 is an N-channel MO5FET and constitutes a switch. RO to R3 are resistors. 3 and 5 are bonding pads, 3 is for inputting the power supply voltage Vcc from outside the chip, and 5 is for memory signal output (D0 (IT pad)). Control is performed as follows.Here, the magnitude of the output voltage (reference voltage) of the VREF generation circuit is V n t < V RO < V n
Assume that it is @kuvR3. If all fuses are not cut, the NDO will be at a high level (
Vcc) and NDI to ND3 are at low level (OV). Therefore, PO, N of MOSFET for switch
O is on, P1 to P3. Nl-N3 is turned off. Therefore, Vt, the reference voltage input to the generation circuit becomes VFIo. At this time, the VL generation circuit outputs a voltage vL corresponding to VRO. This becomes the power supply voltage used within the chip. In this state D
Measure the memory access time using the out pad. At this time, if the access time is longer than the target access time, for example, fuses FO and F2 are disconnected. As a result, NDO becomes low level, ND2 becomes high level, PO and No are turned off, and F2°N2 is turned on. Therefore, VR is applied to the generation circuit. is input, and ■ becomes higher than when vRll is input. Generally, in a DRAM, the higher the power supply voltage, the faster the access time. Therefore, in this case, the access time is faster than when VR is input. This makes it possible to bring the access time closer to the target access time. If the access time when the reference voltage is vR is smaller than the target, fuses FO and Fl are cut off, and vRl is input to the VL generation circuit. This lowers Vt and slows down the access time. By providing a large number of reference voltage generating circuits and clarifying the relationship between the voltage and the access time in advance, the access time can be brought closer to the target value in detail. As described above, according to this embodiment, the access time can be adjusted in accordance with the target after the chip is completed, so that variations in access time between chips can be reduced. Therefore, it becomes easy to design a high-speed system. Next, the VRεF generation circuit shown in FIG. 5(b) will be explained. This circuit is an N-channel MOSFET-Ml. M2 and P-channel MOSFET-M4. M5 and resistance R
Consists of 1. M2 is an enhancement type MOSFET with a standard threshold voltage VTR, and Ml is an enhancement type MOSFET with a threshold voltage V TEE higher than Vtp. M4 and M5 form a current mirror circuit 10 that shares a gate and a source. The current ratio (mirror ratio) is determined by the constant ratio of M4 and M5. Assuming that the constants of Ml and M2 are equal and both operate in the saturation region, the following three equations hold true. I, = βEE (V, −VTEE) ” / 2
-- (1) I2=βe (V, -VR-VTE)
”/ 2 -... (2) I, = VR/R, -... = (
3) Here, βEE is the channel conductance of Ml, βE
is the channel conductance of M2, and ■□ is the voltage at node 1. From these formulas, mirror ratio α=1 (11: I, = α:1). βEl! Calculated as valve βE. VR:VTEE-Vtp
--(4), and the difference in threshold voltage between M1 and M2 can be used as the reference voltage VR. The Vt generation circuit shown in FIG. 5(c) will be explained. This circuit is disclosed in US Pat. No. 4,100,437. This circuit consists of a differential amplifier A1, a P channel MOSF
It consists of ET-M6, resistors R2 and R3. Here, if the amplification degree of differential amplifier A1 is 01 and the amplification degree of M6 is 02, the total amplification degree G of differential amplifier A1 and M6 is G=G1・G2...
5), the output voltage VL at this time is (G-R3/ (R2+R3)-1)・VL=G-vR
・・・・・・(6) VL=G −VR/ (G −R3/ (R2
+R3) 1)=VR/ (R3/ (R2
+R3) (1/G))'= (R2+R3)
・VR/R3−”・(7). However, it is assumed that G)1. As described above, the internal power supply voltage VL can be set to the value obtained by dividing the reference voltage VR by the resistors R2 and R3. Another embodiment is shown in Fig. 6. In this embodiment, the reference voltage generation circuit is switched by bonding when the chip is mounted on the package.Therefore, the parts other than the part for switching the reference voltage generation circuit are This is the same as the embodiment shown in Fig. 5. In Fig. 6, 20, 21, 22, and 23 are bonding pads for switching the reference voltage generation circuit.Switching of the power supply in this circuit is performed as follows. , Here, it is assumed that the magnitude of the output voltage (reference voltage) of the V REF generation circuit is VR, vRl<VR, <VR, as in FIG. , NDO is at high level (Vcc), and ND1 to ND3 are at low level (OV). Therefore, the reference voltage input to the VL generation circuit is VFIo. At this time, the VF
A voltage v corresponding to lo is output, and this becomes the power supply voltage used within the chip. In this state, the memory access time is measured using the DOIJT pad. If this access time is longer than the target access time, when the chip is mounted on a package, the pad 20 is bonded to the ground terminal and the pad 22 is bonded to the power supply terminal, for example. As a result, VR2 is input to the ■shi generation circuit, and ■shi is VR
The value increases compared to when o was input. Generally, in a DRAM, the higher the power supply voltage, the faster the access time. Therefore, in this case, the access time is faster than when VR is input, and the access time can be brought closer to the target value. In addition, if the access time when the reference voltage is Vllo is smaller than the target, the pad 20
is bonded to the ground terminal, and the pad 21 is connected to the power supply terminal. As a result, VR power is input to the VL generation circuit, and VL becomes low. Therefore, access time becomes slower. The access time can be brought closer to the target value. As described above, according to this embodiment, the reference voltage switching bonding pads are selectively bonded during chip mounting to control the power supply voltage within the chip and make the access times uniform, thereby reducing variations in access time between chips. can be reduced. Therefore, the speed of the system can be increased. FIG. 7 shows another embodiment of the invention. In this embodiment, the power supply voltage inside the chip is set to V for the memory cell array.
The difference from FIG. 5 is that two types are provided for LI and peripheral circuit. The other circuit configuration is the same as the embodiment shown in FIG. In FIG. 7, VL, o is the power supply voltage supplied to the memory cell array, and Vt is the power supply voltage supplied to the protection peripheral circuit. vL is the reference voltage for the 5VL6 generation circuit, which is generated by the VLO generation circuit, V+, and □ by the VLi generation circuit, respectively.
REF,. Generating circuit ~ Create with VREFoz generating circuit. Further, the reference voltage for the VL□ generation circuit is generated by three generation circuits from VREFIQ generation circuit to VREF. Switching of the reference voltage in this embodiment is performed as follows. vREF without cutting the fuse. Generation circuit, VREI-
□. A power supply voltage created using the reference voltage of the generation circuit is supplied to the memory cell array and peripheral circuits. Next, the operating speed of the memory at this voltage is measured. Using this result, the V REF generation circuits for the memory cell array and for the peripheral circuit are switched as in the embodiment shown in FIG. Normally, in a DRAM, the memory cell array occupies a large area, so in order to reduce the chip size, the memory cell array uses elements that are smaller than the peripheral circuits. Therefore, the breakdown voltages of various elements used in memory cell arrays are becoming lower. Therefore, in this embodiment, the power supply voltage is used separately for the memory cell array and the peripheral circuit. If the relationship between various reference voltages and the operating speed of the memory cell array, and the relationship between various reference voltages and the operating speed of the peripheral circuits are clarified in advance, it is possible to select a reference voltage that matches the target speed. Therefore, in this embodiment, the access time can be made to match the target value, thereby reducing the variation in access time between chips.According to this embodiment, the power supply voltage is independently supplied to the memory cell array and the peripheral circuit. Therefore, the power supply voltage used for the memory cell array can be lower than that for the peripheral circuits, and destruction of the elements can be prevented. Further, it is possible to match the operating speeds of the peripheral circuit and the memory cell array. FIGS. 8 and 9 show other embodiments of the present invention. In these embodiments, Vt,
Change the constants of the feedback circuit in the generator circuit. This controls the power supply voltage within the chip to set the access time to a target value. In the embodiment shown in FIG. 8, the reference voltage VR and VR voltage are set to constant values. Vt, the generation circuit controls the power supply voltage value within the chip by switching the resistance of the feedback circuit using a fuse. Other than this, the embodiment is the same as the embodiment shown in FIG. v in FIG. , Vt, 1 is expressed by the following equation. VRO # (R2+R11) ・VRO/
R11...(8)VL-"= (R4+ R12
) ・VRL/R12-(9) Here, R11 is the combined resistance between node NDO and ground, and R12 is the node NDI.
is the combined resistance between The resistance values of R11 and R12 change by changing the fuse to be cut. This allows the feedback voltage to the differential amplifier to be changed, increasing the internal power supply voltages VL, , V
L, can be controlled. Therefore, access time can be controlled and variations in access time between chips can be reduced. Further, in this embodiment, only two reference voltage generation circuits are required, one for the memory cell array and one for the peripheral circuit, and the chip size can be reduced. In FIG. 9 as well, the reference voltage VR0 and the VR voltage are assumed to be constant values. The VL generation circuit controls the voltage g within the chip by switching the resistance of the feedback circuit using a fuse. In FIG. 9, VL, o, and VL are expressed by the following formula. VL(1”F (R2+R13) ・VRO
/ R13...(10) Vb, illusion (R4+R14)
-VR,/R14-111) Here, R13 is a combined resistance between the node NDO and the ground, and R14 is a combined resistance between the node NDI and the ground. The resistance values of R13 and R14 change by changing the fuse to be cut. As a result, the power supply voltage v inside the chip
It is possible to control a new VL. Therefore, access time can be controlled and variations in access time between chips can be reduced. Note that the access time can be controlled in detail by increasing the number of resistors switched by the fuses shown in FIGS. 8 and 9. FIG. 10 shows another embodiment of the invention. FIG. 10 shows an embodiment of a circuit for cutting a fuse for switching the reference voltage. The components other than 115 surrounded by a five-dot line in FIG. 10 are the same as the embodiment shown in No. 5@. In the circuit 15, PD1 to PD6 are pads, and PDI
is for power supply, PD2 is for grounding, and PD3 to PD6 are for cutting fuses. When all fuses are connected, nodes NDOO to ND30 are connected to resistors ROO and N
It is maintained at approximately the power supply voltage by the channel MOSFET/NOO. Therefore, the output nodes NDO2 to ND32 of the latch circuits LO to L3 are also at the power supply voltage. As a result, the node NDO3 becomes the power supply voltage, and ND13 to ND33 become the ground potential. As a result, MOSFET-NO is turned on and N1 to N3 are turned off, and the base voltage VF1. ．． is input. The fuse for switching the reference voltage generation circuit is cut as follows. Supplying power voltage to pad PDI using a probe needle,
Ground pad PD2. When cutting fuse FO, set pad PD3 to high level. This allows the fuse FO, N-channel MO5FET-N
Too much current flows through GO, cutting fuse FO. The current at this time is between the N channel O3FET and NGO
Adjust according to channel width and channel length. Note that when cutting other fuses, the MOSFET corresponding to each fuse is turned on. In this embodiment, the fuse is cut by applying voltage from the probe needle, so a special fuse cutting device that uses laser light is not required. Furthermore, access time measurement and reference voltage generation circuit switching can be performed simultaneously in the wafer state, and access time can be controlled in a relatively short time. FIGS. 11 and 12 show other embodiments of the present invention. FIGS. 11 and 12 show an embodiment in which a cutting circuit is provided for the constant switching fuse of the feedback circuit of the VL generating circuit and the VREF generating circuit. Figure 11 shows how to switch the resistance of the feedback circuit of the voltage generation circuit.
It controls the power supply voltage within the chip. The circuit 16 is a Vt generating circuit that generates a power supply voltage within the chip. In this circuit, the N-channel O3FET-No-N3 is turned on.
By turning off, the resistance of the feedback circuit is switched. On/off of the MOSFET is controlled by cutting the fuse of the circuit 15. Circuit 15 is identical to that shown in FIG. According to this embodiment, by selectively cutting off the fuse FO-F3 of the circuit 15, the feedback resistance of the VL generation circuit can be changed, and the power supply voltage within the chip can be controlled. Therefore, variations in access time between chips can be reduced. Further, only one VREF generation circuit is required, and the chip size can be reduced. In FIG. 12, the power supply voltage within the chip is controlled by switching the resistance of the feedback circuit of the VREF generating circuit. circuit 1
7 is a reference voltage generation circuit. In this circuit, resistors RIO to R13 are switched by turning on and off N-channel MOSFET-No-N3. The on/off of this MOSFET is controlled by cutting the fuse of the circuit 15. Circuit 15 is identical to that shown in FIG. According to this embodiment, the resistance of the reference voltage generation circuit is changed by cutting the fuses FO to F3 of the circuit 15, thereby controlling the reference voltage. Therefore, the output voltage of the VL generation circuit can be controlled, and variations in access time between chips can be reduced. Further, only one VREF generation circuit is required, and the chip size can be reduced.

【発明の効果】【Effect of the invention】

以上のように、本実施例によるとチップ毎に動作速度を
測定してチップ内の電源電圧を変えるので、チップ間の
動作速度のばらつきを低減することができる。したがっ
て、システムを設計するときマージンを小さくでき、シ
ステムの高速化が図られる。As described above, according to this embodiment, since the operating speed is measured for each chip and the power supply voltage within the chip is changed, variations in operating speed between chips can be reduced. Therefore, when designing the system, the margin can be reduced, and the speed of the system can be increased.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図〜第４図は本発明の実施例の回路ブロック図、第
５図は本発明の一実施例の回路図で、同図（ａ）は本発
明をメモリに適用した例で、同図（ｂ）は基準電圧発生
回路の具体的例の回路図、同図（ｃ）は電源電圧発生回
路の具体的例の回路図、第６図〜第１２図は本発明をメ
モリに適用した実施例の回路図である。符号の説明１０・・・半導体チップ、２ｏ・・・動作速度測定手段
、３０・・・電源電圧制御手段、４０・・・メモリある
いはロジック回路第３図第５埠図回第６図第１１１Ｊ図Figures 1 to 4 are circuit block diagrams of embodiments of the present invention, Figure 5 is a circuit diagram of an embodiment of the present invention, and Figure (a) is an example in which the present invention is applied to a memory. Figure (b) is a circuit diagram of a specific example of a reference voltage generation circuit, Figure (c) is a circuit diagram of a specific example of a power supply voltage generation circuit, and Figures 6 to 12 are diagrams in which the present invention is applied to a memory. It is a circuit diagram of an example. Explanation of symbols 10...Semiconductor chip, 2o...Operation speed measuring means, 30...Power supply voltage control means, 40...Memory or logic circuit Fig. 3 Fig. 5 Pier circuit Fig. 6 Fig. 111J

Claims

【特許請求の範囲】１、メモリ回路、ロジック回路の少なくとも一つを含む
機能回路、該機能回路の動作速度を測定する手段、該機
能回路の電源電圧を制御する手段を有し、該機能回路の
動作速度の測定結果により該機能回路の電源電圧を設定
することを特徴とする半導体装置。２、上記機能回路の動作速度を測定する手段は、該機能
回路の信号入力用の端子及び信号出力用の端子であるこ
とを特徴とする請求項第１項記載の半導体装置。３、上記機能回路の動作速度を測定する手段は、インバ
ータを多段に縦続接続したインバータ列と、該インバー
タ列の信号入力用の端子及び信号出力用の端子であるこ
とを特徴とする請求項第１項記載の半導体装置。４、上記機能回路の動作速度を測定する手段は、複数の
インバータを用いたリング・オシレータとその出力用の
端子であることを特徴とする請求項第１項記載の半導体
装置。５、該電源電圧を制御する手段は該機能回路の電源電圧
を設定するための複数の基準電圧の発生手段と複数のヒ
ューズを有し、該ヒューズを選択的に切断することによ
り該電源電圧を制御することを特徴とする請求項第１項
記載の半導体装置。６、該電源電圧を制御する手段は該機能回路の電源電圧
を設定するための複数の基準電圧の発生手段と複数のボ
ンディングパッドを有し、チップ組み立て時該ボンディ
ングパッドを選択的にボンディングすることにより該電
源電圧を制御することを特徴とする請求項第１項記載の
半導体装置。７、該電源電圧を制御する手段は、該機能回路の電源電
圧を作るための基準電圧発生回路、その出力を受けて該
電源電圧を作るバッファ回路、該バッファ回路の複数の
帰還抵抗及び複数のヒューズを有し、該ヒューズを選択
的に切断することにより、該帰還抵抗を切り換え該電源
電圧を制御することを特徴とする請求項第１項記載の半
導体装置。８、該電源電圧を制御する手段は、該機能回路の電源電
圧を設定するための基準電圧発生回路、その基準電圧を
分圧する複数の抵抗及び複数のヒューズを有し、該ヒュ
ーズを選択的に切断することにより、該抵抗を切り換え
該基準電圧を制御することを特徴とする請求項第１項記
載の半導体装置。９、該ヒューズに切断用のＭＯＳＦＥＴ及び該ＭＯＳＦ
ＥＴの端子電圧を制御するパッドを設けたことを特徴と
する請求項第５項、第７項、第８項記載の半導体装置。[Scope of Claims] 1. A functional circuit including at least one of a memory circuit and a logic circuit, means for measuring the operating speed of the functional circuit, and means for controlling a power supply voltage of the functional circuit, the functional circuit comprising: A semiconductor device characterized in that a power supply voltage of the functional circuit is set based on a measurement result of the operating speed of the semiconductor device. 2. The semiconductor device according to claim 1, wherein the means for measuring the operating speed of the functional circuit is a signal input terminal and a signal output terminal of the functional circuit. 3. The means for measuring the operating speed of the functional circuit is an inverter array in which inverters are cascaded in multiple stages, and a signal input terminal and a signal output terminal of the inverter array. The semiconductor device according to item 1. 4. The semiconductor device according to claim 1, wherein the means for measuring the operating speed of the functional circuit is a ring oscillator using a plurality of inverters and its output terminal. 5. The means for controlling the power supply voltage has a plurality of reference voltage generating means and a plurality of fuses for setting the power supply voltage of the functional circuit, and controls the power supply voltage by selectively cutting the fuses. 2. The semiconductor device according to claim 1, wherein the semiconductor device is controlled. 6. The means for controlling the power supply voltage has a plurality of reference voltage generating means for setting the power supply voltage of the functional circuit and a plurality of bonding pads, and the bonding pads are selectively bonded during chip assembly. 2. The semiconductor device according to claim 1, wherein the power supply voltage is controlled by. 7. The means for controlling the power supply voltage includes a reference voltage generation circuit for generating the power supply voltage of the functional circuit, a buffer circuit receiving the output thereof and generating the power supply voltage, a plurality of feedback resistors of the buffer circuit, and a plurality of feedback resistors of the buffer circuit. 2. The semiconductor device according to claim 1, further comprising a fuse, and selectively cutting the fuse to switch the feedback resistor and control the power supply voltage. 8. The means for controlling the power supply voltage includes a reference voltage generation circuit for setting the power supply voltage of the functional circuit, a plurality of resistors for dividing the reference voltage, and a plurality of fuses, and selectively operates the fuses. 2. The semiconductor device according to claim 1, wherein the reference voltage is controlled by switching the resistor by disconnecting the resistor. 9. A MOSFET for cutting the fuse and the MOSF
9. The semiconductor device according to claim 5, 7, or 8, further comprising a pad for controlling the terminal voltage of the ET.