JPH02195728A - Pll circuit - Google Patents
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- 239000003990 capacitor Substances 0.000 abstract description 8
- 238000007599 discharging Methods 0.000 abstract description 7
- 230000010355 oscillation Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、自動車電話等に好適なＰＬＬ回路に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a PLL circuit suitable for automobile telephones and the like.
この発明は、可変分周器を具えたＰＬＬ回路において、
可変分周器の制御データに基づくアナログ変換電圧と、
低域フィルタを介して取り出された位相比較器の誤差電
圧とを加算して電圧制御発振器に供給することにより、
アナログ変換電圧分だけ位相比較器の誤差電圧を小さく
して、電圧制御発振器の発振周波数切換に際し、この誤
差電圧による低域フィルタのコンデンサの充放電時間を
短縮して、電圧制御発振器の発振周波数切換を速やかに
行なうようにしたものである。This invention provides a PLL circuit equipped with a variable frequency divider.
An analog conversion voltage based on the control data of the variable frequency divider,
By adding the error voltage of the phase comparator taken out through the low-pass filter and supplying it to the voltage controlled oscillator,
The error voltage of the phase comparator is reduced by the analog conversion voltage, and when switching the oscillation frequency of the voltage-controlled oscillator, the charging and discharging time of the low-pass filter capacitor by this error voltage is shortened, and the oscillation frequency of the voltage-controlled oscillator is switched. This was done in a timely manner.
現行の自動車電話は、８００Ｍ）ｌｚ帯に２５ｋＨｚ間
隔で割当てられた６０００チヤンネルを選択使用するマ
ルチチャンネルアクセス方式であり、音声信号はチャン
ネル間隔に見合った狭帯域のアナログＦＭで伝送される
。Current car telephones have a multi-channel access system that selectively uses 6000 channels allocated at 25 kHz intervals in the 800M)lz band, and audio signals are transmitted using narrowband analog FM commensurate with the channel intervals.
このような多数のチャンネルにアクセスするために、移
動局の送受信機には、第３図に示すようなＰＬＬ周波数
シンセサイザが使用されている。In order to access such a large number of channels, a PLL frequency synthesizer as shown in FIG. 3 is used in the mobile station transceiver.
第３図のＰＬＬ回路（１０）では、電圧制御発振器（１
１）の出力（周波数ｆｖ） が可変分周器（１２）に供
給され、適宜の分周比１７Ｎ、で分周されて位相比較器
（１３）に供給される。この位相比較器（１３）におい
て、分周器（１２）の出力の周波数及び位相と、水晶発
振器（１５）からの基準信号の周波数ｆ、及び位相とが
比較され、両者の誤差に比例した平均直流電圧（誤差電
圧） ＥＯが、低域フィルタ（１４）を介して、電圧制
御発振器（１１）に供給される。これにより、基準信号
と分周された発振器（１１）の出力との周波数差及び位
相差が低域される方向に、電圧制御発振器（１１）の発
振周波数が変化し、位相比較器（１３）における周波数
差が充分に小さくなると、電圧制御発振器（１１）は水
晶発振器（１５）の出力に引き込まれ、ロックされる。In the PLL circuit (10) in Fig. 3, a voltage controlled oscillator (1
The output (frequency fv) of 1) is supplied to a variable frequency divider (12), divided by an appropriate frequency division ratio of 17N, and supplied to a phase comparator (13). In this phase comparator (13), the frequency and phase of the output of the frequency divider (12) and the frequency f and phase of the reference signal from the crystal oscillator (15) are compared, and the average is proportional to the error between the two. The DC voltage (error voltage) EO is supplied to the voltage controlled oscillator (11) via a low pass filter (14). As a result, the oscillation frequency of the voltage controlled oscillator (11) changes in the direction in which the frequency difference and phase difference between the reference signal and the frequency-divided output of the oscillator (11) are lowered, and the phase comparator (13) When the frequency difference at becomes small enough, the voltage controlled oscillator (11) is pulled into the output of the crystal oscillator (15) and locked.
電圧制御発振器（１１）の制御電圧と発振周波数との関
係は簡単のために、第４図に示すような巨視的には正の
勾配の直線で表わされるちるとする。For the sake of simplicity, it is assumed that the relationship between the control voltage of the voltage controlled oscillator (11) and the oscillation frequency is macroscopically represented by a straight line with a positive slope as shown in FIG.
（２１）は制御回路であって、ＣＰＵ、ＲＯＭ等が含ま
れ、ダイヤルキー（２２）の操作に応じて、所定の分周
データが制御回路（２１）から可変分周器（１２）に供
給され、適宜の分周比が設定される。(21) is a control circuit, which includes a CPU, ROM, etc., and predetermined frequency division data is supplied from the control circuit (21) to the variable frequency divider (12) according to the operation of the dial key (22). and an appropriate frequency division ratio is set.
上述のＰＬＬ回路（１０）は、水晶発振器（，１５）の
発振周波数ｆ、を分周器（１２）の分周数Ｎ１倍して出
力する周波数逓倍回路として機能し、端子（１６）に導
出された電圧制御発振器（１１）の出力は、図示は省略
するが、移動機の送信ミクサ及び第１受信ミクサにそれ
ぞれ供給される。The above-mentioned PLL circuit (10) functions as a frequency multiplier circuit that multiplies the oscillation frequency f of the crystal oscillator (, 15) by the frequency division number N1 of the frequency divider (12) and outputs the result, and outputs the result to the terminal (16). Although not shown, the outputs of the voltage controlled oscillator (11) are supplied to a transmit mixer and a first receive mixer of the mobile device, respectively.
ところで、第３図のＰＬＬ回路（ｌＯ）では、前述のよ
うに、低域フィルタ（１４）を経由した誤差電圧によっ
て電圧制御発振器（１１）の発振周波数ｆｖが制御され
る。By the way, in the PLL circuit (lO) of FIG. 3, the oscillation frequency fv of the voltage controlled oscillator (11) is controlled by the error voltage passed through the low-pass filter (14), as described above.
ところが、低域フィルタ（１４）は、例えば第５図に示
すように、積分コンデンサＣを含んで構成されるため、
電圧制御発振器（１１）の発振周波数ｆｖを切り換える
場合、積分コンデンサの充放電時間に制約されて、発振
周波数切換の所要時間を短縮することが困難であるとい
う問題があった。However, since the low-pass filter (14) includes an integrating capacitor C, as shown in FIG. 5, for example,
When switching the oscillation frequency fv of the voltage controlled oscillator (11), there is a problem in that it is difficult to shorten the time required for switching the oscillation frequency because it is limited by the charging and discharging time of the integrating capacitor.
特に、切換前後の発振周波数の差が大きい場合、第４図
から明らかなように、切換前後の制御電圧の変化量が大
きくなるため、低域フィルタ（１４）のコンデンサの充
放電電圧が大きくなり、上述の問題が一層顕著となる。In particular, when the difference in oscillation frequency before and after switching is large, as is clear from Fig. 4, the amount of change in the control voltage before and after switching becomes large, so the charging/discharging voltage of the capacitor of the low-pass filter (14) increases. , the above-mentioned problems become even more pronounced.
かかる点に鑑み、この発明の目的は、電圧制御発振器の
発振周波数切換を速やかに行なうことができるＰＬＬ回
路を提供するところにある。In view of the above, an object of the present invention is to provide a PLL circuit that can quickly switch the oscillation frequency of a voltage controlled oscillator.
この発明によれば、アナログ変換電圧分だけ位相比較器
の誤差電圧が小さくなり、電圧制御発振器の発振周波数
切換に際し、この誤差電圧による低域フィルタのコンデ
ンサの放充電時間が短縮され、電圧制御発振器の発振周
波数切換が速やかに行なわれる。According to this invention, the error voltage of the phase comparator is reduced by the analog conversion voltage, and when switching the oscillation frequency of the voltage controlled oscillator, the time for discharging and charging the capacitor of the low-pass filter due to this error voltage is shortened, and the voltage controlled oscillator The oscillation frequency is quickly switched.
この発明は、電圧制御発振器（１１）の出力が可変分局
器（１２）を介して位相比較器（１３）に供給されて基
準信号と比較され、位相比較器の出力が低域フィルタ（
１４）を介して電圧制御発振器に供給されるＰＬＬ回路
（ＩＯＡ） において、低域フィルタと電圧制御発振
器との間に加算器（１７）を設けるとと共に、この加算
器に可変分周器の制御データをＤ−Ａ変換器（２３）を
介して供給するようにしたＰＬＬ回路である。In this invention, the output of the voltage controlled oscillator (11) is supplied to the phase comparator (13) via the variable splitter (12) and compared with a reference signal, and the output of the phase comparator is filtered through the low-pass filter (13).
14), an adder (17) is provided between the low-pass filter and the voltage-controlled oscillator, and a variable frequency divider control is provided to this adder. This is a PLL circuit that supplies data via a DA converter (23).
以下、第１図及び第２図を参照しながら、この発明によ
るＰＬＬ回路の一実施例について説明する。An embodiment of the PLL circuit according to the present invention will be described below with reference to FIGS. 1 and 2.
この発明の一実施例の構成を第１図に示す。この第１図
において、前出第３図に対応する部分には同一の符号を
付して重複説明を省略する。FIG. 1 shows the configuration of an embodiment of the present invention. In FIG. 1, parts corresponding to those in FIG. 3 are given the same reference numerals and redundant explanation will be omitted.
第１図において、ＰＬＬ回路（１０＾）の低域フィルタ
（１４）と電圧制御発振器（１１）との間に加算器（１
７）が介挿される。可変分周器（１２）に制御回路〈２
１）から供給される分周データのうち、例えば３３Ｂ及
び４５ＢのデータがＤ−Ａ変換器（２３）に供給され、
アナログ電圧Ｖ２３に変換されて加算器（１７）に供給
される。その余の構成は前出第３図の従来例と同様であ
る。In FIG. 1, an adder (1
7) is inserted. Control circuit (2) to variable frequency divider (12)
Among the frequency-divided data supplied from 1), for example, 33B and 45B data are supplied to the DA converter (23),
It is converted into an analog voltage V23 and supplied to the adder (17). The rest of the structure is the same as the conventional example shown in FIG. 3 mentioned above.
次に、第２図をも参照しながら、この実施例の動作につ
いて説明する。Next, the operation of this embodiment will be explained with reference to FIG.
この実施例においては、前出第４図に示したような、電
圧制御発振器（１１）の各発振周波数ｆ、〜ｆｈ に対
応する可変分周器（１２）の分周数がそれぞれＮ、−Ｎ
ｈとされ、この分周数Ｎ、〜Ｎｈを実現するための制御
回路（２１）の制御データのＭＳＢ〜４３Ｂが、それぞ
れ次の第１表に示すように設定される。In this embodiment, the frequency division numbers of the variable frequency divider (12) corresponding to the respective oscillation frequencies f, ~fh of the voltage controlled oscillator (11) are N and -fh, respectively, as shown in FIG. N
h, and the MSB to 43B of the control data of the control circuit (21) for realizing the frequency division number N, to Nh are set as shown in Table 1 below.
この表から明らかなように、この実施例では、発振器（
１１）の発振周波数がｆ、〜ｆｈの範囲で、制御データ
のＭＳＢ及び２３Ｂが固定とされ、３３Ｂ−ＬＳＢが変
化するものとされる。As is clear from this table, in this example, the oscillator (
It is assumed that the oscillation frequency of 11) is in the range f, to fh, the MSB and 23B of the control data are fixed, and the 33B-LSB changes.
第 １ 表
このような制御データの３ＳＢ及び４ＳＢがＤ−Ａ変換
器（２３）に供給されて、この変換器（２３）からは、
第１表と第２図の折線１２コとで示すように、分周数Ｎ
、及びＮ、において０ボルトで、分周数Ｎ Ｃ＃ Ｎ
＠ ＋ Ｎ ９でそれぞれ１ボルトずつ段階状に増える
アナログ電圧Ｖａ３が得られる。Table 1 3SB and 4SB of such control data are supplied to the DA converter (23), and from this converter (23),
As shown by the 12 broken lines in Table 1 and Figure 2, the frequency division number N
, and N, with 0 volts, the frequency division number N C# N
@ + N 9 provides an analog voltage Va3 that increases stepwise by 1 volt each.
この実施例のＰＬＬ回路（ＩＯＡ＞ において、電圧
制御発振器（１１）は前出第４図に示すような電圧−周
波数特性を有するから、発振周波数ｆ、〜ｆｈと分周数
Ｎ、〜Ｎｈ とを対応させると、第２図において、発振
器（１１）の制御特性は、第４図とは逆の勾配の直線１
１１のように表わされ、各動作点Ｐ。In the PLL circuit (IOA>) of this embodiment, the voltage controlled oscillator (11) has voltage-frequency characteristics as shown in FIG. In Fig. 2, the control characteristic of the oscillator (11) is a straight line 1 with a slope opposite to that in Fig. 4.
11, each operating point P.
〜Ｐ、及びＱ、〜Ｑｈがそれぞれ対応する。~P, Q, and ~Qh correspond to each other.
Ｄ−Ａ変換器（２３）の出力Ｖ ２３は、第２図に示す
ように、分周数がＮ６ からＮ、の直前まではＯボルト
であるから、この分周数の範囲で、ループがロックした
後の低域フィルタ（１４）の出力Ｖ１４は、第２図に１
点鎖線ｆ１４で示すように、従来例の場合と同じく１〜
２ボルトの範囲で変化する。As shown in Fig. 2, the output V23 of the D-A converter (23) is O volts from the frequency division number N6 to just before N. Therefore, within this frequency division number range, the loop is The output V14 of the low-pass filter (14) after locking is shown in Figure 2.
As shown by the dotted chain line f14, as in the case of the conventional example, 1 to
It varies within a range of 2 volts.
分周数がＮｃからＮ、の直前までは、Ｄ−Ａ変換器（２
３）の出力Ｖ２ｆｆが１ボルトになるから、この分周数
の範囲では、ロック後の低域フィルタ（１４）の出力Ｖ
１４が、第２図にＡ’１１で示される所要の制御電圧か
らＤ−Ａ変換器（２３）の出力Ｖ ２ ｓを減じたもの
となる。The D-A converter (2
Since the output V2ff of 3) is 1 volt, within this range of frequency division, the output V of the low-pass filter (14) after locking is
14 is the required control voltage shown as A'11 in FIG. 2 minus the output V 2 s of the DA converter (23).
以下同様にして、この実施例における低域フィルタ（１
４）の出力Ｖ１４は、広範囲の分周数Ｎ１〜Ｎｈ１即ち
、広範囲の発振周波数ｆ、〜ｆｈ に対して、例えば１
〜２ボルトの範囲で変化し、その変化量が従来に比べて
大幅に低減される。Similarly, the low-pass filter (1
The output V14 of 4) is, for example, 1 for a wide range of frequency division numbers N1 to Nh1, that is, a wide range of oscillation frequencies f, to fh.
It changes in the range of ~2 volts, and the amount of change is significantly reduced compared to the conventional one.
従って、低域フィルタ（１４）内のコンデンサＣ（第４
図参照）の充放電時間を従来より大幅に短縮することが
できて、発振周波数切換が速やかに行われる。Therefore, the capacitor C (fourth
The charging/discharging time (see figure) can be significantly shortened compared to the conventional method, and oscillation frequency switching can be performed quickly.
特に、低域フィルタ（１４）の出力Ｖ、が同一となるよ
うな２周波数、（例えばｆ、及びｆ、）間の切換の場合
は、可変分周器（１２）、制御回路（２１）及びＤ−Ａ
変換器（２３）の動作時間だけを必要とし、非常に短い
時間で周波数が切り換えられる。In particular, in the case of switching between two frequencies (e.g., f and f) such that the output V of the low-pass filter (14) is the same, the variable frequency divider (12), the control circuit (21) and D-A
Only the operating time of the converter (23) is required, and the frequency can be switched in a very short time.
上述の実施例では、２ビツトのＤ−Ａ変換器を用いたが
、Ｄ−Ａ変換器の設定精度を上げる程、低域フィルタの
出力の変化量を小さ（することができて、周波数切換の
所要時間を一層短縮することができる。In the above embodiment, a 2-bit DA converter was used, but the higher the setting accuracy of the DA converter, the smaller the amount of change in the output of the low-pass filter, which makes it easier to switch frequencies. The required time can be further reduced.
以上詳述のように、この発明によれば、可変分周器の制
御データに基づくアナログ変換電圧と、低域フィルタを
介して取り出された位相比較器の誤差電圧とを加算して
電圧制御発振器に供給するようにしたので、アナログ変
換電圧分だけ位相比較器の誤差電圧を小さくすることが
できて、電圧制御発振器の発振周波数切換に際し、この
誤差電圧による低域フィルタのコンデンサの充放電時間
を短縮することができ、電圧制御発振器の発振周波数切
換を速やかに行なうことができるＰＬＬ回路が得られる
。As described in detail above, according to the present invention, the analog converted voltage based on the control data of the variable frequency divider and the error voltage of the phase comparator taken out via the low-pass filter are added together to generate a voltage controlled oscillator. Since the error voltage of the phase comparator can be reduced by the analog conversion voltage, the charging and discharging time of the low-pass filter capacitor due to this error voltage can be reduced when switching the oscillation frequency of the voltage controlled oscillator. A PLL circuit that can be shortened and quickly switch the oscillation frequency of the voltage controlled oscillator is obtained.
第１図はこの発明によるＰＬＬ回路の一実施例の構成を
示すブロック図、第２図はこの発明の一実施例の動作を
説明するための線図、第３図は従来のＰＬＬ回路の構成
例を示すブロック図、第４図は従来例の要部の構成を示
す結線図、第５図は従来例の動作を説明するための線図
である。
（１０）、 （ＩＯＡ）はＰＬＬ回路、（１１）は電圧
制御発振器、（１２）は可変分周器、（１３）は位相比
較器、（１４）は低域フィルタ、（１７）は加算器、（
２１）は制御回路、（２３）はＤ−Ａ変換器である。
第２図FIG. 1 is a block diagram showing the configuration of an embodiment of the PLL circuit according to the present invention, FIG. 2 is a diagram for explaining the operation of the embodiment of the invention, and FIG. 3 is the configuration of a conventional PLL circuit. FIG. 4 is a block diagram showing an example, FIG. 4 is a wiring diagram showing the configuration of main parts of the conventional example, and FIG. 5 is a diagram for explaining the operation of the conventional example. (10), (IOA) is a PLL circuit, (11) is a voltage controlled oscillator, (12) is a variable frequency divider, (13) is a phase comparator, (14) is a low-pass filter, (17) is an adder ,(
21) is a control circuit, and (23) is a DA converter. Figure 2
Claims (1)
に供給されて基準信号と比較され、上記位相比較器の出
力が低域フィルタを介して上記電圧制御発振器に供給さ
れるＰＬＬ回路において、上記低域フィルタと上記電圧
制御発振器との間に加算器を設けると共に、 この加算器に上記可変分周器の制御データをＤ−Ａ変換
器を介して供給するようにしたことを特徴とするＰＬＬ
回路。[Claims] The output of the voltage controlled oscillator is supplied to a phase comparator via a variable frequency divider and compared with a reference signal, and the output of the phase comparator is supplied to the voltage controlled oscillator via a low pass filter. In the supplied PLL circuit, an adder is provided between the low-pass filter and the voltage controlled oscillator, and control data for the variable frequency divider is supplied to the adder via a D-A converter. A PLL characterized by
circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014855A JPH02195728A (en) | 1989-01-24 | 1989-01-24 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1014855A JPH02195728A (en) | 1989-01-24 | 1989-01-24 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02195728A true JPH02195728A (en) | 1990-08-02 |
Family
ID=11872645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1014855A Pending JPH02195728A (en) | 1989-01-24 | 1989-01-24 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02195728A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7706495B2 (en) | 2004-03-12 | 2010-04-27 | Panasonic Corporation | Two-point frequency modulation apparatus |
-
1989
- 1989-01-24 JP JP1014855A patent/JPH02195728A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7706495B2 (en) | 2004-03-12 | 2010-04-27 | Panasonic Corporation | Two-point frequency modulation apparatus |
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