JPH02195717A - Timer device - Google Patents

Abstract

PURPOSE:To set a decrement and a register circuit at (n) bits, to reduce a circuit scale by half, and to simplify the device by realizing a prescale value at 2n bits by means of each programmable counter means, which obtains a frequency divided output corresponding to a timer value based on the frequency divided output corresponding to the prescale value at the 2n bits. CONSTITUTION:The timer value is preset in a timer board circuit 1, and the high-order and low-order (n) bits of the prescale value at the 2n bits are respectively preset in prescale high-order and low-order board circuits 5 and 7. Next the data of the circuit 7 are preset in a decrementor circuit 8 at the time of operating a timer, a subtraction to set the data value at the initial value is executed, and the frequency divided output corresponding to the low-order bit is outputted. Based on the output, the corrected value is preset in the circuit 8 by a first digit weight correcting register circuit 3, the subtracting operations are repeated with the preset value as the initial value, and the frequency divided output corresponding to the corrected value is outputted as a data read signal to a high-order register circuit 6, and when the output of the circuit 8 becomes zero, a timer output INT is generated.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、ｎビットのプログラマブルカウンタを具備
するタイマー装置であって、２ｎビットのプリスケール
値を単純な構成で実現したタイマー装置に関する。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a timer device including an n-bit programmable counter, which realizes a 2n-bit prescale value with a simple configuration.

く従来の技術〉 従来のｎビットのプログラマブルカウンタを具備するタ
イマーにおいて、２ｎビットのプリスケール値をもつタ
イマー装置は第４図に示すような構成を有する。BACKGROUND ART In a conventional timer equipped with an n-bit programmable counter, a timer device having a 2n-bit prescale value has a configuration as shown in FIG.

図において、（１５）は２　ｎビットのプリスケール値
Ｎ１を初期値として端子（１５ａ）に入力される基本ク
ロックφをダウンカウントし、φ／Ｎｌなる分周クロッ
クφｐを得る２ｎビツツトのプリスケールデクリメンタ
で、（１６）は２ｎビットのプリスケール値Ｎ１を前記
ブリスケールデクリメンタ（１５）にプリセットする２
ｎビットのプリスケールレジスタ、（１７）はｎビット
のプリスケール値ＮＺを初期値として前記分周クロック
φｐをダウンカウントし、前記分周クロックφｐの１／
Ｎ２なるタイマーカウントエンド出力φｐ／Ｎ２を出力
するｎビットのタイマーデクリメンタ、（１８）はｎビ
ットのプリスケール値Ｎ２を前記タイマーデクリメンタ
（１７）にプリセットするｎビットのタイマーレジスタ
、（１９）はタイマー動作のスタート／ストップ指令等
タイマー制御用のレジスタであるタイマーコントロール
レジスタ、（２０）はタイマーコントロールレジスタ（
１９）で指定されたモードでタイマーが動作するように
タイマーフントロールレジスタ（１９）以外の回路を制
御し、前記ブリスケールデクリメンタ（１５）、７’リ
スケールレジスタ（１６）、タイマーデクリメンタ（１
７）、タイマーレジスタ（１８）間のデータの交換を制
御するタイマーコントロールである。In the figure, (15) is a 2n-bit prescale that counts down the basic clock φ input to the terminal (15a) using a 2n-bit prescale value N1 as an initial value to obtain a divided clock φp of φ/Nl. In the decrementer, (16) presets the 2n-bit prescale value N1 into the briscale decrementer (15).
The n-bit prescale register (17) counts down the frequency-divided clock φp using the n-bit prescale value NZ as an initial value, and counts down the frequency-divided clock φp to 1/1 of the frequency-divided clock φp.
an n-bit timer decrementer that outputs a timer count end output φp/N2 of N2; (18) an n-bit timer register that presets an n-bit prescale value N2 to the timer decrementer (17); 19) is a timer control register, which is a register for timer control such as start/stop commands for timer operation, and (20) is a timer control register (
19) The circuits other than the timer control register (19) are controlled so that the timer operates in the mode specified in 19), and the circuits other than the timer control register (19) are (1
7), a timer control that controls the exchange of data between the timer registers (18);

以下、簡単にその動作を説明する。The operation will be briefly explained below.

タイマーコントロール（２０）からスタート指令信号が
出力されると、プリスケールレジスタ（１６）に保持さ
れているプリスケール値Ｎ１がブリスケールデクリメン
タ（１５）にプリセットされる。また、タイマーレジス
タ（１８）に保持されているプリスケール値Ｎ２がタイ
マーデクリメンタ（１７）にプリセットされる。When a start command signal is output from the timer control (20), the prescale value N1 held in the prescale register (16) is preset in the prescale decrementer (15). Further, the prescale value N2 held in the timer register (18) is preset in the timer decrementer (17).

このブリスケールデクリメンタ（１５）はそのプリスケ
ール値Ｎ１を初期値として端子（１５ａ）に入力される
基本クロックφをダウンカウントし、φ／Ｎｌなる分周
クロックφｐを出力する。そして、前記タイマーデクリ
メンタ（１７）はそのプリスケール値Ｎ２を初期値とし
て前記分周クロックφｐでダウンカウントし、その値が
［０］になるとタイマーカ９ントエンドφｐ／Ｎ２を出
力する。This prescale decrementer (15) counts down the basic clock φ input to the terminal (15a) using its prescale value N1 as an initial value, and outputs a divided clock φp of φ/Nl. Then, the timer decrementer (17) uses the prescale value N2 as an initial value and counts down with the frequency divided clock φp, and when the value reaches [0], outputs the timer count end φp/N2.

すなわち、基本クロックφに対して、タイマーカウント
エンド出力は、φ／ＮｌＮ２となる。That is, with respect to the basic clock φ, the timer count end output is φ/NlN2.

〈発明が解決しようとする課題〉 このように、従来のｎビットのプログラマブルカウンタ
を具備するタイマー装置は、２ｎビットのプリスクール
値を実現しようとすれば、２ｎビットのブリスケールデ
クリメンタ（１５）および２ｎビットのプリスケールレ
ジスタ（１６）が必要不可欠であるため、プリスケール
値が大きくなると、その分だけビット数の大きなプログ
ラマブルカウンタが必要となり、回路規模および回路配
置規模が大さくなる。<Problems to be Solved by the Invention> As described above, in order to realize a 2n-bit preschool value, a conventional timer device equipped with an n-bit programmable counter requires a 2n-bit pre-scale decrementer (15 ) and a 2n-bit prescale register (16) are essential, so as the prescale value increases, a programmable counter with a correspondingly large number of bits is required, and the circuit scale and circuit layout scale increase.

この発明はこのような課題を解決するもので、ｎビット
のプログラマブルカウンタを具備するタイマー装置であ
って、２ｎビットのプリスケール値を単純な構成で実現
したタイマー装置である。The present invention is intended to solve these problems, and is a timer device that is equipped with an n-bit programmable counter and that realizes a 2n-bit prescale value with a simple configuration.

く課題を解決するための手段〉 この発明の代表的な実施例を示す第１図を参考にして説
明する。Means for Solving the Problems> A description will be given with reference to FIG. 1 showing a typical embodiment of the present invention.

この発明は、 ｎビットのデクリメンタ手段（デクリメンタ回路（８）
）と、 ２ｎビットのブリスケール値の上位ｎビットを保持する
ブリスケール上位ポート手段（ブリスケール上位ポート
回路（５））と、 ２ｎビットのプリスケール値の下位ｎビットを保持する
プリスケール下位ポート手＃′ｉ（ブリスケール下位ポ
ート回路（ア））と、 ｎビットのタイマー値を保持するタイマーポート手段（
タイマーポート回路（１））と、前記２ｎビットのプリ
スケール値の下位１ビットを前記デクリメンタ手段（デ
クリメンタ回路（８））にプリセットし、このプリセッ
ト値を初期値としでを基本クロックをカウントして、前
記プリスケール値の下位ｎビットに対応する第１の分周
出力を得る第１のプログラマブルカウンタ手段と、 前記第１の分周出力に基づいて、前記２ｎビットのプリ
スケール値の上位ｎビットの最下位ビットの桁の重みに
対応する補正値を定数で保持しておくレジスタ手段（補
正用レジスタ手段（３）。This invention provides an n-bit decrementer means (decrementer circuit (8)
), a prescale upper port means (briscale upper port circuit (5)) that holds the upper n bits of the 2n-bit prescale value, and a prescale lower port that holds the lower n bits of the 2n bit prescale value. hand #'i (briscale lower port circuit (a)) and a timer port means for holding an n-bit timer value (
The timer port circuit (1)) and the lower 1 bit of the 2n-bit prescale value are preset in the decrementer means (decrementer circuit (8)), and the basic clock is counted from the beginning with this preset value as the initial value. , first programmable counter means for obtaining a first divided output corresponding to the lower n bits of the prescaled value; and based on the first divided output, the upper n bits of the 2n-bit prescaled value. register means (correction register means (3)) for holding a correction value corresponding to the weight of the least significant bit of the digit as a constant.

（４））と、この値を前記デクリメンタ手段（デクリメ
ンタ回路（８））にプリセットし、このプリセット値を
初期値として基本クロックをカウントして、前記プリス
ケール値の上位ｎビットの最下位ビットの桁の重みに対
応する第２の分周出力を得る第２のプログラマブルカウ
ンタ手段と、前記第２の分周出力に基づいて、前記２ｎ
ビットのプリスケール値の上位ｎビットを前記デクリメ
ンタ手段（デクリメンタ回路（８））にプリセットし、
このプリセット値を初期値として前記第２の分周出力を
カウントして、前記プリスケール値の上位ｎピッ）に対
応する第３の分周出力を得る第３のプログラマブルカウ
ンタ手段と、前記第３の分周出力に基づいて、前記ｎビ
ットのタイマー値を前記デクリメンタ手段（デクリメン
タ回路（８））にプリセットし、このプリセット値を初
期値として前記＄３の分周出力をカウントして、前記タ
イマー値に対応する第４の分周出力を得る第４のプログ
ラマブルカウンタ手段と、 からなり、この第４の分周出力をタイマー出力とする。(4)), this value is preset in the decrementer means (decrementer circuit (8)), the basic clock is counted with this preset value as the initial value, and the least significant bit of the upper n bits of the prescale value is a second programmable counter means for obtaining a second divided output corresponding to the weight of the digit;
Presetting the upper n bits of the bit prescale value in the decrementer means (decrementer circuit (8)),
a third programmable counter means that counts the second frequency division output using the preset value as an initial value and obtains a third frequency division output corresponding to the top n bits of the prescale value; The n-bit timer value is preset in the decrementer means (decrementer circuit (8)) based on the frequency divided output of and a fourth programmable counter means for obtaining a fourth frequency-divided output corresponding to the value, and this fourth frequency-divided output is used as a timer output.

く作用〉 この発明の代表的な実施例の動作を示す第２図（ａ）、
（ｂ）において説明する。2(a) showing the operation of a typical embodiment of the present invention,
This will be explained in (b).

（ｉ）前記２ｎビットのプリスケール値の下位ｎビット
を前記デクリメンタ手段（デクリメンタ回路（８））に
プリセットし、このプリセット値を初期値として基本ク
ロックをカウントすることにより、前記プリスケール値
の下位ｎビットに対応する第１の分周出力を得る。(i) By presetting the lower n bits of the 2n-bit prescale value in the decrementer means (decrementer circuit (8)) and counting the basic clock using this preset value as an initial value, the lower n bits of the 2n-bit prescale value are counted. A first frequency divided output corresponding to n bits is obtained.

（ｉｉ）　　前記第１の分周出力に基づいて、前記２ｎ
ビットのプリスケール値の上位ｎビットの最下位ビット
の桁の重みに対応する補正値を前記デクリメンタ手段（
デクリメンタ回路（８））にプリセットし、このプリセ
ット値を初期値として基本クロックをカウントして、前
記プリスケール値の上位ｎビットの最下位ビットの桁の
重みに対応する第２の分周出力を得る。(ii) Based on the first divided output, the 2n
The decrementer means (
The decrementer circuit (8)) is preset, the basic clock is counted using this preset value as an initial value, and a second frequency division output corresponding to the digit weight of the least significant bit of the upper n bits of the prescale value is generated. obtain.

（ｉｉｉ）　　前記＄２の分周出力に基づいて、前記２
ｎビットのプリスケール値の上位ｎビットを前記デクリ
メンタ手段（デクリメンタ回路（８））にプリセットし
、このプリセット値を初期値として前記第２の分周出力
をカウントして、前記プリスケール値の上位ｎビットに
対応する第３の分周出力を得る。(iii) Based on the divided output of $2,
The upper n bits of the n-bit prescale value are preset in the decrementer means (decrementer circuit (8)), the second frequency division output is counted using this preset value as an initial value, and the upper n bits of the prescale value are counted. A third divided output corresponding to n bits is obtained.

（ｉ、）　　前記第３の分周出力に基づいて、前記ｎビ
ットのタイマー値を前記デクリメンタ手段（デクリメン
タ回路（８））にプリセットし、二のプリセット値を初
期値として前記第３の分周出力をカウントして、前記タ
イマー値に対応する第４の分周出力を得る。(i,) Based on the third frequency division output, the n-bit timer value is preset in the decrementer means (decrementer circuit (8)), and the third frequency division is performed using the second preset value as an initial value. The output is counted to obtain a fourth divided output corresponding to the timer value.

のステップを経て、この第４の分周出力をタイマー出力
とするので、 前記デクリメンタはｎビットのもので実現できる。After the steps described above, this fourth frequency-divided output is used as a timer output, so that the decrementer can be realized with n bits.

く実施例〉 この発明の代表的な実施例を図面を参照して説明する０
、 第１図はこの発明の代表的な実施例を示すブロック図、
第２図（ａ）ｔ（ｂ）は同動作を示す７０−チャート、
第３図は同各制御信号のタイミングチャートである。Embodiments> Representative embodiments of the present invention will be described with reference to the drawings.
, FIG. 1 is a block diagram showing a typical embodiment of this invention,
FIG. 2(a) and t(b) are 70-charts showing the same operation,
FIG. 3 is a timing chart of each control signal.

第１図において説明する。This will be explained in FIG.

（１）はｎビットのタイマー値を保持するタイマーポー
ト回路（Ｔ　Ｍ　Ｒ）である。(1) is a timer port circuit (TMR) that holds an n-bit timer value.

（２）はタイマーレジスタ回路（Ｔ　Ｍ　ＲＲＥ　Ｇ　
）で、初期値としてタイマーポート回路（Ｔ　Ｍ　Ｒ）
（１）と同じ値をもつが、タイマー動作がスタートする
と、後述の予め設定されているクロック数毎にこの値は
デクリメンタ回路（ＤＥＣ）（８）に入力され、そして
、このデクリメンタ回路（ＤＥ　Ｃ＞（８）によって滅
Ｂ（−１）されて、その値がタイマーレジスタ回路（Ｔ
ＭＲＲＥＧ）（２）に戻される。この値は次の動作まで
保持される。(2) is a timer register circuit (TM RRE G
), and the timer port circuit (TMR) is set as the initial value.
It has the same value as (1), but when the timer operation starts, this value is input to the decrementer circuit (DEC) (8) every preset number of clocks, which will be described later. >(8), the value is set to B(-1) and the value is sent to the timer register circuit (T
MRREG) (2). This value is retained until the next operation.

図中、ＴＭＲ−、ＴＭＲＲＥＧはタイマーポート回路（
Ｔ　Ｍ　Ｒ）（１）からタイマーレジスタ回路（ＴＭＲ
ＲＥＧ）（２）へのデータ読み出し信号、ＴＭＲＲＥＧ
→ＤＥＣはタイマーレジスタ回路（ＴＭ　ＲＲＥ　Ｇ　
）（２）からデクリメンタ回路（ＤＥＣ）（８）へのデ
ータ送り出し信号、ＤＥＣ→ＴＭＲＲＥＧはデクリメン
タ回路（ＤＥＣ）（８）からタイマーレジスタ回路（Ｔ
ＭＲＲＥＧ）２へのデータ読み出し信号である。In the figure, TMR- and TMRREG are timer port circuits (
TMR) (1) to the timer register circuit (TMR
REG) (2) data read signal, TMRREG
→DEC is a timer register circuit (TM RRE G
) (2) to the decrementer circuit (DEC) (8), DEC→TMRREG is the data sending signal from the decrementer circuit (DEC) (8) to the timer register circuit (T
This is a data read signal to MRREG)2.

（３）は２ｎビットのブリスケール値の上位ｎビットの
最下位ビットの桁の重みを補正するためのものであって
、２ｎビットのプリスケール値の上位ｎビットの最下位
ビットの桁の重み補正値をもつ第１の桁重み補正用レジ
スタ回路（００ＲＥＧ）である、この発明では、２ｎビ
ットのプリスケール値を上位ｎビット、下位ｎビットに
分割し、これらの上位ｎビット、下位ｎビットに対応す
るプリスケール値をｎビットのデクリメンタ回路（Ｄ　
Ｅ　Ｃ）（８）で別々に減算（−１）Ｌでカウントして
いる。したがって、上位ｎビットをカウントするために
は、プリスケール値の上位ｎビットの最下位ビットの指
の重み分（すなわち、補正値）をカウントしてから上位
ｎビットをカウントする必要がある。この補正値は桁の
重みに対応した定数であるから、第１の桁重み補正用レ
ジスタ回路（００ＲＥＧ）（３）は単純な回路構成で実
現でさる。(3) is for correcting the digit weight of the least significant bit of the upper n bits of the 2n-bit prescale value, and is the digit weight of the least significant bit of the upper n bits of the 2n-bit prescale value. In this invention, which is a first digit weight correction register circuit (00REG) having a correction value, a 2n-bit prescale value is divided into upper n bits and lower n bits, and these upper n bits and lower n bits are The prescale value corresponding to n-bit decrementer circuit (D
E C) (8) is separately subtracted (-1) and counted by L. Therefore, in order to count the upper n bits, it is necessary to count the finger weight of the least significant bit of the upper n bits of the prescale value (ie, the correction value) and then count the upper n bits. Since this correction value is a constant corresponding to the digit weight, the first digit weight correction register circuit (00REG) (3) can be realized with a simple circuit configuration.

図中、０ＯＲＥＧ−ＤＥＣＩ！第１の桁ｉ１ミ補正用レ
ジスタ回路（００ＲＥＧ）（３）からデクリメンタ回路
（Ｄ　Ｅ　Ｃ１Ｂ）へのデータ送り出し信号である。In the figure, 0OREG-DECI! This is a data sending signal from the first digit i1 correction register circuit (00REG) (3) to the decrementer circuit (D E C1B).

（４）は第２の桁重み補正用レノスタ回路（ＦＦＲＥＧ
）で、第１の桁重み補正用レジスタ回路（ＯＯＲＥ　Ｇ
　）（３）の内容から減算（−１）した補正値をもつレ
ジスタである。これは、デクリメンタ回路（Ｄ　Ｅ　Ｃ
）（８）が他のレジスタの値をカウントしている場合、
そのカウント動作が１回だけ多くされるため、これを補
正するものである、この補正値は桁の重みに対応した定
数であるから、第２の桁重み補正回路（ＦＦ　　ＲＥＧ
）（４）は単純な回路構成で実現できる。(4) is the second digit weight correction renostar circuit (FFREG
), the first digit weight correction register circuit (OORE G
) (3) This is a register that holds a correction value subtracted (-1) from the contents of (3). This is a decrementer circuit (D E C
)(8) is counting the values of other registers, then
Since the count operation is increased by one time, this is corrected. Since this correction value is a constant corresponding to the weight of the digit, the second digit weight correction circuit (FF REG
)(4) can be realized with a simple circuit configuration.

図中、ＦＦＲＥＧ−４ＤＥＣは第２の桁重み補正用レジ
スタ回路（Ｆ　Ｆ　　ＲＥ　Ｇ　）（４）からデクリメ
ンタ回路（Ｄ　Ｅ　Ｃ）（８）へのデータ送り出し信号
である。In the figure, FFREG-4DEC is a data sending signal from the second digit weight correction register circuit (FFREG) (4) to the decrementer circuit (DEC) (8).

（５）は２ｎビットのプリスケール値の上位ｎビットを
保持するためのブリスケール上位ポート回路（ＰＲＥ　
　ＵＰ）である。(5) is a prescale upper port circuit (PRE) for holding the upper n bits of the 2n-bit prescale value.
UP).

（６）は初期値としてブリスケール上位ポート回路（Ｐ
ＲＥ　　ＵＰ）＜５）と同じ値をもつブリスケール上位
レジスタ回路（Ｕ　Ｐ　　ＲＥ　Ｇ　）である。(6) is the initial value of the Briscale upper port circuit (P
RE UP ) < 5).

タイマー動作がスタートし、プリスケール値の上位ｎビ
ットの最下位ビットの桁の重み分（すなわち、補正値）
がカウントされると、プリスケール上位レジスタ回路（
ＵＰ　　ＲＥＧ）（６）の値はデクリメンタ回路（Ｄ　
Ｅ　Ｃ）（８）に入力され、そして、このデクリメンタ
回路（ＤＥＣ）（８）によって滅Ｋ（−１）されて、そ
の値がプリスケール上位レジスタ回路（Ｕ　Ｐ　　ＲＥ
　Ｇ’）（６）に戻される。この値は大の動作まで保持
される。The timer operation starts, and the weight of the least significant bit of the upper n bits of the prescale value is calculated (i.e., the correction value).
is counted, the prescale upper register circuit (
The value of UP REG) (6) is determined by the decrementer circuit (D
The decrementer circuit (DEC) (8) decremented the value to -1, and the value is input to the prescale upper register circuit (UPRE).
G') is returned to (6). This value is retained until large operation.

図中、ＰＲＥＵＰ→ＵＰＲＥＧはブリスケール上位ポー
ト回路（ＰＲＥ　　ＵＰ）＜５）からプリスケール上位
レジスタ回路（ＵＰ　　ＲＥＧ）＜６）へのデータ読み
出し信号、ＵＰＲＥＧ、ＤＥＣはプリスケール上位レジ
スタ回路（ＵＰ　　ＲＥＧ）（６）からデクリメンタ回
路（Ｄ　Ｅ　Ｃ）（８）へのデータ送り出し信号、ＤＥ
Ｃ−４ＵＰＲＥＧはデクリメンタ回路（ＤＥＣ）（８）
からブリスケール上位レジスタ回路（Ｕ　Ｐ　　ＲＥ　
Ｇ　）（６）へのデータ読み出し信号である。In the figure, PREUP→UPREG is a data read signal from the prescale upper port circuit (PRE UP)<5) to the prescale upper register circuit (UP REG)<6), and UPREG and DEC are the prescale upper register circuit (UP REG). )(6) to the decrementer circuit (DEC)(8), DE
C-4UPREG is a decrementer circuit (DEC) (8)
From Briscale upper register circuit (UP RE
G) This is a data read signal to (6).

（７）は　２ｎビットのプリスケール値の下位ｎビット
を保持するためのプリスケール下位ポート回路（ＰＲＥ
　　ＬＯＷ）である。(7) is a prescale lower port circuit (PRE) for holding the lower n bits of the 2n-bit prescale value.
LOW).

（８）はプリセットされた値を初期値として基本クロッ
クをダウンカウントして、減算（−１）するｎビットの
デクリメンタ回路（Ｄ　Ｅ　Ｃ）（８）である。(8) is an n-bit decrementer circuit (DEC) (8) that counts down the basic clock and subtracts (-1) from the preset value as the initial value.

図中、ＤＥＣｌはデクリメンタ回路（ＤＥＣ＞（８）の
値が［１］のときの出力、ＤＥＣＯはデクリメンタ回路
（ＤＥＣ）（８）の値が［０］のと塾の出力、ＴＭＲφ
はデクリメンタ回路（Ｄ　Ｅ　Ｃ＞（８）へ入力される
基本クロックである。In the figure, DECl is the output when the value of the decrementer circuit (DEC>(8) is [1]), DECO is the output of the decrementer circuit (DEC) when the value of (8) is [0], and TMRφ
is the basic clock input to the decrementer circuit (DEC>(8)).

（９）はタイマー動作を規定するためのタイマーフント
ロールレジスタ回路（ＴＭＲＣ０ＮＴ）で、スタート／
ストップ指令信号のためのビットをもつ。(9) is a timer control register circuit (TMRC0NT) for regulating timer operation;
Contains a bit for a stop command signal.

（１０）はプリスケール動作モードを規定するためのプ
リスケール上位ゼロフラグ回路（ＵＺ）で、ブリスケー
ル上位ポート回路（ＰＲＥ　　ＵＰ）（５）が［０１の
場合、その出力は［１］となる。(10) is a prescale upper zero flag circuit (UZ) for defining the prescale operation mode, and when the prescale upper port circuit (PRE UP) (5) is [01], its output becomes [1].

（１１）はプリスケール動作モードを規定するためのプ
リスケール下位ゼロフラグ回路（ＬＺ）で、プリスケー
ル下位ポート回路（ＰＲＥ　　ＬＯＷ）（７）が［０］
の場合、その出力は［１］となる。(11) is a prescale lower zero flag circuit (LZ) for specifying the prescale operation mode, and the prescale lower port circuit (PRE LOW) (7) is [0]
In this case, the output is [1].

（１２）は現在のタイマー動作をみて次の動作を設定す
るタイマーシーケンサ回路（ＴＩＭＥＲ８ＥＱＵＥＮＣ
ＥＲ）である。(12) is a timer sequencer circuit (TIMER8EQUENC) that monitors the current timer operation and sets the next operation.
ER).

（１３）は次のタイマー動作に必要な制御信号（前記各
種の制御信号）を出力するタイマーコントロール回路（
ＴＩＭＥＲＣ０ＮＴＲ０Ｌ）である。(13) is a timer control circuit (
TIMERC0NTR0L).

尚、図中、（１４ａ）、（１４ｂ）は前記各種データを
伝送するための第１、第２のデータバス、ＳＴＯＲ−４
ＴＭＲはタイマーポート回路（Ｔ　Ｍ　Ｒ）（１）タイ
マーレジスタ回路（Ｔ　Ｍ　ＲＲＥ　Ｇ　）（２）にデ
ータをセットする制御信号、５ＴＯＲ→ＰＲＥＵＰはプ
リスケール上位ポート回路（ＰＲＥ　　Ｕ　Ｐ　）（５
）、プリスケール上位レジスタ回路（ＵＰ　　ＲＥＧ）
（６）にデータをセットする制御信号、５ＴＯＲ−４Ｐ
ＲＥＬＯＷはプリスケール下位ポート回路（ＰＲＥ　　
ＬＯＷ）（７）にデータをセットする制御信号、５ＴＯ
Ｒ−ＣＯＮＴはタイマーコントロールレジスタ回路（Ｔ
ＭＲＣ０ＮＴ）（９）にスタート／スジツブ指令信号を
含むコントロールワードをセットする制御信号、ＲＥＳ
ＥＴはこれらのタイマーポート回路（Ｔ　Ｍ　Ｒ）（１
）、タイマーレジスタ回路（Ｔ　Ｍ　ＲＲＥ　Ｇ　）（
２）、ブリスケール上位ポート回路（ＰＲＥ　　ＵＰ）
（５）、プリスケール上位レジスタ回路（ＵＰＲＥ　Ｇ
　）（６）、プリスケール下位ポート回路（ＰＲＥ　　
ＬＯＷ）（７）およびタイマーフントロールレジスタ回
路（ＴＭＲＣ０ＮＴ）（９）をリセットする制御信号で
ある。In the figure, (14a) and (14b) are the first and second data buses, STOR-4, for transmitting the various data mentioned above.
TMR is a control signal that sets data in the timer port circuit (TMR) (1) and timer register circuit (TMRREG) (2), and 5TOR→PREUP is the prescale upper port circuit (PREUP) (5
), prescale upper register circuit (UP REG)
(6) Control signal to set data in 5TOR-4P
RELOW is the prescale lower port circuit (PRE
LOW) Control signal to set data in (7), 5TO
R-CONT is the timer control register circuit (T
MRC0NT) (9) is a control signal that sets a control word containing a start/stop command signal, RES
ET these timer port circuits (TMR) (1
), timer register circuit (T M RRE G ) (
2), Briscale upper port circuit (PRE UP)
(5) Prescale upper register circuit (UPRE G
)(6), Prescale lower port circuit (PRE
This is a control signal that resets the timer control register circuit (TMRC0NT) (9) and the timer control register circuit (TMRC0NT) (9).

即ち、　プリスケール下位ポート回路（ＰＲＥＬＯＷ）
（））の出力（前記２ｎビットのプリスケール値の下位
ｎビット）を前記デクリメンタ回路（Ｄ　Ｅ　Ｃ）（８
）にプリセットし、このプリセット値を初期値として基
本クロックをカウントして、前記プリスケール値の下位
ｎビットに対応する第１の分周出力を得る第１のプログ
ラマブルカウンタ手段を構成する。That is, prescale lower port circuit (PRELOW)
()) (lower n bits of the 2n-bit prescale value) is input to the decrementer circuit (D E C) (8
) and counts the basic clock using this preset value as an initial value, thereby forming a first programmable counter means for obtaining a first divided output corresponding to the lower n bits of the prescale value.

この第１の分周出力に基づいて、第１の桁重み補正用レ
ジスタ回路（００ＲＥ　Ｇ　）（３）の出力（２ｎビッ
トのプリスケール値の上位ｎビットの最下位ビッシの桁
の重み補正値）を前記デクリメンタ回路（ＤＥＣ）８に
プリセットし、このプリセット値を初期値として基本ク
ロックをカウントして、前記プリスケール値の上位ｎビ
ットの最下位ビットの桁の重み分（すなわち、補正値）
に対応する第２の分周出力を得る第１のプログラマブル
カウンタ手段を構成する。Based on this first frequency division output, the output of the first digit weight correction register circuit (00REG) (3) (weight correction value of the lowest bit of the upper n bits of the 2n-bit prescale value) ) is preset in the decrementer circuit (DEC) 8, the basic clock is counted using this preset value as an initial value, and the weight of the digit of the least significant bit of the upper n bits of the prescale value is calculated (i.e., a correction value).
A first programmable counter means is configured to obtain a second frequency-divided output corresponding to .

この第１のプログラマブルカウンタ手段で、デクリメン
タ回路（Ｄ　Ｅ　Ｃ）（８）に他のレジスタ値が入って
いる場合、１回のカウント誤差を生じるため、それを補
正するために、第２の桁重み補正用レジスタ回路（ＦＦ
　　ＲＥＧ）（４）の出力を前記デクリメンタ回路（Ｄ
　Ｅ　Ｃ）（８）にプリセットし、第２の分周出力を得
る場合もある。In this first programmable counter means, if the decrementer circuit (D E C) (8) contains other register values, one count error will occur, so in order to correct it, the second digit Weight correction register circuit (FF
REG) (4) to the decrementer circuit (D
E C) (8) may be preset to obtain the second frequency-divided output.

この第２の分周出力に基づいて、プリスケール上位しノ
スタ回路（ＵＰ　　ＲＥＧ）（６）の出力（前記２ｎビ
ットのプリスケール値の上位ｎビット）を前記デクリメ
ンタ回路（Ｄ　Ｅ　Ｃ）（８）にプリセットし、このプ
リセット値を初期値として前記第２の分周出力をカウン
トして、前記プリスケール値の上位ｎビットに対応する
第３の分周出力を得る第３のプログラマブルカウンタ手
段を構成する。Based on this second frequency division output, the output (upper n bits of the 2n-bit prescale value) of the prescale upper nostar circuit (UP REG) (6) is applied to the decrementer circuit (D E C) (8). ) and counts the second frequency division output using this preset value as an initial value to obtain a third frequency division output corresponding to the upper n bits of the prescale value. Configure.

この＃３の分周出力に基づいて、前記ｎビットのタイマ
ー値を保持するタイマーレジスタ回路（ＴＭＲＲＥＧ）
（２）の出力（ｎビットのタイマー値）を前記デクリメ
ンタ回路（Ｄ　Ｅ　Ｃ）（８）にプリセットし、このプ
リセット値を初期値として前記ＰＩＩＪ３の分周出力を
カウントして、前記タイマー値に対応する第４の分周出
力を得る第４のプログラマブルカウンタ手段を構成する
。A timer register circuit (TMRREG) that holds the n-bit timer value based on the frequency-divided output of #3.
The output of (2) (n-bit timer value) is preset to the decrementer circuit (D E C) (8), and the divided output of the PIIJ3 is counted using this preset value as an initial value, and the output is set to the timer value. A fourth programmable counter means is configured to obtain a corresponding fourth divided output.

そして、この実施例では以下の３つの動作モードがある
。In this embodiment, there are the following three operation modes.

（ｉ）モードｏ（ｕｚ＝ｉ、ＬＺ＝１）ブリスケール上
位ゼロフラグ回路（Ｕ　Ｚ　）（１０）、ブリスケール
下位ゼロフラグ回路（ＬＺ）（１１）の出力がともに［
１１の場合、第４のプログラマブルカウンタ手段のみが
動作する。(i) Mode o (uz=i, LZ=1) Both the outputs of the Briscale upper zero flag circuit (U Z ) (10) and the Briscale lower zero flag circuit (LZ) (11) are [
11, only the fourth programmable counter means operates.

（ｉｉ）モード１（ＵＺ＝１、ＬＺ＝Ｏ）ブリスケール
上位ゼロフラグ回路（Ｕ　Ｚ　）（１０）の出力が１１
］、ブリスケール下位ゼロフラグ回路（Ｌ　Ｚ　）（１
１）の出力が［０］の場合、第１、ｔｌＳ４のプログラ
マブルカウンタ手段が動作する。すなわち、前記２ｎビ
ットのプリスケール値の下位ｎビットに対応するブリス
ケール動作を行う。(ii) Mode 1 (UZ=1, LZ=O) The output of the Briscale upper zero flag circuit (U Z ) (10) is 11
], Briscale lower zero flag circuit (LZ) (1
When the output of 1) is [0], the first programmable counter means of tlS4 operates. That is, a prescale operation corresponding to the lower n bits of the 2n-bit prescale value is performed.

（ｉｉｉ）モード２（ＵＺ＝０、ＬＺ＝Ｏ）ブリスケー
ル上位ゼロフラグ回路（Ｕ　Ｚ　）（１０）、プリスケ
ール下位ゼロ７ラグ回路（Ｌ　Ｚ　）（１１）の出力が
ともに［０］の場合、ｔＩ＆１、第２、第３および第４
のプログラマブルカウンタ手段が動作する。(iii) Mode 2 (UZ=0, LZ=O) When the outputs of the prescale upper zero flag circuit (U Z ) (10) and the prescale lower zero 7 lag circuit (L Z ) (11) are both [0] , tI & 1, 2nd, 3rd and 4th
A programmable counter means is operated.

（ｉｖ）モード３（ＵＺ＝Ｏ，ＬＺ＝１）ブリスケール
上位ゼロフラグ回路（Ｕ　Ｚ　）（１０）の出力が［０
１、ブリスケール下位ゼロフラグ回路（ＬＺ）の出力が
［１］の場合、第２、第３、第４のプログラマブルカウ
ンタ手段が動作する。(iv) Mode 3 (UZ=O, LZ=1) The output of the Briscale upper zero flag circuit (U Z ) (10) is [0
1. When the output of the Briscale lower zero flag circuit (LZ) is [1], the second, third, and fourth programmable counter means operate.

すなわち、前記２ｎビットのプリスケール値の上位ｎビ
ットに対応するプリスケール動作を行つ。That is, a prescale operation corresponding to the upper n bits of the 2n-bit prescale value is performed.

以下、この実施例のモード２の動作を第２図（ａ）、（
ｂ）において説明する。The operation in mode 2 of this embodiment will be explained below in Figs. 2(a) and 2(a).
This will be explained in b).

基本的な動作はく作用〉の項で説明した通りであり、第
２図（ｆｉ＞、（ｂ）の７０−チャートでは、各ステッ
プでの動作を見るために、この動作に対応するステップ
に番号を入れており、この番号は第３図のタイミングチ
ャートのそれぞれの番号に対応する。This is as explained in the section ``Basic Actions and Actions'', and in the 70-chart in Figure 2 (fi>, (b)), in order to see the actions at each step, the steps corresponding to this action are shown. Numbers are included, and these numbers correspond to the respective numbers in the timing chart of FIG.

最初、タイマーポート回路（Ｔ　Ｍ　Ｒ）（１）にタイ
マー値を、プリスケール上位ポート回路（ＰＲＥ　　Ｕ
Ｐ）（５）、ブリスケール下位ポート回路（ＰＲＥ　　
ＬＯＷ）（７）に２ｎビットのプリスケール値の上位ｎ
ビット、下位ｎビットをそれぞれプリセットする。そし
て、タイマー動作を開始させる。First, the timer value is input to the timer port circuit (TMR) (1), and the prescale upper port circuit (PRE U
P) (5), Briscale lower port circuit (PRE
LOW) (7) is the upper n of the 2n-bit prescale value.
bit and the lower n bits are respectively preset. Then, the timer operation is started.

ステップ１ニ ブリスケール下位ポート回路（ＰＲＥ　　ＬＯＷ）７の
データ（下位ｎビット）をデクリメンタ回路（Ｄ　Ｅ　
Ｃ）（８）にプリセットし、このプリセット値を初期値
として減算（−１）して、その値が［０］（Ｄ　Ｅ　Ｃ
Ｏが発生）になるまで減算（−１）動作を繰り返し、そ
の値が［０］（Ｄ　Ｅ　ＣＯが発生）になると、前記下
位ビットに対応する分周出力（ＯＯＲＥＧ−、ＤＥＣ）
が出力される。Step 1 The data (lower n bits) of nibliscale lower port circuit (PRE LOW) 7 is transferred to the decrementer circuit (D E
C) Preset to (8), subtract (-1) this preset value as the initial value, and the value becomes [0] (D E C
The subtraction (-1) operation is repeated until the value becomes [0] (D E CO is generated), and the divided output (OOREG-, DEC) corresponding to the lower bit is output.
is output.

ステップ２： この分周出力に基づいて、第１の桁重み補正用レジスタ
回路（ＯＯＲＥ　Ｇ　）（３）のデータ（Ｉ１１１正値
）をデクリメンタ回路（Ｄ　Ｅ　Ｃ）（８）にプリセッ
トし、このプリセット値を初期値として減算（−１）し
て、その値が［１］（Ｄ　ＥＣ１が発生）になるまで減
ｊＥ（−１）動作を繰り返し、その値が［１］（ＤＥＣ
Ｉが発生）になると、前記補正値に対応する分周出力（
ＵＰＲＥＧ−ＤＥＣ）が出力される。Step 2: Based on this frequency-divided output, preset the data (I111 positive value) of the first digit weight correction register circuit (OORE G) (3) into the decrementer circuit (D E C) (8). Subtract (-1) the preset value as the initial value, repeat the subtraction (-1) operation until the value becomes [1] (DEC1 occurs), and then repeat the subtraction (-1) operation until the value becomes [1] (DEC1 occurs).
When I occurs), the divided output (
UPREG-DEC) is output.

ステップ３： この分周出力に基づいて、プリスケール上位ポート回路
（ＰＲＥ　　ＵＰ）（５）のデータ（上位ｎビット）を
プリスケール上位レジスタ回路（ＵＰＲＥ　Ｇ　）（８
）に移し、このデータをデクリメンタ回路（Ｄ　Ｅ　Ｃ
）（８）にプリセットし、減ｔ（−１）して、その値を
プリスケール上位しシスタ回路（ＵＰ　　ＲＥＧ）（６
）に戻すとともに、その値を判定し、以下、ステップ２
以下の動作を＃１９返して、デクリメンタ回路（Ｄ　Ｅ
　Ｃ）（８）の値が【１１（ＤＥＣＩが発生）になると
、前記上位ｎビットに対応する分周出力（ＦＦＲＥＧ−
４ＤＥＣ）が出力される。Step 3: Based on this frequency-divided output, the data (upper n bits) of the prescale upper port circuit (PRE UP) (5) is transferred to the prescale upper register circuit (UPRE G) (8
) and transfer this data to the decrementer circuit (D E C
) (8), subtract it by t(-1), prescale the value to upper position, and select the sister circuit (UP REG) (6
), determine its value, and perform step 2 below.
The following operation is returned to #19, and the decrementer circuit (D E
C) When the value of (8) becomes [11 (DECI occurs), the divided output (FFREG-) corresponding to the upper n bits is
4DEC) is output.

ステップ４： この分周出力に基づいて、第２の桁重み補正用レジスタ
回路（ＦＦ　　ＲＥＧ）（４）のデータ（補正値）をデ
クリメンタ回路（ＤＥＣ）（８）にプリセットし、この
プリセット値を初期値として減算（−１）して、その値
が［１］（ＤＥＣＩが発生）になるまで減算（−１）動
作を繰り返し、その値が［１］（ＤＥＣＩが発生）にな
ると、前記補正値に対応する分周出力（ＵＰＲＥＧ−４
ＤＥＣ）が出力される。Step 4: Based on this frequency division output, preset the data (correction value) of the second digit weight correction register circuit (FF REG) (4) into the decrementer circuit (DEC) (8), and use this preset value. Subtract (-1) as the initial value, repeat the subtraction (-1) operation until the value becomes [1] (DECI occurs), and when the value becomes [1] (DECI occurs), the above correction The divided output corresponding to the value (UPREG-4
DEC) is output.

ステップ５： この分周出力に基づいて、プリスケール上位レジスタ回
路（ＵＰ　　ＲＥＧ）（６）のデータをデクリメンタ回
路（ＤＥＣ）（８）にプリセットし、減算（−１）して
、その値をプリスケール上位レジスタ回路（ＵＰ　　Ｒ
ＥＧ）（６）に戻すとともに、その（０３（ＤＥＣＯ）
値が出力される。Step 5: Based on this divided output, preset the data of the prescale upper register circuit (UP REG) (6) to the decrementer circuit (DEC) (8), subtract (-1), and preset the value. Scale upper register circuit (UPR
EG) (6) and its (03 (DECO)
The value is output.

この出力により、プリスケール上位ポート回路（Ｐ　Ｒ
Ｅ　　Ｕ　Ｐ　）（５）のデータ（上位ｎビット）をプ
リスケール上位レジスタ回路（Ｕ　Ｐ　　ＲＥ　Ｇ　）
（６）に移す。This output causes the prescale upper port circuit (PR
E U P ) (5) data (upper n bits) is prescaled to the upper register circuit ( U P RE G )
Move to (6).

ステップ６： この出力に基づいて、タイマーレノスタ回路（Ｔ　Ｍ　
ＲＲＥ　Ｇ　）（２）のデータ（ｎビットのタイマー値
）をデクリメンタ回路（Ｄ　Ｅ　Ｃ）（８）にプリセッ
トし、減算（−１）Ｌで、その値をタイマーレノスタ回
路（Ｔ　Ｍ　ＲＲＥ　Ｇ　）（２）に戻すとともに、そ
の値を判定し、以下、ステップ１以下の動作を繰り返し
て、デクリメンタ回路（ＤＥＣ）（８）の値が（０３（
ＤＥＣＯが発生）になると、タイマー出力（ＩＮＴ）が
得られる。Step 6: Based on this output, the timer renostar circuit (T M
Preset the data (n-bit timer value) of RRE G )(2), determine its value, and repeat the operations from step 1 onward until the value of the decrementer circuit (DEC) (8) becomes (03(
When DECO occurs), a timer output (INT) is obtained.

以上本発明の代表的と思われる実施例について説明した
が、本発明は必ずしもこれらの実施例に限定されるもの
ではなく、本発明にいう構成要件を備え、かつ、本発明
にいう目的を達成し、以下にいう効果を有する範囲内に
おいて適宜改変して実施する。ことができるものである
。Although the embodiments considered to be representative of the present invention have been described above, the present invention is not necessarily limited to these embodiments. However, it is carried out with appropriate modifications within the scope of achieving the effects described below. It is something that can be done.

〈発明の効果〉 この発明は１．２ｎビットのプリスケール値の上位ｎビ
ット、下位ｎビットに対応する分周出力、上位ｎビット
の最下゛位ビットの桁の重みに対応する分周出力を組み
合わせて、２ｎビットのブリスケール値に対応する分周
出力を得、さらに、この分周出力に基づいてタイマー値
に対応する分周出力を得る各プログラマブルカウンタ手
段によって２ｎビットのブリスケール値を実現しなので
、プリスケール用のデクリメンタ回路およびレジスタ回
路がいずれもｎピッ（のものでよく、回路規慎および回
路配置規模が１／２とな９、安い価格になる実用的な利
点を有する。<Effects of the Invention> This invention provides a frequency division output corresponding to the upper n bits and lower n bits of a 1.2n-bit prescale value, and a frequency division output corresponding to the digit weight of the least significant bit of the upper n bits. are combined to obtain a divided output corresponding to a 2n-bit Briscale value, and further, based on this divided output, a divided output corresponding to a timer value is obtained by each programmable counter means to obtain a 2n-bit Briscale value. Since the decrementer circuit and the register circuit for pre-scaling can both be n-pi, the circuit size and circuit arrangement size can be reduced to 1/2 (9), which has the practical advantage of being inexpensive.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明のタイマー装置の代表的な実施例の構
成を示すブロック図、第２図（１）Ｉ（ｂ）は同動作を
示す７０−チャート、第３図は同タイミングチャート、
第４図は従来のタイマー装置の構成を示すブロック図で
ある。FIG. 1 is a block diagram showing the configuration of a typical embodiment of the timer device of the present invention, FIG. 2 (1) I(b) is a 70-chart showing the same operation, FIG. 3 is a timing chart of the same,
FIG. 4 is a block diagram showing the configuration of a conventional timer device.

Claims (1)

【特許請求の範囲】[Claims] （１）　ｎビットのデクリメンタ手段と、 ２ｎビットのプリスケール値の上位ｎビットを保持する
プリスケール上位ポート手段と、２ｎビットのプリスケ
ール値の下位ｎビットを保持するプリスケール下位ポー
ト手段と、ｎビットのタイマー値を保持するタイマー ポート手段と、 前記２ｎビットのプリスケール値の下位ｎビットを前記
デクリメンタ手段にプリセットし、このプリセット値を
初期値として基本クロックをカウントして、前記プリス
ケール値の下位ｎビットに対応する第１の分周出力を得
る第１のプログラマブルカウンタ手段と、 前記第１の分周出力に基づいて、前記２ｎ ビットのプリスケール値の上位ｎビットの最下位ビット
の桁の重みに対応する補正値を前記デクリメンタ手段に
プリセットし、このプリセット値を初期値として基本ク
ロックをカウントして、前記プリスケール値の上位ｎビ
ットの最下位ビットの桁の重みに対応する第２の分周出
力を得る第２のプログラマブルカウンタ手段と、 前記第２の分周出力に基づいて、前記２ｎ ビットのプリスケール値の上位ｎビットを前記デクリメ
ンタ手段にプリセットし、このプリセット値を初期値と
して前記第２の分周出力をカウントして、前記プリスケ
ール値の上位ｎビットに対応する第３の分周出力を得る
第３のプログラマブルカウンタ手段と、 前記第３の分周出力に基づいて、前記ｎビットのタイマ
ー値を前記デクリメンタ手段にプリセットし、このプリ
セット値を初期値として前記第３の分周出力をカウント
して、前記タイマー値に対応する第４の分周出力を得る
第４のプログラマブルカウンタ手段と、 からなり、この第４の分周出力をタイマー出力とするこ
とを特徴とするタイマー装置。(1) an n-bit decrementer means, a prescale upper port means for holding the upper n bits of the 2n bit prescale value, and a prescale lower port means for holding the lower n bits of the 2n bit prescale value; a timer port means for holding an n-bit timer value; and a timer port means for presetting the lower n bits of the 2n-bit prescale value in the decrementer means, counting basic clocks with this preset value as an initial value, and calculating the prescale value. a first programmable counter means for obtaining a first divided output corresponding to the lower n bits of the 2n bits of the prescaled value; A correction value corresponding to the digit weight is preset in the decrementer means, the basic clock is counted using this preset value as an initial value, and a correction value corresponding to the digit weight of the least significant bit of the upper n bits of the prescale value is calculated. a second programmable counter means for obtaining a frequency-divided output of 2; and a second programmable counter means for presetting the upper n bits of the 2n-bit prescale value in the decrementer means based on the second frequency-divided output; a third programmable counter means for counting the second frequency division output as a value to obtain a third frequency division output corresponding to the upper n bits of the prescale value, based on the third frequency division output; and presetting the n-bit timer value in the decrementer means, and counting the third frequency division output using this preset value as an initial value to obtain a fourth frequency division output corresponding to the timer value. 4 programmable counter means, and the timer device is characterized in that the fourth divided output is used as a timer output.