JPH02193250A - Computer connection system - Google Patents
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- JPH02193250A JPH02193250A JP1200589A JP1200589A JPH02193250A JP H02193250 A JPH02193250 A JP H02193250A JP 1200589 A JP1200589 A JP 1200589A JP 1200589 A JP1200589 A JP 1200589A JP H02193250 A JPH02193250 A JP H02193250A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 118
- 239000000872 buffer Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000000737 periodic effect Effects 0.000 claims 1
- 238000004891 communication Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000015654 memory Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複合コンピュータシステムにおいて。[Detailed description of the invention] [Industrial application field] The present invention relates to a complex computer system.
複数コンピュータの接続方式に関するものである。This relates to a method for connecting multiple computers.
各コンピュータに対応して、専用の送信線路を設ける場
合、コンピュータの増設時に送信線路も増設する必要が
ある。そこで、各コンピュータに専用の送信線路を設け
ずに、各コンピュータが複数の送信線路に対して送信可
能にすることで、コンピュータを増設しても、送信線路
を増設する必要もなくなり、しかも複雑なハードウェア
、ソフトウェアを必要としないため、小型コンピュータ
。If a dedicated transmission line is provided for each computer, the transmission line must also be added when adding more computers. Therefore, by making it possible for each computer to transmit to multiple transmission lines without providing a dedicated transmission line for each computer, there is no need to add more transmission lines even if more computers are added. A small computer because it does not require any hardware or software.
パーソナルコンピニータ、マイクロコンピュータによる
制御機器のネットワークに特に効果がある。It is particularly effective for networks of control devices using personal computers and microcomputers.
従来の技術としては9例えは、特公昭60−51145
号公報に示されている「コンピュータ接続方式」がある
。Nine examples of conventional technology include the Japanese Patent Publication No. 60-51145.
There is a ``computer connection method'' shown in the publication.
従来の方式は、各コンピュータに対応する専用の送信線
路を設ける方法で、その詳細は図面を参照して、以下に
説明する。The conventional method is to provide a dedicated transmission line for each computer, the details of which will be explained below with reference to the drawings.
第4図は、前記従来方式によるコンビュータネントワー
クを示す。図に於てLl、 L2. L3. L4は。FIG. 4 shows computer work according to the conventional method. In the figure, Ll, L2. L3. L4 is.
送信及び或は受信用のバッファとポートと若干の判断機
能を有する論理とを持っているリンク。CI。A link that has buffers and ports for sending and/or receiving, and logic with some decision-making functionality. C.I.
C2,C3はコンピュータ、Ml、M2.、M3はメモ
リ。C2, C3 are computers, Ml, M2. , M3 is memory.
Pl、 P、2. P3.・・・・・・Pl3はペリフ
ェラル(周辺機器)である。Pl, P, 2. P3. ...Pl3 is a peripheral (peripheral device).
また、リンクLl、L2.L3はコンピュータC+。Also, links Ll, L2. L3 is computer C+.
C2,C3に対する接続、リンクL4はペリフェラル群
P7〜P]3に対する接続を行う。またll。The link L4 connects C2 and C3 and connects the peripheral group P7 to P]3. Also ll.
!2.6 s Z’4は線路を示す。! 2.6 s Z'4 indicates the track.
リンク”1 s ”2 s L3 s ”4の内部は例
えば第5図の如き構成とする。The inside of the link "1s"2sL3s"4 has a configuration as shown in FIG. 5, for example.
ここで、Sl、S2は送信及び受信用のバッファ・メモ
リCE+、CE2は夫々線路及びコンピュータに対する
入出力ポートである。Here, Sl and S2 are buffer memories for transmission and reception, and CE+ and CE2 are input/output ports for a line and a computer, respectively.
リンクは次の如き機能を有する。The link has the following functions.
今、コンピュータC1よりコンピュータC3に送信希望
がある時は、コンビ=−タC1に接続されたリンクL1
のポー) CF2を経て、バッファメモリS1にそのメ
ツセージがアドレスと共にストアされる。バッファメモ
リS1に送信すべきメツセージがある時はその゛発信ボ
ー)CEIよりアドレスを含んだ送信信号を線路Jlに
発信する。アドレスされたコンピュータC3のリンクL
3は。Now, when there is a request for transmission from computer C1 to computer C3, link L1 connected to computer C1
The message is stored in the buffer memory S1 along with the address via CF2. When there is a message to be transmitted in the buffer memory S1, a transmission signal including an address is transmitted from the CEI to the line Jl. Link L of addressed computer C3
3 is.
若しその受信用バッファメモリS2に情報が入ってい力
ければ、換言すればそのコンピュータが受信中でなけれ
ば、上記送信信号を受けて受信可能であるという信号を
送り返す。If the receiving buffer memory S2 is full of information, in other words, if the computer is not receiving data, it receives the transmission signal and sends back a signal indicating that it is ready to receive data.
以下同様にして、コンピュータ間の制御信号。Similarly, control signals between computers.
データの授受を行う。Exchange data.
て、それぞれ専用の送信線路が必要となるので。 Therefore, a dedicated transmission line is required for each.
コンピュータを増設する場合、送信線路の増設及び、ネ
ットワーク上のすべてのリンクへ増設した送信線路を接
続しなければならない問題点がある。When adding more computers, there are problems in that it is necessary to add more transmission lines and to connect the added transmission lines to all links on the network.
本発明は上記問題点を解決するため、コンピュータを増
設しても送信線路を増設しないことを目的とする。SUMMARY OF THE INVENTION In order to solve the above problems, it is an object of the present invention to eliminate the need to add transmission lines even if computers are added.
本発明は前記の目的を達成するため、各コンピュータに
専用の送信線路を設けずに、各コンピュータが複数の送
信線路に対して送信可能とする。In order to achieve the above object, the present invention enables each computer to transmit data to a plurality of transmission lines without providing a dedicated transmission line for each computer.
この場合、複数のコンピュータが1つの送信線路を重複
して使用するのを防ぐだめに、各コンピュータは、送信
する前に空(未使用)送信線路を検出し、空送信線路の
みに送出する。まだ、送出時。In this case, in order to prevent multiple computers from using one transmission line redundantly, each computer detects an empty (unused) transmission line before transmitting and sends out only to the empty transmission line. Still at the time of sending out.
送信線路を複数のコンピュータで重複使用していないこ
との確認及び2重複していた場合の回復手段を備えたも
のである。It is equipped with means for confirming that a transmission line is not being used redundantly by a plurality of computers, and for recovering when two or more computers are using the transmission line redundantly.
が不要となるので、コンピュータを増設し、ネットワー
クに接続する場合、送信線路の増設をする必要がなくな
り、複雑々ソフトウェアの制御も省略することができる
。Since this eliminates the need for additional transmission lines when adding computers and connecting them to the network, complicated software control can also be omitted.
以下2本発明の実施例を詳細に説明する。 Two embodiments of the present invention will be described in detail below.
第1図は2本発明によるコンピュータ接続方式で、構成
されたコンピュータネットワークの傘実施例である。第
1図において、コンピュータA20は、リンク10を通
して送信線路01に接続されている。リンク10は8通
信インタフェース回路11゜送信セレクタ回路13.受
信セレクタ回路12 より構成されている。通信インタ
フェース回路11は、コンピュータA20のデータ型式
と送信線路01のデータ型式の変換を行う。これは、コ
ンピュータA20が理解容易なバス形式のデータ転送に
対し、送信線路01がシリアル形式のデータ転送を行う
ためである。送信セレクタ回路13は。FIG. 1 shows an umbrella embodiment of a computer network configured using two computer connection methods according to the present invention. In FIG. 1, computer A20 is connected to transmission line 01 through link 10. In FIG. The link 10 has 8 communication interface circuits 11° transmission selector circuit 13. It is composed of a reception selector circuit 12. The communication interface circuit 11 performs conversion between the data type of the computer A20 and the data type of the transmission line 01. This is because the computer A20 transfers data in a bus format, which is easy to understand, whereas the transmission line 01 transfers data in a serial format. The transmission selector circuit 13 is.
通信インタフェース回路11からの送信データをコンピ
ュータA20の指示によって、送信線路を選択し2選択
された送信線路に対して、送信データを出力する。受信
セレクタ12はコンピュータA20の選択した送信線路
からの受信データを。Based on instructions from the computer A20, a transmission line is selected for the transmission data from the communication interface circuit 11, and the transmission data is outputted to the selected transmission line. The reception selector 12 receives data from the transmission line selected by the computer A20.
通信インタフェース11に出力する。他のコンピュータ
B〜E 30,40,50,60も、コンピュータA2
0と同様にして、リンク10を通して送信線路01に接
続する。各送信線路01は、各リンク10に対し同一に
接続し、各送信線路に流れるデータは、同一のデータ型
式とし、送信線路を使用している場合は、必ず周期的に
送信線路にデータ出力を行う。Output to the communication interface 11. Other computers B to E 30, 40, 50, 60 are also computer A2
0, it is connected to the transmission line 01 through the link 10. Each transmission line 01 is connected to each link 10 in the same way, and the data flowing to each transmission line is of the same data type. When using a transmission line, be sure to periodically output data to the transmission line. conduct.
以下この動作について説明する。コンピュータA20か
もコンピュータC40ヘデータ転送す柵合、コンピュー
タA20は、受信セレクタ回路12を制御することで、
送信線路01を1つ選択し。This operation will be explained below. When the computer A20 transfers data to the computer C40, the computer A20 controls the reception selector circuit 12 to
Select one transmission line 01.
通信インタフェース回路11を通して2選択した送信線
路01に流れるデータを受信する。前記受信データが1
定周期以上経っても発生しない場合は、その前記選択し
た送信線路01は、他のコンピュータが使用してい力い
とし、コンビメータA20は通信インタフェース回路1
1.送信セレクタ13を通して、コンピュータ40への
アドレス情報を含んだ送信要求信号を前記送信線路01
へ十定周期毎に繰り返し送出する。もし、前記受信デー
タがホ定周期以内に発生した場合は、その前記送信線路
01は、他のコンピュータが使用しているものとし、受
信セレクタ12を制御して別の送信線路01を選択し、
他のコンピュータが使用しているか否か調べる。使用し
ている場合は、上記動作を繰り返し行い、使用していな
い送信線路01を探してから、その送信線路01へ、前
記送信要求信号を出力する。Data flowing to two selected transmission lines 01 is received through the communication interface circuit 11. The received data is 1
If it does not occur even after a fixed period has elapsed, it is assumed that the selected transmission line 01 is being used by another computer, and the combimeter A20 is connected to the communication interface circuit 1.
1. A transmission request signal containing address information to the computer 40 is sent to the transmission line 01 through the transmission selector 13.
The data is repeatedly sent to every 10 regular cycles. If the received data is generated within a fixed period, it is assumed that the transmission line 01 is being used by another computer, and the reception selector 12 is controlled to select another transmission line 01;
Find out if another computer is using it. If the transmission line 01 is in use, the above operation is repeated to search for an unused transmission line 01, and then output the transmission request signal to that transmission line 01.
コンピュータC40は、コンピュータC40に接続され
たリンク10を制御することにより、すべての送信線路
を繰返し選択し、自分への送信要求信号の有/無を調べ
る。自分への送信要求信号が有る場合、コンピュータC
40は、送信要求信号を受信した送信線路を使用して、
コンピュータA20へ応答信号を逆送し、以後コンピュ
ータA20とコンピュータC40間で前記送信線路01
を使用してデータ転送を行う。By controlling the link 10 connected to the computer C40, the computer C40 repeatedly selects all the transmission lines and checks whether there is a transmission request signal to the computer C40. If there is a transmission request signal to yourself, computer C
40 uses the transmission line that received the transmission request signal,
The response signal is sent back to the computer A20, and thereafter the transmission line 01 is transmitted between the computer A20 and the computer C40.
to perform data transfer.
第1図において、新たにコンピュータを増設する場合、
送信線路01にリンク10を増設するのみで、送信線路
01の増設及び既設のリンク10゜ソフトウェアの変更
も不要である。In Figure 1, when adding a new computer,
Just by adding the link 10 to the transmission line 01, there is no need to add the transmission line 01 or change the existing link 10° software.
第2図は、第1図のリンク10及びその周辺を詳細に示
したブロック図である。第2図において送信セレクタ回
路13の出力は、出力ゲート14及び信号検出回路11
0に接続されている。信号検出回路110は送信セレク
タ回路13からの送信信号を常に監視し、送信信号を検
出すると、フリップフロップ130をセットし、出力ゲ
ート14をイネーブルにすることで前記送信信号を送信
線路01へ出力する。遅延回路120では、フリップフ
ロップ130のセット信号を一定時間遅延させてから、
フリップフロップ130をリセットし、出力ゲート14
をディスネーブルする。FIG. 2 is a block diagram showing the link 10 of FIG. 1 and its surroundings in detail. In FIG. 2, the output of the transmission selector circuit 13 is connected to the output gate 14 and the signal detection circuit 11.
Connected to 0. The signal detection circuit 110 constantly monitors the transmission signal from the transmission selector circuit 13, and when detecting the transmission signal, sets the flip-flop 130 and enables the output gate 14 to output the transmission signal to the transmission line 01. . The delay circuit 120 delays the set signal of the flip-flop 130 for a certain period of time, and then
Reset flip-flop 130 and output gate 14
Disable.
以下、この動作について説明する。コンピュータA20
は、固定長の送信テークを通信インク入−ス回路11へ
出力する。送信データは通信インタフエース11.送信
セレクタ13を通って、出力ゲート14に入力されると
同時に、信号検出回路110によって7リツプフロツプ
130がセットされ、送信線路01へ出力される。This operation will be explained below. computer A20
outputs a fixed length transmission take to the communication ink input circuit 11. Transmission data is transmitted through communication interface 11. At the same time as the signal passes through the transmission selector 13 and is input to the output gate 14, the signal detection circuit 110 sets the 7-lip-flop 130 and outputs it to the transmission line 01.
フリップフロップ130がセットされ、固定長の送信デ
ータが送信線路01へ送信終了後遅延回路120によっ
てフリップフロップ130がリセットされ、出力ゲート
14は、送信線路01を開放し。After the flip-flop 130 is set and fixed-length transmission data is transmitted to the transmission line 01, the flip-flop 130 is reset by the delay circuit 120, and the output gate 14 opens the transmission line 01.
通信相手のコンピュータからの応答を可能とする。Enables responses from the other party's computer.
前記固定長の送信データは、最大長を制限することで可
変長にすることができる。本実施例では。The fixed length transmission data can be made variable length by limiting the maximum length. In this example.
送信線路への出力ゲートの制御が容易に実現することが
できる。Control of the output gate to the transmission line can be easily realized.
第3図は、前記第2図における実施例とは別の方法によ
る本発明の実施例のブロック図である。FIG. 3 is a block diagram of an embodiment of the present invention in a different manner from the embodiment in FIG. 2.
第2図における前記実施例では、フリップフロップ13
0のセット信号を遅延回路120によって遅延させて、
出力ゲート14をディスイネーブルにする方法であるが
、第3図による実施例では、タイミング発生回路300
によって一定周期毎にフリップフロップ130をリセッ
トする。この場合、送信中に前記フリップフロップ13
0がリセットされないように、コンピュータA20はデ
ータを送出する必要がある。そのためタイミング発生回
路300では、コンピュータA20に、送信タイミング
信号を出力する。コンピュータA20は、前記送信タイ
ミング信号によって、固定長の送信データ又は最大長を
制限した可変長の送信データを送出する。コンピュータ
A20の送信データは。In the embodiment in FIG. 2, the flip-flop 13
The 0 set signal is delayed by the delay circuit 120,
In the embodiment shown in FIG. 3, the timing generation circuit 300
The flip-flop 130 is reset at regular intervals. In this case, during transmission, the flip-flop 13
Computer A20 needs to send data so that 0 is not reset. Therefore, the timing generation circuit 300 outputs a transmission timing signal to the computer A20. The computer A20 transmits fixed-length transmission data or variable-length transmission data with a limited maximum length based on the transmission timing signal. The data sent by computer A20 is.
前記第2図における実施例と同様にして、送信線路へ出
力される。タイミング発生回路300は。Similar to the embodiment shown in FIG. 2, the signal is output to the transmission line. The timing generation circuit 300.
固定長の送信データ又は前記可変長の最大データ長を送
信するのに必要な時間後フリップフロップ130をリセ
ットし、出力ゲート14をディスイネ−フルにする。本
実施例によれば、前記第2図による実施例の各送信線路
に対応して、必要であった遅延回路の代わりに各送信線
路に共通にタイミング発生回路を付加したことで、より
小規模なハードウェアで実現できる。さらに1通信イン
タフェース回路を内蔵したマイクロコンピュータチツフ
ヲコンピュータとして使用している場合、コンビ一一タ
、リンクを含めて、数個のICで実現できるため、小型
、低価格なシステムに効果がある。After the time required to transmit the fixed length transmission data or the variable maximum data length, flip-flop 130 is reset and output gate 14 is disabled. According to this embodiment, a timing generation circuit is commonly added to each transmission line in place of the necessary delay circuit corresponding to each transmission line in the embodiment shown in FIG. It can be realized with suitable hardware. Furthermore, when a microcomputer chip with a built-in communication interface circuit is used as a computer, it can be realized with several ICs, including the combiner and the link, which is effective in creating a small and low-cost system.
本発明によれば、複雑なハードウェア、ソフトウェアを
必要とせず、コンビエータネットワークが構成でき、逐
次増設も容易に行えるだめ、小型コンピュータ、パーソ
ナルコンピュータ、マイクロコンピュータによる制御機
器のネットワークが容易に実現できる。According to the present invention, a combinator network can be configured without requiring complicated hardware or software, and sequential expansion can be easily performed, so that a network of control devices using small computers, personal computers, and microcomputers can be easily realized. .
第1図は本発明の実施例を示すブロック図、第2図は第
1図におけるリンク及びその周辺を詳細に示したブロッ
ク図、第3図は第2図とは別の実施例を示しだブロック
図、第4図は従来方式を示すブロック図、第5図は第4
図における従来方式のリンク内部を示したブロック図。
01・・・・・・送信線路、10・・・・・・リンク、
11・・・・・・通信インタフェース回路、12・・・
・・・受信セレクタ。
13・・・・・・送信セレクタ、20・30・40・5
0・60・・・・・・コンピュータA〜E、、14・・
川・Ill’−)。
110・・・・・・信号検出回路、120・・曲遅延回
路。
130・・・・・・フリップ・フロップ、300・川・
・タイミング発生回路。
/UFig. 1 is a block diagram showing an embodiment of the present invention, Fig. 2 is a block diagram showing the links and their surroundings in detail in Fig. 1, and Fig. 3 shows an embodiment different from Fig. 2. Block diagram, Fig. 4 is a block diagram showing the conventional method, Fig. 5 is a block diagram showing the conventional method.
FIG. 2 is a block diagram showing the inside of a conventional link in the figure. 01...Transmission line, 10...Link,
11... Communication interface circuit, 12...
...Reception selector. 13...Transmission selector, 20, 30, 40, 5
0.60...Computers A to E, 14...
River・Ill'-). 110...signal detection circuit, 120...music delay circuit. 130...flip flop, 300・river・
・Timing generation circuit. /U
Claims (1)
接続において、入出力ポートおよび送信・受信用バッフ
ァをもつリンクをそれぞれ有する複数個のコンピュータ
と、該コンピュータと同じ数または異なった数の複数の
送信線路を設け、前記各リンクに前記複数の送信線路を
接続し、前記各コンピュータは、前記複数送信線路の中
から、別コンピュータからの周期的データ信号を検出し
ない空いている送信線路を選出しこれを使用して、他の
コンピュータへアドレス信号を含んだ送信信号を送出す
る送信経路を構成し、さらに前記コンピュータから送信
された送信希望信号を受けた他のコンピュータからの受
信可能信号を前記コンピュータが構成した送信経路を使
って逆送させ、以後当該送信経路を使用中は周期的にデ
ータ出力を行うことを特徴とするコンピュータ接続方式
。 2、前記第1項の特許請求の範囲において、送信線路に
出力する信号を固定長とし、リンクから送信線路へ出力
するゲートに送信側コンピュータからの送信信号を検出
することによって、前記ゲートを開け、前記送信信号を
、送信線路へ出力する手段と、送信線路へ出力開始から
一定時間後に前記ゲートを閉じる手段を備えることを特
徴とするコンピュータ接続方式。 3、前記第1項の特許請求範囲において、送信線路に出
力する信号を固定長とし、コンピュータ又は、リンクに
送信線路へ出力するタイミングを一定周期毎に与え、送
信信号がある場合、そのタイミングでリンクが出力する
手段と、リンクから送信線路へ出力するゲートにリンク
からの送信信号を検出することによって、前記ゲートを
開け、前記送信信号を、送信線路へ出力する手段と、前
記タイミングから一定時間後に前記ゲートを閉じる手段
を有することを特徴とするコンピュータ接続方式。 4、前記第2項及び前記第3項の特許請求範囲において
、送信線路に出力する信号を可変長とし、その最大長を
制限することを特徴とするコンピュータ接続方式。[Claims] 1. In the interconnection of a plurality of computers (including peripherals), a plurality of computers each having a link having an input/output port and a sending/receiving buffer, and a plurality of computers having the same number or different links as the computers, a plurality of transmission lines, the plurality of transmission lines are connected to each of the links, and each computer selects an idle transmission line from among the plurality of transmission lines that does not detect a periodic data signal from another computer. Select a line and use it to configure a transmission path for sending a transmission signal including an address signal to another computer, and further enable reception from another computer that receives a transmission desired signal transmitted from the computer. A computer connection method characterized in that a signal is sent backwards using a transmission path configured by the computer, and thereafter data is output periodically while the transmission path is in use. 2. In the scope of claim 1, the signal output to the transmission line has a fixed length, and the gate is opened by detecting the transmission signal from the transmitting computer at the gate output from the link to the transmission line. . A computer connection system comprising: means for outputting the transmission signal to a transmission line; and means for closing the gate after a certain period of time from the start of output to the transmission line. 3. In the claim set forth in item 1 above, the signal to be output to the transmission line has a fixed length, the computer or link is given a timing for outputting to the transmission line at regular intervals, and if there is a transmission signal, the signal is output at that timing. means for outputting the link from the link; means for opening the gate by detecting the transmission signal from the link to a gate outputting the link to the transmission line; and means for outputting the transmission signal to the transmission line by opening the gate; and a fixed time period from the timing. A computer connection system, characterized in that it has means for later closing said gate. 4. A computer connection system according to claims 2 and 3, characterized in that the signal output to the transmission line has a variable length and its maximum length is limited.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1012005A JPH0782480B2 (en) | 1989-01-23 | 1989-01-23 | Computer connection method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP1012005A JPH0782480B2 (en) | 1989-01-23 | 1989-01-23 | Computer connection method |
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Publication Number | Publication Date |
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JPH02193250A true JPH02193250A (en) | 1990-07-30 |
JPH0782480B2 JPH0782480B2 (en) | 1995-09-06 |
Family
ID=11793469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1012005A Expired - Fee Related JPH0782480B2 (en) | 1989-01-23 | 1989-01-23 | Computer connection method |
Country Status (1)
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