JPH02191343A - Compound semiconductor device and its manufacture - Google Patents
Compound semiconductor device and its manufactureInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置の構造およびその製造方法に
関するものであり、特に高融点金属若しくはそのシリサ
イドをショットキーゲート電極として有するショットキ
ー接合ゲート型電界効果トランジスタ（以下、ＭＥＳＦ
ＥＴという）及びそれを−構成素子とする化合物半導体
集積回路の構造とその製造方法に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to the structure of a compound semiconductor device and its manufacturing method, and particularly to a Schottky junction gate type having a high melting point metal or its silicide as a Schottky gate electrode. Field effect transistor (hereinafter referred to as MESF)
The present invention relates to a compound semiconductor integrated circuit (hereinafter referred to as ET) and a compound semiconductor integrated circuit using the same as a component, and a method for manufacturing the same.
従来、化合物半導体装置、特に半絶縁性Ｇ ａ Ａ ｓ
を基板とする集積回路の中に作り込まれるＭＥＳＦＥＴ
は第４図に示す様な構造を持っていた。すなわち化合物
半導体基板４０１は例えば半絶縁性ＧａＡｓ基板でなり
、その表面に第１の能動層４０２が例えばＳｉの選択イ
オン注入法にてｎ層として形成され、ゲート電極４０６
は例えばＷＳｉである単一の高融点金属若しくはそのシ
リサイドから成り矩形に形成されていた。このゲート電
極４０６をマスクにしてセルファラインで第２の能動層
４０９が例えばＳｔのイオン注入法にてｎ層として形成
されている。４０８はソース電極及びドレイン電極とな
るべきオーミック電極、４０７はゲート電極形成時にド
ライエツチングによって生じたダメージにより導入され
る高抵抗層である。Conventionally, compound semiconductor devices, especially semi-insulating GaAs
MESFET built into an integrated circuit with a substrate of
had the structure shown in Figure 4. That is, the compound semiconductor substrate 401 is made of, for example, a semi-insulating GaAs substrate, on the surface of which a first active layer 402 is formed as an n layer by selective ion implantation of Si, and a gate electrode 406 is formed.
is made of a single high melting point metal such as WSi or its silicide, and is formed into a rectangular shape. Using this gate electrode 406 as a mask, a second active layer 409 is formed as an n-layer by, for example, St ion implantation in a self-aligned manner. Reference numeral 408 denotes an ohmic electrode to become a source electrode and a drain electrode, and 407 a high resistance layer introduced by damage caused by dry etching during formation of the gate electrode.
このＭＥＳＦＥＴは第３図に示す様に以下の方法で作ら
れていた。第３図（ａ）に於いて化合物半導体基板３０
１、例えば半絶縁性ＧａＡｓ基板に例えば選択イオン注
入法及びボストアニールに依り第１の能動層３０２を形
成し、第３図（ｂ）に示すが如く化合物半導体基板３０
１全面に第１の高融点金属若しくはそめシリサイドの膜
３０３例えばＷＳｉ膜を被着する。次に第３図（ｃ）に
示すが如く第１の高融点金属若しくはそのシリサイドの
膜３０３上に第１のフォトレジスト３０５に依るマスク
パターンを形成し、第３図（ｄ）に示すが如く、第１の
フォトレジスト３０５をマスクとして第１の高融点金属
若しくはそのシリサイドの膜３０３をドライエッチ法に
依りパターンニングして矩形の断面形状を持つゲート電
極３０６を形成する。This MESFET was manufactured by the following method as shown in FIG. In FIG. 3(a), a compound semiconductor substrate 30
1. A first active layer 302 is formed on, for example, a semi-insulating GaAs substrate by, for example, selective ion implantation and boss annealing, and a compound semiconductor substrate 30 is formed as shown in FIG. 3(b).
A film 303 of a first high melting point metal or some silicide, for example, a WSi film, is deposited on the entire surface. Next, as shown in FIG. 3(c), a mask pattern using a first photoresist 305 is formed on the first high melting point metal or its silicide film 303, and as shown in FIG. 3(d), a mask pattern is formed using a first photoresist 305. Using the first photoresist 305 as a mask, the first refractory metal or its silicide film 303 is patterned by dry etching to form a gate electrode 306 having a rectangular cross-section.
然る後に第３図（ｅ）に示すが如く第２のフォトレジス
ト３０８及びゲート電極３０６をマスクとしてイオン注
入及びポストアニールを行い、セルファラインでゲート
電極３０６直近に第２の能動層３０９を形成し、次に第
３図（「）に示すが如くオーミック電極３１０を形成す
る事に依りＭＥＳＦＥＴが形成されていた。Thereafter, as shown in FIG. 3(e), ion implantation and post-annealing are performed using the second photoresist 308 and the gate electrode 306 as masks, and a second active layer 309 is formed in the vicinity of the gate electrode 306 in a self-aligned manner. Then, a MESFET was formed by forming an ohmic electrode 310 as shown in FIG.
上述した化合物半導体装置の構造において第２の能動層
３０２，４０９を形成するのはゲート形成時にドライエ
ツチングによって生じるダメージに依って導入された高
抵抗層４０７を低抵抗化するのが目的である。この第２
の能動層３０２゜４０９は第４図中ゲート電極４０６の
右側に示される様にゲート電極３０８，４０６の直近ま
で形成する必要がある為、ゲート電極３０６，４０６を
マスクとしたセルファラインイオン注入法で形成するの
が通常である。しかし、イオン注入を行うにあたっては
チャネリングを防ぐ為にＧａＡｓ基板３０１，４０１の
表面をイオン注入方向に対し傾けなければならない為、
前述した様な矩形の断面形状を持つゲート電極３０６，
４０６の場合、第４図中ゲート電極４０６の左側に示さ
れる様な陰になる部分すなわちイオン注入されない部分
が生じ、高抵抗層４０７が残る。その結果、Ｒｓが増大
し、ＭＥＳＦＥＴの特性が劣化する。非対称性が生じ、
集積回路のレイアウトに制限が生じる。その為チップサ
イズが増大し、歩留低下の原因となる等の欠点を有して
いた。The purpose of forming the second active layers 302 and 409 in the structure of the compound semiconductor device described above is to lower the resistance of the high resistance layer 407 introduced due to damage caused by dry etching during gate formation. This second
Since the active layers 302 and 409 need to be formed up to the immediate vicinity of the gate electrodes 308 and 406 as shown on the right side of the gate electrode 406 in FIG. 4, the self-line ion implantation method using the gate electrodes 306 and 406 as a mask is used. It is usually formed with However, when performing ion implantation, the surfaces of the GaAs substrates 301 and 401 must be tilted with respect to the ion implantation direction to prevent channeling.
A gate electrode 306 having a rectangular cross-sectional shape as described above,
In the case of 406, a shaded portion, that is, a portion where ions are not implanted, as shown on the left side of the gate electrode 406 in FIG. 4 is generated, and a high resistance layer 407 remains. As a result, Rs increases and the characteristics of the MESFET deteriorate. Asymmetry occurs;
Limitations arise in the layout of integrated circuits. This has resulted in disadvantages such as an increase in chip size and a decrease in yield.
本発明によれば、高融点金属若しくはそのシリサイドを
ショットキーゲート電極として有するショットキー接合
型電界効果トランジスタを一構成素子として持つ化合物
半導体装置に於いて、ゲート電極がドライエツチングの
エツチングレートの異なる複数の高融点金属薄膜若しく
はそのシリサイド薄膜から成り、かつこのゲート電極の
断面形状がショットキー接合面側の幅広い段階形状を持
ち、かつ半導体装置内に前記ショットキーケート電極を
マスクとしたセルファラインイオン注入法にて形成した
能動層を持つ構造を有する化合物半導体装置を得る。ま
た、本発明によれば高融点金属若しくはそのシリサイド
をショットキーゲート電極として有するＭＥＳＦＥＴを
一構成素子として持つ化合物半導体装置の製造方法に於
いて、ゲート電極をドライエッチのエツチングレートの
異なる複数の金属薄膜の積層で構成する工程と、エツチ
ングレートの差を利用してゲート電極の断面をショット
キー接合面側が幅広い階段形状に加工する工程と該ショ
ットキーゲート電極をマスクとしてイオン注入を行う工
程とを含む化合物半導体装置の製造方法を得る。According to the present invention, in a compound semiconductor device having a Schottky junction field effect transistor having a Schottky gate electrode made of a high melting point metal or its silicide as a Schottky gate electrode, the gate electrode can be etched by a plurality of gate electrodes having different dry etching rates. The gate electrode is made of a high melting point metal thin film or its silicide thin film, and the cross-sectional shape of this gate electrode has a wide step shape on the Schottky junction surface side, and the self-line ion implantation using the Schottky gate electrode as a mask is performed in a semiconductor device. A compound semiconductor device having a structure having an active layer formed by the method is obtained. Further, according to the present invention, in a method for manufacturing a compound semiconductor device having a MESFET as a constituent element having a high-melting point metal or its silicide as a Schottky gate electrode, the gate electrode is formed using a plurality of metals having different etching rates of dry etching. A process of stacking thin films, a process of processing the cross section of the gate electrode into a stepped shape with a wider Schottky junction surface side using the difference in etching rate, and a process of performing ion implantation using the Schottky gate electrode as a mask. A method for manufacturing a compound semiconductor device is obtained.
次に、本発明に就いて図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の断面図である。第１図（ａ
）に於いて化合物半導体基板１０１例えば半絶縁性Ｇａ
Ａｓ基板に例えばＳｉ＋を用いた選択イオン注入法及び
８００℃でのポストアニールに依り第１の能動層１０２
を形成する。Ｓｉ＋をイオン注入した場合第１の能動層
１０２はｎ型導電性となる。又第１の能動層１０２の形
成には選択拡散法や選択エビ成長法を用いても良い。次
に第１図（ｂ）に於いて化合物半導体基板１０１上全面
に第１の高融点金属若しくはそのシリサイドの膜１０３
、例えばＷの膜を、例えばスパッタ法に依り例えば２０
００人の厚さに形成し、更に連続して第１の高融点金属
若しくはそのシリサイドの膜１０３上全面に第２の高融
点金属若しくはそのシリサイドの膜１０４例えばＷＳｉ
の膜を例えばスパッタ法に依り、例えば３０００人の厚
さに形成する。第１及び第２の高融点金属若しくはその
シリサイドの膜１０３及び１０４の形成には金属ＣＶＤ
法を用いても良い。この時第１の高融点金属若しくはそ
のシリサイドの膜１０３より、第２の高融点金属若しく
はそのシリサイドの膜１０４の方がドライエッチのエツ
チングレートが大きくなる様材質を選択する事が肝要で
ある。次に第１図（Ｃ）に於いて第２の高融点金属若し
くはそのシリサイドの膜１０４上でかつ第１の能動層１
０２上にあたる部分に周知のりソグラフィ技術を用いて
第１のフォトレジスト１０５に依るマスクパターンを形
成する。次に第１図（ｄ）に於いて第１のフォトレジス
ト１０５をマスクとしてドライエッチ法例えばＣＦ４と
ＳＦ、の混合ガスを用いたドライエッチに依り第１及び
第２の高融点金属若しくはそのシリサイドの膜１０３及
び１０４をパターンニングしてゲート電極１０６を形成
する。FIG. 1 is a sectional view of an embodiment of the present invention. Figure 1 (a
), the compound semiconductor substrate 101 is made of semi-insulating Ga.
The first active layer 102 is formed by selective ion implantation using, for example, Si+ into an As substrate and post-annealing at 800°C.
form. When Si+ is ion-implanted, the first active layer 102 becomes n-type conductive. Further, the first active layer 102 may be formed using a selective diffusion method or a selective shrimp growth method. Next, in FIG. 1(b), a film 103 of a first high melting point metal or its silicide is formed on the entire surface of the compound semiconductor substrate 101.
, for example, by sputtering a W film, for example, 20
A second high melting point metal or silicide film 104, for example WSi, is formed on the entire surface of the first high melting point metal or its silicide film 103.
A film with a thickness of, for example, 3,000 wafers is formed by, for example, a sputtering method. Metal CVD is used to form the first and second high melting point metal or silicide films 103 and 104.
You may also use the law. At this time, it is important to select a material so that the etching rate of the second high melting point metal or its silicide film 104 is higher than that of the first high melting point metal or its silicide film 103. Next, in FIG. 1(C), on the film 104 of the second high melting point metal or its silicide,
A mask pattern of the first photoresist 105 is formed on the portion corresponding to the first photoresist 105 using a well-known lithography technique. Next, in FIG. 1(d), using the first photoresist 105 as a mask, the first and second high melting point metals or their silicides are removed by dry etching using a mixed gas of CF4 and SF, for example. The films 103 and 104 are patterned to form a gate electrode 106.
この時エツチング条件には第１の高融点金属若しくはそ
のシリサイドの膜１０３より第２の高融点金属若しくは
そのシリサイドの膜１０４の方がエツチングレートが大
きくなる様条件を選択する事が肝要である。本実施例の
場合にはエツチングガス比ＣＦ ４／ Ｓ Ｆ ｅ ＝
９ ／ １を用いれば実現可能である。上記条件下に
於いてはエツチングレートの差に依り第１の高融点金属
若しくはそのシリサイドの膜１０３より第２の高融点金
属若しくはそのシリサイドの膜１０４の方がより大きく
サイドエツチングされ、ゲート電極１０６の断面形状は
ショットキー接合面側が幅広い階段形状になる。At this time, it is important to select etching conditions such that the etching rate of the second high melting point metal or its silicide film 104 is higher than that of the first high melting point metal or its silicide film 103. In the case of this example, the etching gas ratio CF 4 /S Fe =
This can be achieved by using 9/1. Under the above conditions, due to the difference in etching rate, the second high melting point metal or its silicide film 104 is side-etched more than the first high melting point metal or its silicide film 103, and the gate electrode 106 The cross-sectional shape of is a stepped shape with a wide width on the Schottky joint surface side.
又この時第１及び第２の高融点金属若しくはそのシリサ
イドの膜１０３及び１０４が除去され第１の能動層１０
２の露出した部分に於いてはドライエッチに依るダメー
ジを受は高抵抗層１０７が形成される。次に第１図（ｅ
）に示すが如く第２のフォトレジスト１０８のパターン
を形成し、その第２のフォトレジスト１０８及びゲート
電極１０６をマスクとして例えばＳｉ＋を用いたイオン
注入及びポストアニールを行ない、セルファラインでゲ
ー）［極１０６直近に第２の能動層１０９を形成する。Also, at this time, the first and second high melting point metal or silicide films 103 and 104 are removed to form the first active layer 10.
A high resistance layer 107 is formed in the exposed portion of 2, which is damaged by dry etching. Next, Figure 1 (e
), a pattern of the second photoresist 108 is formed as shown in FIG. A second active layer 109 is formed adjacent to the pole 106 .
この第２の能動層１０９は第１図（ｄ）に於いて形成さ
れた高抵抗層１０７を低抵抗化し、Ｒｓの増大に依るＭ
ＥＳＦＥＴ特性の劣化を防ぐ目的で形成される。第１図
（ｅ）に於けるイオン注入ではチャネリングを防ぐ為に
化合物半導体基板１０１表面をイオン注入される方向に
対し約７０傾けなければならないが、ゲート電極１０６
がショットキー接合面側が幅広い階段形状を有している
為イオン注入の陰になる部分を小さくする事ができる。This second active layer 109 lowers the resistance of the high resistance layer 107 formed in FIG.
It is formed for the purpose of preventing deterioration of ESFET characteristics. In the ion implantation shown in FIG. 1(e), in order to prevent channeling, the surface of the compound semiconductor substrate 101 must be tilted by about 70 degrees with respect to the ion implantation direction, but the gate electrode 106
However, since the Schottky junction surface side has a wide step shape, the area shaded by ion implantation can be reduced.
次に第１図（ｆ）に於いてオーミック電極１１０を形成
する事に依り、ゲート電極１０６近傍の高抵抗層１０７
が小さなＭＥＳＦＥＴを形成する事ができる。Next, in FIG. 1(f), by forming an ohmic electrode 110, a high resistance layer 107 near the gate electrode 106 is formed.
can form a small MESFET.
第２図は本発明の他の実施例を説明する断面図である。FIG. 2 is a sectional view illustrating another embodiment of the present invention.
第１図の実施例に於けるゲート電極１０６（第２図中で
は２０６）を、３種の高融点金属若しくはそのシリサイ
ドの薄膜の積層、例えば第１の高融点金属若しくはその
シリサイド１ｏ３（第２図中では２０３）にＷ、第２の
高融点金属若しくはそのシリサイド１０４ （第２図中
では２０４）にＷＳ ｉｓ第３の高融点金属若しくはそ
のシリサイド２１１にＭｏを用いても同様の効果を得る
事ができる。The gate electrode 106 (206 in FIG. 2) in the embodiment of FIG. Similar effects can be obtained by using W for the second high melting point metal or its silicide 104 (204 in the figure) and Mo for the third high melting point metal or its silicide 211 (in the figure, 203). I can do things.
以上説明した様に本発明はゲート電極の断面形状をショ
ットキー接合面側が幅広い階段形状に加工する事に依り
ゲート電極をマスクとしてイオン注入を行なう際に陰に
なる部分を小さくし、ドライエッチに依って生じた高抵
抗層に起因するＲｓ増大すなわちＭＥＳＦＥＴの特性劣
化を抑制できる効果がある。すなわち集積回路内に作り
込まれるＭＥＳＦＥＴ特性が改善され、集積回路の歩留
り向上、製造コストの低減等の効果がある。As explained above, the present invention reduces the shaded area when performing ion implantation using the gate electrode as a mask by processing the cross-sectional shape of the gate electrode into a stepped shape with a wide Schottky junction surface side, thereby making it easier to dry etch. This has the effect of suppressing an increase in Rs caused by the high resistance layer, that is, deterioration of the characteristics of the MESFET. That is, the characteristics of the MESFET built into the integrated circuit are improved, and there are effects such as improving the yield of the integrated circuit and reducing manufacturing costs.
第１図（ａ）〜（ｆ）は本発明の一実施例を工程順に説
明する断面図、第２図は本発明の他の実施例を説明する
断面図、第３図（ａ）〜（「）および第４図は従来技術
を説明する断面図である。
１０１．２０１，３０１，４０１・・・・・・化合物半
導体基板、１０２，２０２，３０２，４０２・・・・・
・第１の能動層、１０３，２０３，３０３・・・・・・
第１の高融点金属若しくはそのシリサイドの膜、１０４
゜２０４・・・・・・第２の高融点金属若しくはそのシ
リサイドの膜、２１１・・・・・・第３の高融点金属若
しくはそのシリサイドの膜、１０５，３０５・・・・・
・第１のフォトレジスト、１０８，２０８，３０６，４
０６・・・・・・ゲート電極、１０７，２０７，４０７
・・・・・・高抵抗層、１０８，３０８，４０８・・・
・・・第２のフォトレジスト、１０９，２０９，３０９
，４０９・・・・・・第２の能動層、１１０，２１０，
３１０・・・・・・オーミック電極。
代理人 弁理士 内 原 晋
１０２第１ｆ）能動層
／θ２
／θ２
２０７而か帆層
４０７第２１輿層FIGS. 1(a) to (f) are cross-sectional views explaining one embodiment of the present invention in the order of steps, FIG. 2 is a cross-sectional view explaining another embodiment of the present invention, and FIGS. 3(a) to (f). ) and FIG. 4 are cross-sectional views for explaining the prior art.
・First active layer, 103, 203, 303...
First high melting point metal or its silicide film, 104
゜204... Second high melting point metal or its silicide film, 211... Third high melting point metal or its silicide film, 105, 305...
・First photoresist, 108, 208, 306, 4
06...Gate electrode, 107, 207, 407
...High resistance layer, 108,308,408...
...Second photoresist, 109,209,309
, 409... second active layer, 110, 210,
310...Ohmic electrode. Agent Patent Attorney Susumu Uchihara 102 1st f) Active layer / θ2 / θ2 207 Or sail layer 407 21st palanquin layer
Claims (1)
ゲート電極として有するショットキー接合型電界効果ト
ランジスタを一構成素子として持つ化合物半導体装置に
於いて、ゲート電極がドライエッチングのエッチングレ
ートの異なる複数の高融点金属薄膜若しくはそのシリサ
イド薄膜から成り、かつ該ゲート電極の断面形状がショ
ットキー接合面側が幅の広い階段形状を持ち、かつ前記
半導体装置内に前記ショットキーゲート電極をマスクと
したセルファラインイオン注入法にて形成した能動層を
持つ事を特徴とする化合物半導体装置。 ２）高融点金属若しくはそのシリサイドをショットキー
ゲート電極として有するショットキー接合型電界効果ト
ランジスタを一構成素子として持つ化合物半導体装置の
製造方法に於いて、ゲート電極をドライエッチのエッチ
ングレートの異なる複数の高融点金属薄膜若しくはその
シリサイド薄膜の積層で構成する工程と、エッチングレ
ートの差を利用してゲート電極の断面をショットキー接
合面側が幅広い階段形状に加工する工程と該ショットキ
ーゲート電極をマスクとしてイオン注入を行う工程とを
含む事を特徴とする化合物半導体装置の製造方法。[Claims] 1) In a compound semiconductor device having a Schottky junction field effect transistor having a Schottky gate electrode made of a high melting point metal or its silicide as a constituent element, the gate electrode has an etching rate of dry etching. The gate electrode is composed of a plurality of different high melting point metal thin films or silicide thin films thereof, and the cross-sectional shape of the gate electrode has a stepped shape with a wider width on the Schottky junction surface side, and the Schottky gate electrode is used as a mask in the semiconductor device. A compound semiconductor device characterized by having an active layer formed by a self-aligned ion implantation method. 2) In a method for manufacturing a compound semiconductor device having a Schottky junction field effect transistor having a Schottky gate electrode made of a high-melting point metal or its silicide as a Schottky gate electrode, the gate electrode is dry-etched using a plurality of dry etching methods with different etching rates. A process of forming a stack of high-melting point metal thin films or their silicide thin films, a process of processing the cross section of the gate electrode into a stepped shape with a wider Schottky junction surface side by utilizing the difference in etching rate, and a process of using the Schottky gate electrode as a mask. 1. A method for manufacturing a compound semiconductor device, comprising the step of performing ion implantation.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-252614 | 1988-10-05 | ||
| JP25261488 | 1988-10-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02191343A true JPH02191343A (en) | 1990-07-27 |
Family
ID=17239819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18776889A Pending JPH02191343A (en) | 1988-10-05 | 1989-07-19 | Compound semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02191343A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04198923A (en) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | Production of display device |
-
1989
- 1989-07-19 JP JP18776889A patent/JPH02191343A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04198923A (en) * | 1990-11-28 | 1992-07-20 | Mitsubishi Electric Corp | Production of display device |
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