JPH02191053A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH02191053A JPH02191053A JP1297803A JP29780389A JPH02191053A JP H02191053 A JPH02191053 A JP H02191053A JP 1297803 A JP1297803 A JP 1297803A JP 29780389 A JP29780389 A JP 29780389A JP H02191053 A JPH02191053 A JP H02191053A
- Authority
- JP
- Japan
- Prior art keywords
- binary code
- storage
- class
- lru
- cache
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 4
- 238000003491 array Methods 0.000 abstract description 23
- 102100027152 Dihydrolipoyllysine-residue acetyltransferase component of pyruvate dehydrogenase complex, mitochondrial Human genes 0.000 abstract 1
- 101001122360 Homo sapiens Dihydrolipoyllysine-residue acetyltransferase component of pyruvate dehydrogenase complex, mitochondrial Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000006187 pill Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/12—Replacement control
- G06F12/121—Replacement control using replacement algorithms
- G06F12/123—Replacement control using replacement algorithms with age lists, e.g. queue, most recently used [MRU] list or least recently used [LRU] list
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は複数のユニット(unit)の使用の順序を表
わす情報を維持する装置に関する。
わす情報を維持する装置に関する。
B、従来技術及びその問題点
ランダムなシーケンスで使用される複数のユニットを有
するデータ処理システムでは、種々のユニットを共用し
て使用する必要があり、且つ最適レベルのパフォーマン
スを達成するためには、現にユニットに割当てられた使
用以上の利用を必要とする頻度が最低であるユニットを
更にそれぞれの新たな使用のために割当てる必要がある
。
するデータ処理システムでは、種々のユニットを共用し
て使用する必要があり、且つ最適レベルのパフォーマン
スを達成するためには、現にユニットに割当てられた使
用以上の利用を必要とする頻度が最低であるユニットを
更にそれぞれの新たな使用のために割当てる必要がある
。
本発明の良好な実施例は高速バッファ記憶装置(キャッ
シュ)と、ディレクトリ・ルック・アサイド・テーブル
(DLAT)と、バッファ記憶装置のそれぞれのセクシ
ョンの使用シーケンスに関した2連符号化情報を維持す
る最低使用頻度(LRU)の装置又は少なくとも準(q
uasi)LRU装置とを有するキャッシュ記憶システ
ムに組込まれる。
シュ)と、ディレクトリ・ルック・アサイド・テーブル
(DLAT)と、バッファ記憶装置のそれぞれのセクシ
ョンの使用シーケンスに関した2連符号化情報を維持す
る最低使用頻度(LRU)の装置又は少なくとも準(q
uasi)LRU装置とを有するキャッシュ記憶システ
ムに組込まれる。
キャッシュ及びそのDLATは複数の合同クラスに=4
= 分割され、各合同クラスは複数のアソシアティビティ・
クラスを含む、 LRU装置は合同クラス毎に1つの位
置を持ちそこにそれぞれの合同クラスのアソシアテイビ
ティ・クラスの使用データ(LRU2進コード)を記憶
する記憶アレイを含む、前記キャッシュ記憶システムは
多くの特許及び出版物、例えば米国特許第358882
9号明細書に記述されている。
= 分割され、各合同クラスは複数のアソシアティビティ・
クラスを含む、 LRU装置は合同クラス毎に1つの位
置を持ちそこにそれぞれの合同クラスのアソシアテイビ
ティ・クラスの使用データ(LRU2進コード)を記憶
する記憶アレイを含む、前記キャッシュ記憶システムは
多くの特許及び出版物、例えば米国特許第358882
9号明細書に記述されている。
このタイプの既知のキャッシュ・システムの動作中、各
合同クラスのLRLlZ進コードは、関連する合同クラ
スのアソシアテイビテイ・クラスの1つに対応するキャ
ッシュ記憶領域のアクセス(使用)が成功する毎に更新
される。どのアソシアティビティ・クラスのアクセスが
選択されるかにより、2進コードの幾つかのLRIJビ
ットが更新されなければならない、残りの2進コード・
ビットは、それらが以前のアクセスの経歴を維持し変ら
ないから更新を必要としない。
合同クラスのLRLlZ進コードは、関連する合同クラ
スのアソシアテイビテイ・クラスの1つに対応するキャ
ッシュ記憶領域のアクセス(使用)が成功する毎に更新
される。どのアソシアティビティ・クラスのアクセスが
選択されるかにより、2進コードの幾つかのLRIJビ
ットが更新されなければならない、残りの2進コード・
ビットは、それらが以前のアクセスの経歴を維持し変ら
ないから更新を必要としない。
更に、 LRU記憶アレイはアソシアテイビテイ。
クラス毎に、各合同クラス位置に1つの”変更”ビット
を含む、アソシアテイビティ・クラスに対応するキャッ
シュ領域に新しいデータが書込まれると、これらのビッ
トの各々は0″にセットされる。
を含む、アソシアテイビティ・クラスに対応するキャッ
シュ領域に新しいデータが書込まれると、これらのビッ
トの各々は0″にセットされる。
変更ビットは、この新しいデータが、例えばキャッシュ
に対するCPU書込みにより、変更される場合にだけ1
”に変更される。よって、これらの変更ビットはシステ
ム動作中に更新されなければならない。
に対するCPU書込みにより、変更される場合にだけ1
”に変更される。よって、これらの変更ビットはシステ
ム動作中に更新されなければならない。
キャッシュのアクセスが成功している間はLRU2進コ
ードにあるLRIJビットがみな更新されるとは限らな
いが、一般に既知のシステムは2進コード・ビットの全
てを、更新を要するものも要しないものも、適切なLR
Uアレイ位置から読出している。前者のビットは更新さ
れ、全てのビットは更新されたものも更新されないもの
もアレイ位置に戻される。これは従来技術では更新動作
のREAD/MODIFY/WRITE (読取/変更
/書込) (RM讐)サイクルと呼ばれる。
ードにあるLRIJビットがみな更新されるとは限らな
いが、一般に既知のシステムは2進コード・ビットの全
てを、更新を要するものも要しないものも、適切なLR
Uアレイ位置から読出している。前者のビットは更新さ
れ、全てのビットは更新されたものも更新されないもの
もアレイ位置に戻される。これは従来技術では更新動作
のREAD/MODIFY/WRITE (読取/変更
/書込) (RM讐)サイクルと呼ばれる。
システム・パフォーマンスはCPUシステム・サイクル
中にRMIIサイクルをうまく実行する必要がある。シ
ステム速度が増大するにつれてRMWサイクルはシステ
ム・サイクル・タイムを制限する。
中にRMIIサイクルをうまく実行する必要がある。シ
ステム速度が増大するにつれてRMWサイクルはシステ
ム・サイクル・タイムを制限する。
よって、本発明の主たる1」的は使用データ及び(又は
)変更ビットの更新に必要な時間を最小にすることであ
る。
)変更ビットの更新に必要な時間を最小にすることであ
る。
更に本発明の特定の目的はRMWサイクルの動作を必要
とせずにLRUビット及び(又は)変更ビットの更新を
実行することである。
とせずにLRUビット及び(又は)変更ビットの更新を
実行することである。
C6問題点を解決するための手段
前記目的は本発明の良好な実施例でLRU2進コードの
ビット位置毎に独立して且つ別々にアドレス可能なアレ
イを持つLRU記憶アレイを設けることにより達成され
る0例えば、1つの良好な実施例は合同クラス毎に4つ
のアソシアティビティ・クラスを含み、3つのLRUビ
ットが準LRU2進コード毎に供給される。
ビット位置毎に独立して且つ別々にアドレス可能なアレ
イを持つLRU記憶アレイを設けることにより達成され
る0例えば、1つの良好な実施例は合同クラス毎に4つ
のアソシアティビティ・クラスを含み、3つのLRUビ
ットが準LRU2進コード毎に供給される。
よって、3つの別々のアドレス可能なアレイはLRU記
憶アレイにLRυ2進コード・ビット毎に1つ設けられ
る。
憶アレイにLRυ2進コード・ビット毎に1つ設けられ
る。
各LRU更新中、2つの2進コード・ビット位置だけが
書込まれ2進コード・ビットは読出されない、なぜなら
”書込み専用”更新はREADサブサイクルなしに終了
しているからである。
書込まれ2進コード・ビットは読出されない、なぜなら
”書込み専用”更新はREADサブサイクルなしに終了
しているからである。
更に、4つの別々の且つ独立したアドレス可能な記憶ア
レイが変更ビット毎に1つ設けられる。
レイが変更ビット毎に1つ設けられる。
よって、1つだけが更新を必要とするとき全ての変更ビ
ットを読出す必要はない、更新を要するのは更新機能を
終了するために“書込まれる”だけである。
ットを読出す必要はない、更新を要するのは更新機能を
終了するために“書込まれる”だけである。
誤り検出を可能にするため、7つの別々のアドレス可能
なアレイの各々は合同クラス毎に2つのビット位置(1
つはLRU又は変更ビット、1つはパリティ・ビット)
を含む、 LRU及び(又は)変更ビットはアレイに書
込まれ、適切なパリティ・ビットが生成され、各々のL
RUビット又は変更ビットと共に記憶される。
なアレイの各々は合同クラス毎に2つのビット位置(1
つはLRU又は変更ビット、1つはパリティ・ビット)
を含む、 LRU及び(又は)変更ビットはアレイに書
込まれ、適切なパリティ・ビットが生成され、各々のL
RUビット又は変更ビットと共に記憶される。
D、実施例
最初に第1図及び第2図の2つの実施例に注目されたい
0両実施例はキャッシュ記憶装置によす良好に使用する
ため°゛置換アルゴリズムの使用を図っている。より周
知のアルゴリズムの1つは従来のしRUアルゴリズムで
ある。これは旧来の使用ビットの全ての可能な有効組合
せを与えるのに十分な使用ビットを2進コードで用いる
0例えば、4ウエイのアソシアティビティにより、6ビ
ツト・コードがよく使用され、64の論理組合せそのう
ち24だけが有効であるーのビットを与える。
0両実施例はキャッシュ記憶装置によす良好に使用する
ため°゛置換アルゴリズムの使用を図っている。より周
知のアルゴリズムの1つは従来のしRUアルゴリズムで
ある。これは旧来の使用ビットの全ての可能な有効組合
せを与えるのに十分な使用ビットを2進コードで用いる
0例えば、4ウエイのアソシアティビティにより、6ビ
ツト・コードがよく使用され、64の論理組合せそのう
ち24だけが有効であるーのビットを与える。
第1図の実施例は、使用されたハードウェアの量と真に
”LRII″のアソシアティビティ・クラスの選択の間
の1−レードオフである3ピッ1−・コードだけを与え
るアルゴリズムを使用する。この実施例では、”LRU
″クラスが”次に最低使用頻度”のクラスの代りに選択
される。
”LRII″のアソシアティビティ・クラスの選択の間
の1−レードオフである3ピッ1−・コードだけを与え
るアルゴリズムを使用する。この実施例では、”LRU
″クラスが”次に最低使用頻度”のクラスの代りに選択
される。
第2図の実施例は従来の3ビツト・コードを使用する3
ウエイのアソシアティビティのLR[Iアルゴリズムを
示す。
ウエイのアソシアティビティのLR[Iアルゴリズムを
示す。
両実施例で、説明を容易にするため”使用”ビットはL
RUビットと呼ばれる。
RUビットと呼ばれる。
第1図で、キャッシュ1及びそのDLAT2はそれぞれ
複数の合同クラス3−1〜3−n及び4−1〜4−nに
分割される。更に、キャッシュ合同クラスの各々は4つ
のアソシアティビティ・クラス、例えば5−0〜5−3
に分割され、l)L A T合同クラスの各々は4つの
アソシアテイビテイ・クラス6−0〜6−3に分割され
る。4つの比較回路(COMP) 7−0〜7−3はキ
ャッシュ・ヒツトがプロセッサ・アドレス・バス8を介
してアドレス指定された合同クラスのアソシアティブ・
クラスの1つに生じるかどうかを判定する。
複数の合同クラス3−1〜3−n及び4−1〜4−nに
分割される。更に、キャッシュ合同クラスの各々は4つ
のアソシアティビティ・クラス、例えば5−0〜5−3
に分割され、l)L A T合同クラスの各々は4つの
アソシアテイビテイ・クラス6−0〜6−3に分割され
る。4つの比較回路(COMP) 7−0〜7−3はキ
ャッシュ・ヒツトがプロセッサ・アドレス・バス8を介
してアドレス指定された合同クラスのアソシアティブ・
クラスの1つに生じるかどうかを判定する。
比較回路7−0〜7−3の出力9−0〜9−:(は01
(回路10.11.12を介してLRUアレイ15.1
6.17への讐RITE入力に結合される。各LRUア
レイ15.16.17はキャッシュ1及びDLAT2の
各合同クラスに対応するエントリを含む、従って、アレ
イ15.16及び17はそれぞれ合同クラス・エントリ
18−1〜18−n、19−1〜19−n及び20−1
〜20−nを有する。
(回路10.11.12を介してLRUアレイ15.1
6.17への讐RITE入力に結合される。各LRUア
レイ15.16.17はキャッシュ1及びDLAT2の
各合同クラスに対応するエントリを含む、従って、アレ
イ15.16及び17はそれぞれ合同クラス・エントリ
18−1〜18−n、19−1〜19−n及び20−1
〜20−nを有する。
出力9−0及び9−2はそれぞれLRUアレイ16及び
17へのデータ入力を形成する。 OR回路10の出力
21はLRUアレイ15へのデータ入力を形成する。イ
ンバータ22−1〜22−3はアレイ15.16及び1
7のもう1つのビット位置に奇数パリティ・ビット入力
を供給する。
17へのデータ入力を形成する。 OR回路10の出力
21はLRUアレイ15へのデータ入力を形成する。イ
ンバータ22−1〜22−3はアレイ15.16及び1
7のもう1つのビット位置に奇数パリティ・ビット入力
を供給する。
変更ビット・アレイ25〜28は各アソシアティビティ
・クラスに1つ設けられる。アレイ25〜28の各々は
キャッシュ及びDLAT合同クラスの数に等しい複数の
合同クラス・エントリ(即ち、30−1〜30n、31
−1〜3]−n、 32−]〜32−n及び33−1〜
33−n)を有する。
・クラスに1つ設けられる。アレイ25〜28の各々は
キャッシュ及びDLAT合同クラスの数に等しい複数の
合同クラス・エントリ(即ち、30−1〜30n、31
−1〜3]−n、 32−]〜32−n及び33−1〜
33−n)を有する。
ANDゲート35〜38の出力はそれぞれアレイ25〜
28へ(7) WRITE 入力を形成する。出力9−
0−9−3はそれぞれANDゲート35〜38に入力を
供給する。ANDゲート35〜38へのもう1つの入力
はOR回路39から供給される。 5TORE(記憶)
ライン40及びCASTOUT(投棄)ライン41はO
R回路39に入力を供給する。
28へ(7) WRITE 入力を形成する。出力9−
0−9−3はそれぞれANDゲート35〜38に入力を
供給する。ANDゲート35〜38へのもう1つの入力
はOR回路39から供給される。 5TORE(記憶)
ライン40及びCASTOUT(投棄)ライン41はO
R回路39に入力を供給する。
5TOREライン40は変更ビット・アレイ25〜28
の各々にもデータ入力を供給する。インバータ22−4
〜22−7は変更ビット・アレイ25〜28のもう1つ
のピッ1ル位置に奇数パリティ・ビット入力を供給す1
す る。
の各々にもデータ入力を供給する。インバータ22−4
〜22−7は変更ビット・アレイ25〜28のもう1つ
のピッ1ル位置に奇数パリティ・ビット入力を供給す1
す る。
プロセッサ・アドレス・バス8は合同クラス・アレイ・
ビットをアレイ15〜17及び25〜28の各々に結合
する。適切な読取り制御(図示せず)が使用及び変更ビ
ットの読出しを許可する。
ビットをアレイ15〜17及び25〜28の各々に結合
する。適切な読取り制御(図示せず)が使用及び変更ビ
ットの読出しを許可する。
前述のように、各合同クラスのアソシアティビティ・ク
ラスのLRυ2進コードを維持し更新する読取り/変更
/書込みサイクルの要求は、別個にアドレス可能なLR
II実現のアレイを設けることにより不必要になる。
ラスのLRυ2進コードを維持し更新する読取り/変更
/書込みサイクルの要求は、別個にアドレス可能なLR
II実現のアレイを設けることにより不必要になる。
第1図の良好な実施例では、データ・キャッシュ1はn
合同クラスを有する4ウエイのアソシアティブである。
合同クラスを有する4ウエイのアソシアティブである。
LRUアレイは、合同クラス毎に、3 LRUビッ
トA、B及びC,4変更ビットMO〜M3並びにパリテ
ィ・ビットを保持するのに使用される。
トA、B及びC,4変更ビットMO〜M3並びにパリテ
ィ・ビットを保持するのに使用される。
LRUビットは、主記憶装置(図示せず)から新しいデ
ータをページ・インする必要があるとき、プロセッサに
よりどのアソシアテイビテイ・クラスが次の最低使用頻
度になっており、重ね書きするべきかを選択するのに使
用される。
ータをページ・インする必要があるとき、プロセッサに
よりどのアソシアテイビテイ・クラスが次の最低使用頻
度になっており、重ね書きするべきかを選択するのに使
用される。
記憶装置からデータがページ・インされて以来、対応す
るキャッシュのアソシアティビティ・クラス内のデータ
がプロセッサ(CPU)により変更されたかどうかを表
わすため、変更ビットが使用される。これは重ね書きさ
れるLRUビットによって選択されたキャッシュ内のデ
ータが実際に重ね書きできるかどうか、又はそれが変更
されていて主記憶装置にページ・アウトされなければな
らないがどうかを指図する。
るキャッシュのアソシアティビティ・クラス内のデータ
がプロセッサ(CPU)により変更されたかどうかを表
わすため、変更ビットが使用される。これは重ね書きさ
れるLRUビットによって選択されたキャッシュ内のデ
ータが実際に重ね書きできるかどうか、又はそれが変更
されていて主記憶装置にページ・アウトされなければな
らないがどうかを指図する。
LRUアレイは7つのnx2アレイ15−17.25−
28により形成され、その各々は合同クラス毎にLRt
l又は変更ビット及びパリティを含む、この構成は変更
中のビットだけの書込みを可能にし、他のビットはその
ままである。書込むLRUビット及び変更ビットを選択
するために使用される方法を次に説明する。
28により形成され、その各々は合同クラス毎にLRt
l又は変更ビット及びパリティを含む、この構成は変更
中のビットだけの書込みを可能にし、他のビットはその
ままである。書込むLRUビット及び変更ビットを選択
するために使用される方法を次に説明する。
前述の実施例のデータ・キャッシュLR1l 2進コー
ドは3ビツトから成る。この3ビツトは下記のように復
号される。
ドは3ビツトから成る。この3ビツトは下記のように復
号される。
表 1
一ル□どシζ上
BC
X =
最低アクセス頻度のアソシアテ
ィビティ・クラス
クラス0
クラス1
クラス2
クラス3
必要なLRUビットを、最初にそれらを読取らずに、更
新するために、下記に示すアルゴリズムが使用される。
新するために、下記に示すアルゴリズムが使用される。
LRLIビットA
IF(CPUがクラスO又は1をアクセスする) TH
EN(データ −1) IF(CPUがクラス2又は3をアクセスする) TI
IEN(データ 二〇) WRITE IF(CPUがクラスO51,2又は3を
アクセスする) LR1lR1lピ ット(CPUがクラスOをアクセスする) THEN
(データ = 1) IF(CPUがクラス1をアクセスする) TI(EN
(データ 二 〇) WRITE IF(CPUがクラスO又は1をアクセス
する)LRUビットC IF(CPIIがクラス2をアクセスする) THEN
(データ = 1) TF(CPUがクラス3をアクセスする) THEN
(データ = 0) WIIITE IF(CPUがクラス2又は3をアクセ
スする)CPUがキャッシュをうまくアクセスする、即
ち”キャッシュ・ヒツト”のとき、LRUビットAは必
ず書込まれる。もしCPUがクラスO又は1をアクセス
したなら、書込まれたビットAの値は′1′にセットさ
れ、もしクラス2又は3がアクセスされれば′0″にセ
ットされる。 LRUビットBはCPUがクラスO又は
1をアクセスするときだけ書込まれる。もしクラスOが
アクセスされれば、書込まれたビットBの値は′1′と
なり、もしクラス1がアクセスされれば′0′となる。
EN(データ −1) IF(CPUがクラス2又は3をアクセスする) TI
IEN(データ 二〇) WRITE IF(CPUがクラスO51,2又は3を
アクセスする) LR1lR1lピ ット(CPUがクラスOをアクセスする) THEN
(データ = 1) IF(CPUがクラス1をアクセスする) TI(EN
(データ 二 〇) WRITE IF(CPUがクラスO又は1をアクセス
する)LRUビットC IF(CPIIがクラス2をアクセスする) THEN
(データ = 1) TF(CPUがクラス3をアクセスする) THEN
(データ = 0) WIIITE IF(CPUがクラス2又は3をアクセ
スする)CPUがキャッシュをうまくアクセスする、即
ち”キャッシュ・ヒツト”のとき、LRUビットAは必
ず書込まれる。もしCPUがクラスO又は1をアクセス
したなら、書込まれたビットAの値は′1′にセットさ
れ、もしクラス2又は3がアクセスされれば′0″にセ
ットされる。 LRUビットBはCPUがクラスO又は
1をアクセスするときだけ書込まれる。もしクラスOが
アクセスされれば、書込まれたビットBの値は′1′と
なり、もしクラス1がアクセスされれば′0′となる。
同様に、LRUビットCはクラス2又は3がアクセスさ
れるときだけ書込まれ、もしクラス2がアクセスされれ
ば′1′にセットされ、もしクラス3がアクセスされれ
ば′0′にセットされる。
れるときだけ書込まれ、もしクラス2がアクセスされれ
ば′1′にセットされ、もしクラス3がアクセスされれ
ば′0′にセットされる。
このLRU更新方法により1つの計算機サイクルでアレ
イをREAD/MODIFYハRITEする必要性がな
くなる。
イをREAD/MODIFYハRITEする必要性がな
くなる。
個々の変更ビット更新の方法を下記に示す。
IF (クラス1に5TOREする) TIIEN(デ
ータ =1)WRITE IF (CASTOUT 又
はクラX 1 ニ5TOREする)変更ビット2 IF (クラス2をCASTOUTする)THEN(デ
ータ −0)IF (クラス2に5TOREする) T
IIEN (データ =1)%1RITE IF (C
,ASTOUT 又はクラX2 L:5TOREする)
変更ビット3 IF (クラス3をCASTOUTすル)THEN(デ
ータ = 0)IF (クラス3に5TOREする)
THEN (データ =1)ν旧TE IF (CAS
TOUT又はクラス3に5TOREする)変更ビットO IF (クラス0をCASTOUTする)THEN(デ
ータ −0)IF (クラスOに5TOREする) T
HEN (データ =1)WRITE IF (CAS
TOUT又はクラスOに5TOREする)変更ビットI IF (クラス1をCASTOUTする)THEN(デ
ータ =0)特定のアソシアティビティ・クラスの変更
ビットMO〜M3は、cpuが5TOREライン40上
の論理的な″1′信号を当該クラスに書込むときだけI
I+にセットされる。変更ビットは変更されたデータが
主記憶装置にページ・アウトされ、新しい″未変更′デ
ータがキャッシュ1のその場所に書込まれるときだけ′
0′にセットされる。論理的な′1′信号はCASTO
UTライン41に現われ、論理的な”O″信号5TOR
Eライン40に現われる。
ータ =1)WRITE IF (CASTOUT 又
はクラX 1 ニ5TOREする)変更ビット2 IF (クラス2をCASTOUTする)THEN(デ
ータ −0)IF (クラス2に5TOREする) T
IIEN (データ =1)%1RITE IF (C
,ASTOUT 又はクラX2 L:5TOREする)
変更ビット3 IF (クラス3をCASTOUTすル)THEN(デ
ータ = 0)IF (クラス3に5TOREする)
THEN (データ =1)ν旧TE IF (CAS
TOUT又はクラス3に5TOREする)変更ビットO IF (クラス0をCASTOUTする)THEN(デ
ータ −0)IF (クラスOに5TOREする) T
HEN (データ =1)WRITE IF (CAS
TOUT又はクラスOに5TOREする)変更ビットI IF (クラス1をCASTOUTする)THEN(デ
ータ =0)特定のアソシアティビティ・クラスの変更
ビットMO〜M3は、cpuが5TOREライン40上
の論理的な″1′信号を当該クラスに書込むときだけI
I+にセットされる。変更ビットは変更されたデータが
主記憶装置にページ・アウトされ、新しい″未変更′デ
ータがキャッシュ1のその場所に書込まれるときだけ′
0′にセットされる。論理的な′1′信号はCASTO
UTライン41に現われ、論理的な”O″信号5TOR
Eライン40に現われる。
いかなるCPυ動作中も常に1つの変更ビットだけがセ
ット又はリセットされるから、任意の所与の計算機サイ
クルで、せいぜい1つの変更アレイだけがその夫々のA
NDゲー1−35〜38によってクロックされる。再び
、全ての4変更ビットMO〜M3をREAD/MODI
FY/すRITEする必要性がなくなり、泪算機サイク
ル時間が少なくとも1つのアレイのREAD/MODI
FY/WRITEサイクルの長さでなければならないと
いう制約がなくなる。
ット又はリセットされるから、任意の所与の計算機サイ
クルで、せいぜい1つの変更アレイだけがその夫々のA
NDゲー1−35〜38によってクロックされる。再び
、全ての4変更ビットMO〜M3をREAD/MODI
FY/すRITEする必要性がなくなり、泪算機サイク
ル時間が少なくとも1つのアレイのREAD/MODI
FY/WRITEサイクルの長さでなければならないと
いう制約がなくなる。
第1図で、アレイ15〜17及び25〜28並びに関連
したロジックは前述の方法を実現する。プロセッサ(図
示せず)はキャッシュ1をアクセスするためバス8にア
ドレスを送り出すと仮定する。該アドレスの合同タロツ
ク・ビットはDLAT2で適切な合同クラスの4つのア
ソシアティビティ・クラスを選択し、それらの内容(キ
ャッシュ1内の対応するアソシアティビティ・クラスに
記憶されたデータの、より上位のアドレス・ビット)を
比較回路7−0〜7−3に入力する。
したロジックは前述の方法を実現する。プロセッサ(図
示せず)はキャッシュ1をアクセスするためバス8にア
ドレスを送り出すと仮定する。該アドレスの合同タロツ
ク・ビットはDLAT2で適切な合同クラスの4つのア
ソシアティビティ・クラスを選択し、それらの内容(キ
ャッシュ1内の対応するアソシアティビティ・クラスに
記憶されたデータの、より上位のアドレス・ビット)を
比較回路7−0〜7−3に入力する。
もしバス8上のアドレスで探索したデータがキャッシュ
1にあれば、4つのアソシアティビティ・クラスの1つ
に記憶された上位のビットはバス8上の対応する上位の
アドレス・ビットに一致しく等しくなり)、出力9−0
〜9−3の1つに比較−致信号が生じる。
1にあれば、4つのアソシアティビティ・クラスの1つ
に記憶された上位のビットはバス8上の対応する上位の
アドレス・ビットに一致しく等しくなり)、出力9−0
〜9−3の1つに比較−致信号が生じる。
比較一致信号がライン9−0にあると仮定すると、論理
的なIl+がアレイ1B(LRUビットB)のデータ入
力に印加され、同時に、WRITE入力がライン9−0
及びOR回路10を介してアレイ16に印加される。
的なIl+がアレイ1B(LRUビットB)のデータ入
力に印加され、同時に、WRITE入力がライン9−0
及びOR回路10を介してアレイ16に印加される。
論理的な′1″のデータ入力はライン9−0からOR回
路10及びその出力21を介してアレイ15にも印加さ
れる。 WRITE信号はライン9−0からOR回路1
0及び12を介してアレイ15に印加される。
路10及びその出力21を介してアレイ15にも印加さ
れる。 WRITE信号はライン9−0からOR回路1
0及び12を介してアレイ15に印加される。
バス8上の合同アドレス・ビットはアレイ15.16で
適切な合同クラス位置を選択し、LRUビットA及びB
に′1′を書込む。
適切な合同クラス位置を選択し、LRUビットA及びB
に′1′を書込む。
同様にライン9−1の比較一致信号はビット1.0をそ
れぞれアレイ・ビットA及びBに入力させる。
れぞれアレイ・ビットA及びBに入力させる。
ライン9−2の比較一致信号は論理的なビットO11を
それぞれアレイ・ビットA及びCに入力させる。
それぞれアレイ・ビットA及びCに入力させる。
ライン9−3の比較一致信号は論理的なビット0、Oを
それぞれアレイ・ビットA及びCに書込ませる。
それぞれアレイ・ビットA及びCに書込ませる。
第1図と第2図のアルゴリズムの間の相違を説明するた
め、LRUで合同クラスのA、 B、 CビットのOO
Xの状態がアクセスのため選択されていると仮定する。
め、LRUで合同クラスのA、 B、 CビットのOO
Xの状態がアクセスのため選択されていると仮定する。
よってアソシアティビティ・クラス0(表1)は最低使
用頻度クラスである。
用頻度クラスである。
更に、次のアクセスはアソシアティビティ・クラス0で
あり、論理的なビット1、lが適切なA及びBアレイ位
置に書込まれると仮定する。これはアソシアティビティ
・クラス2(1,1,0)又は3(1,1゜1)のどち
らかを生じ、変更されていないCビットの以前の経歴に
より今は新しい”最低使用頻度”クラスである。
あり、論理的なビット1、lが適切なA及びBアレイ位
置に書込まれると仮定する。これはアソシアティビティ
・クラス2(1,1,0)又は3(1,1゜1)のどち
らかを生じ、変更されていないCビットの以前の経歴に
より今は新しい”最低使用頻度”クラスである。
しかしながら、アソシアティビティ・クラス1は最低使
用頻度クラスとして識別されているべきであるが、これ
はAビットが′1′に変更されているから不可能である
ことがある。前述のように、従来のLRUアルゴリズム
にあったこのより高いレベルの選択性を与えるため6ビ
ツト・コードが必要になるが、6ビツト・コードの実現
はずっと高価になる。
用頻度クラスとして識別されているべきであるが、これ
はAビットが′1′に変更されているから不可能である
ことがある。前述のように、従来のLRUアルゴリズム
にあったこのより高いレベルの選択性を与えるため6ビ
ツト・コードが必要になるが、6ビツト・コードの実現
はずっと高価になる。
第2図は従来のアルゴリズムによる本発明の実現を示す
、説明を容易にするため、4ウエイの代りに3ウエイの
アソシアティビティが合同クラス毎に設けられると仮定
する。よって、比較回路73、AND回路38及び変更
ビットM3アレイ28は必要としない、 OR回路10
.11及び12(第1図)のロジックは第2図のロジッ
クに置き換えられる。
、説明を容易にするため、4ウエイの代りに3ウエイの
アソシアティビティが合同クラス毎に設けられると仮定
する。よって、比較回路73、AND回路38及び変更
ビットM3アレイ28は必要としない、 OR回路10
.11及び12(第1図)のロジックは第2図のロジッ
クに置き換えられる。
下記の表は、8つの可能な論理的なビットの組合せのう
ち6つが有効なLRUアルゴリズムの時間順のシーケン
ス及びコード・ビットを示す。
ち6つが有効なLRUアルゴリズムの時間順のシーケン
ス及びコード・ビットを示す。
時間順 A
グニグツヌ (1)
B C
0A2 υ1
”時間順シーケンス”の列で、最後(右端)のアソシア
ティビティ・クラスは最低使用頻度であり、最初(左端
)は最高使用頻度である。よって、シーケンス012の
場合、2は最低使用頻度のクラスである。
ティビティ・クラスは最低使用頻度であり、最初(左端
)は最高使用頻度である。よって、シーケンス012の
場合、2は最低使用頻度のクラスである。
コード・ビットの列A、 B、 Cで、表現OAIは最
後のクラス1の選択の後(次)にアソシアテイビティ・
クラスOが選択されたことを意味し、OA2はクラス2
の後にクラス0が選択されたことを意味し、IA2はク
ラス2の後にクラス1が選択されたことを意味する。
後のクラス1の選択の後(次)にアソシアテイビティ・
クラスOが選択されたことを意味し、OA2はクラス2
の後にクラス0が選択されたことを意味し、IA2はク
ラス2の後にクラス1が選択されたことを意味する。
アルゴリズムにより、もしアソシアティビティ・クラス
Oが選択されれば、論理的な21″がアレイ・ビットA
及びBに書込まれ、もしクラス1が選択されれば、論理
的な+1′及び10′ がそれぞれビットA及びBに書
込まれ、そしてもしクラス2が選択されれば、論理的な
10′ がビットB及びCに書込まれる。
Oが選択されれば、論理的な21″がアレイ・ビットA
及びBに書込まれ、もしクラス1が選択されれば、論理
的な+1′及び10′ がそれぞれビットA及びBに書
込まれ、そしてもしクラス2が選択されれば、論理的な
10′ がビットB及びCに書込まれる。
第2図のロジックはこのアルゴリズムを実現する。比較
一致ライン49−0はOR回路50.51を介してアレ
イA及びBのWRITE入力に結合される。ライン49
は、ドライバ(OR)52.53への論理的な11′の
入力を介して、論理的なl″の信号をアレイA及びBへ
のデータ入力にも印加し、アレイA、 Bに1.1をW
RITEする。
一致ライン49−0はOR回路50.51を介してアレ
イA及びBのWRITE入力に結合される。ライン49
は、ドライバ(OR)52.53への論理的な11′の
入力を介して、論理的なl″の信号をアレイA及びBへ
のデータ入力にも印加し、アレイA、 Bに1.1をW
RITEする。
比較一致ライン49−1はOR回路50及び54を介し
てアレイA及びCのWRITE入力に、ドライバ52へ
の論理的な+0′の入力を介してアレイAのデータ入力
に且つドライバ56を介してアレイCのデータ入力に結
合される。これは0.1をそれぞれアレイ A及びCに
書込む。
てアレイA及びCのWRITE入力に、ドライバ52へ
の論理的な+0′の入力を介してアレイAのデータ入力
に且つドライバ56を介してアレイCのデータ入力に結
合される。これは0.1をそれぞれアレイ A及びCに
書込む。
比較−数回路49−2はOR回路51及び54を介して
アレイB及びCへのWRITE入力に、ドライバ53へ
の論理的な+0′の入力を介してアレイBのデータ入力
に且つドライバ56への論理的な+0′の入力を介して
アレイCのデータ入力に結合される。これは0、Oをア
レイB及びCに書込む。
アレイB及びCへのWRITE入力に、ドライバ53へ
の論理的な+0′の入力を介してアレイBのデータ入力
に且つドライバ56への論理的な+0′の入力を介して
アレイCのデータ入力に結合される。これは0、Oをア
レイB及びCに書込む。
E9発明の効果
本発明によれば、RMWサイクルの動作を要することな
しにLRU 2進コードの更新が可能となり、更新に要
する時間が短縮される。
しにLRU 2進コードの更新が可能となり、更新に要
する時間が短縮される。
第1図は準LRU置換アルゴリズムを使用する本発明の
良好な実施例の部分的な概要図である。 第2図は従来のLRUアルゴリズムを使用する代替実施
例の部分的な詳細図である。 1・・・・キャッシュ、2・・・・DLAT、2 、7
−0〜7−3・・・・比較回路、8・・・・プロセッサ
・アドレス・バス、10.11.12・・・・OR回路
、15.16.17・・・・ LRUアレイ、22−1
〜22−7・・・・インバータ、25〜28・・・・変
更ビット・アレイ、35−38・・・・ANDゲート、
39・・・・OR回路、50.51.54・・・・OR
回路、52.53.56・・・・ドライバ。
良好な実施例の部分的な概要図である。 第2図は従来のLRUアルゴリズムを使用する代替実施
例の部分的な詳細図である。 1・・・・キャッシュ、2・・・・DLAT、2 、7
−0〜7−3・・・・比較回路、8・・・・プロセッサ
・アドレス・バス、10.11.12・・・・OR回路
、15.16.17・・・・ LRUアレイ、22−1
〜22−7・・・・インバータ、25〜28・・・・変
更ビット・アレイ、35−38・・・・ANDゲート、
39・・・・OR回路、50.51.54・・・・OR
回路、52.53.56・・・・ドライバ。
Claims (5)
- (1)ランダムなシーケンスで使用される複数のユニッ
トにおけるユニットを置換する順序を表わす2進コード
を生成するタイプのシステムにおいて、該2進コードを
記憶する手段が設けられ、該ユニットの各々に関連した
手段が該関連したユニットの使用を示す信号を生成し、
且つ該記憶手段及び該信号生成手段に接続されたロジッ
ク手段が該記憶手段で該2進コードを更新する該使用信
号に応答し、 該2進コードの論理的なビット毎に1つの複数の記憶エ
レメント、及び 前記ロジック手段に接続され、前記使用信号に従って論
理的なビットの更新を必要とする記憶エレメントだけを
別々に選択し更新する記憶手段制御部 を含む記憶装置。 - (2)ランダムなシーケンスで使用されるキャッシュの
セクションの置換の順序を表わす2進コードを生成する
タイプのキャッシュ記憶システムにおいて、キャッシュ
・セクション毎に2進コードを記憶するための手段が設
けられ、該キャッシュ・セクションの各々に関連した手
段が該関連したセクションの使用を表わす信号を生成し
、且つ該記憶手段及び該信号生成手段に接続されたロジ
ック手段が該記憶手段で該2進コードを更新する該使用
信号に応答し、 該2進コードの各々の論理的なビットに1つの、複数の
記憶エレメント、及び 前記ロジック手段に接続され、前記使用信号に従って論
理的なビット更新を必要とする記憶エレメントだけを別
々に選択し更新する記憶手段制御部 を含む記憶装置。 - (3)ランダムなシーケンスで使用される複数のユニッ
トでユニットの使用の順序を表わす2進コードを生成す
るシステムにおいて、 前記2進コードの論理的なビット毎に1つの別々に選択
可能な記憶エレメントを有する前記2進コードの記憶手
段、 該ユニットの各々に関連し該関連したユニットの使用を
表わす信号を生成する手段、及び 該記憶手段及び該信号生成手段に接続され、前記使用信
号に従って該記憶エレメントのうちの選択されたものに
だけ書込むことにより該2進コードを更新するロジック
手段 を含む記憶装置。 - (4)ランダムなシーケンスで使用されるキャッシュ記
憶装置のセクションの使用の順序を表わす2進コードを
生成するキャッシュ記憶システムにおいて、 前記2進コードの論理的なビット毎に1つの、別々に選
択可能な記憶エレメントを有する前記2進コードの記憶
手段、 該キャッシュ記憶セクションの各々に関連し、該関連し
たセクションの使用を表わす置換アルゴリズム信号を生
成する手段、及び 該記憶手段及び該信号生成手段に接続され、前記使用信
号に従って該記憶エレメントのうちの選択されたエレメ
ントだけを更新するロジック手段を含む記憶装置。 - (5)ランダムなシーケンスで使用される複数のユニッ
トでユニットを置換する順序を表わす2進コードを生成
するタイプのシステムにおいて、該2進コードを記憶す
るための手段が設けられ、該ユニットの各々に関連した
手段が該関連したユニットの使用を示す置換アルゴリズ
ム信号を生成し、且つ該記憶手段及び該信号生成手段に
接続されたロジック手段が該記憶手段で該2進コードを
更新する該使用信号に応答し、 該2進コードの論理的なビット毎に1つの、複数の記憶
エレメント、及び 前記ロジック手段に接続され、前記使用信号に従って更
新を必要とする記憶エレメントに論理的なビットを書込
む記憶手段制御部 を含む記憶装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US293913 | 1989-01-06 | ||
US07/293,913 US5060136A (en) | 1989-01-06 | 1989-01-06 | Four-way associative cache with dlat and separately addressable arrays used for updating certain bits without reading them out first |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02191053A true JPH02191053A (ja) | 1990-07-26 |
JP2681398B2 JP2681398B2 (ja) | 1997-11-26 |
Family
ID=23131105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1297803A Expired - Lifetime JP2681398B2 (ja) | 1989-01-06 | 1989-11-17 | 記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5060136A (ja) |
EP (1) | EP0377162A3 (ja) |
JP (1) | JP2681398B2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5125085A (en) * | 1989-09-01 | 1992-06-23 | Bull Hn Information Systems Inc. | Least recently used replacement level generating apparatus and method |
IT1247640B (it) * | 1990-04-26 | 1994-12-28 | St Microelectronics Srl | Operazioni booleane tra due qualsiasi bit di due qualsiasi registri |
JPH0410041A (ja) * | 1990-04-27 | 1992-01-14 | Toshiba Corp | データ退避方式 |
US5581731A (en) * | 1991-08-30 | 1996-12-03 | King; Edward C. | Method and apparatus for managing video data for faster access by selectively caching video data |
US5325504A (en) * | 1991-08-30 | 1994-06-28 | Compaq Computer Corporation | Method and apparatus for incorporating cache line replacement and cache write policy information into tag directories in a cache system |
JPH06318174A (ja) * | 1992-04-29 | 1994-11-15 | Sun Microsyst Inc | キャッシュ・メモリ・システム及び主メモリに記憶されているデータのサブセットをキャッシュする方法 |
EP0624844A2 (en) * | 1993-05-11 | 1994-11-17 | International Business Machines Corporation | Fully integrated cache architecture |
US5749090A (en) * | 1994-08-22 | 1998-05-05 | Motorola, Inc. | Cache tag RAM having separate valid bit array with multiple step invalidation and method therefor |
US5640532A (en) * | 1994-10-14 | 1997-06-17 | Compaq Computer Corporation | Microprocessor cache memory way prediction based on the way of previous memory read |
US5699550A (en) * | 1994-10-14 | 1997-12-16 | Compaq Computer Corporation | Computer system cache performance on write allocation cycles by immediately setting the modified bit true |
US6052760A (en) * | 1997-11-05 | 2000-04-18 | Unisys Corporation | Computer system including plural caches and utilizing access history or patterns to determine data ownership for efficient handling of software locks |
US6092156A (en) * | 1997-11-05 | 2000-07-18 | Unisys Corporation | System and method for avoiding deadlocks utilizing split lock operations to provide exclusive access to memory during non-atomic operations |
US6049845A (en) * | 1997-11-05 | 2000-04-11 | Unisys Corporation | System and method for providing speculative arbitration for transferring data |
US6014709A (en) * | 1997-11-05 | 2000-01-11 | Unisys Corporation | Message flow protocol for avoiding deadlocks |
US6314501B1 (en) | 1998-07-23 | 2001-11-06 | Unisys Corporation | Computer system and method for operating multiple operating systems in different partitions of the computer system and for allowing the different partitions to communicate with one another through shared memory |
US6338120B1 (en) | 1999-02-26 | 2002-01-08 | International Business Machines Corporation | Apparatus for cache use history encoding and decoding including next lru and next mru and method therefor |
US6665761B1 (en) | 1999-07-28 | 2003-12-16 | Unisys Corporation | Method and apparatus for routing interrupts in a clustered multiprocessor system |
US6687818B1 (en) | 1999-07-28 | 2004-02-03 | Unisys Corporation | Method and apparatus for initiating execution of an application processor in a clustered multiprocessor system |
WO2010117363A1 (en) | 2009-04-09 | 2010-10-14 | Michelin Recherche Et Technique, S.A. | Tire metallic cable anomaly detection method and apparatus |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3588829A (en) * | 1968-11-14 | 1971-06-28 | Ibm | Integrated memory system with block transfer to a buffer store |
US3840863A (en) * | 1973-10-23 | 1974-10-08 | Ibm | Dynamic storage hierarchy system |
FR116049A (ja) * | 1975-03-20 | |||
US4008460A (en) * | 1975-12-24 | 1977-02-15 | International Business Machines Corporation | Circuit for implementing a modified LRU replacement algorithm for a cache |
US4168541A (en) * | 1978-09-25 | 1979-09-18 | Sperry Rand Corporation | Paired least recently used block replacement system |
US4322795A (en) * | 1980-01-24 | 1982-03-30 | Honeywell Information Systems Inc. | Cache memory utilizing selective clearing and least recently used updating |
US4464712A (en) * | 1981-07-06 | 1984-08-07 | International Business Machines Corporation | Second level cache replacement method and apparatus |
US4807110A (en) * | 1984-04-06 | 1989-02-21 | International Business Machines Corporation | Prefetching system for a cache having a second directory for sequentially accessed blocks |
US4695950A (en) * | 1984-09-17 | 1987-09-22 | International Business Machines Corporation | Fast two-level dynamic address translation method and means |
EP0203601B1 (en) * | 1985-05-29 | 1992-08-05 | Kabushiki Kaisha Toshiba | Cache system adopting an lru system, and magnetic disk controller incorporating it |
US4833601A (en) * | 1987-05-28 | 1989-05-23 | Bull Hn Information Systems Inc. | Cache resiliency in processing a variety of address faults |
US4843541A (en) * | 1987-07-29 | 1989-06-27 | International Business Machines Corporation | Logical resource partitioning of a data processing system |
US4905141A (en) * | 1988-10-25 | 1990-02-27 | International Business Machines Corporation | Partitioned cache memory with partition look-aside table (PLAT) for early partition assignment identification |
-
1989
- 1989-01-06 US US07/293,913 patent/US5060136A/en not_active Expired - Fee Related
- 1989-11-17 JP JP1297803A patent/JP2681398B2/ja not_active Expired - Lifetime
- 1989-12-18 EP EP19890123347 patent/EP0377162A3/en not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
EP0377162A3 (en) | 1991-01-09 |
JP2681398B2 (ja) | 1997-11-26 |
EP0377162A2 (en) | 1990-07-11 |
US5060136A (en) | 1991-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH02191053A (ja) | 記憶装置 | |
JP3620473B2 (ja) | 共有キャッシュメモリのリプレイスメント制御方法及びその装置 | |
US5091851A (en) | Fast multiple-word accesses from a multi-way set-associative cache memory | |
US5594886A (en) | Pseudo-LRU cache memory replacement method and apparatus utilizing nodes | |
JP3239218B2 (ja) | キャッシュ管理システム | |
US6023746A (en) | Dual associative-cache directories allowing simultaneous read operation using two buses with multiplexors, address tags, memory block control signals, single clock cycle operation and error correction | |
JPS589277A (ja) | デ−タ処理装置 | |
CN113961483B (zh) | 高速缓存存储器和使用高速缓存存储器的方法 | |
US4967414A (en) | LRU error detection using the collection of read and written LRU bits | |
JP3900025B2 (ja) | 共有キャッシュメモリのヒット判定制御方法及び共有キャッシュメモリのヒット判定制御方式 | |
JPH07104816B2 (ja) | コンピュータシステムを動作する方法及びコンピュータシステムにおけるメモリ管理装置 | |
JPH08227380A (ja) | データ処理システム | |
JPS6111865A (ja) | メモリアクセス制御方式 | |
JP3929872B2 (ja) | キャッシュメモリ、プロセッサ及びキャッシュ制御方法 | |
JP2523814B2 (ja) | ム―ブアウト・システム | |
US5557622A (en) | Method and apparatus for parity generation | |
US5737753A (en) | Least recently used block replacement for four block cache logic system | |
JPH0210446A (ja) | バッファ記憶装置 | |
JP2002116956A (ja) | キャッシュ制御方法及びキャッシュ制御システム | |
JPH02136946A (ja) | キャッシュメモリ制御回路 | |
JP2001005725A (ja) | キャッシュ記憶装置 | |
JPH02122344A (ja) | バッファ記憶装置 | |
JPH04155459A (ja) | 先行ムーブアウト方式 | |
JPH03257643A (ja) | 情報処理装置 | |
JPH08328960A (ja) | キャッシュメモリ装置 |