JPH02190056A - Atm switching system - Google Patents
Atm switching systemInfo
- Publication number
- JPH02190056A JPH02190056A JP1010600A JP1060089A JPH02190056A JP H02190056 A JPH02190056 A JP H02190056A JP 1010600 A JP1010600 A JP 1010600A JP 1060089 A JP1060089 A JP 1060089A JP H02190056 A JPH02190056 A JP H02190056A
- Authority
- JP
- Japan
- Prior art keywords
- atm
- switch network
- frame
- pattern
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims 1
- 239000000872 buffer Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 208000022994 Isolated optic neuritis Diseases 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 230000032258 transport Effects 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、通信におけるスイッチ網に関し、特に、非同
期転送モード（Ａｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓ
ｆｅｒ Ｍｏｄｅ：ＡＴＭ）により入力されるフレーム
をスイッチするＡＴＭスイッチに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a switch network in communications, and in particular to an asynchronous transfer mode (Asynchronous Transmission Mode).
fer Mode: ATM).
ＡＴＭスイッチは、データ部分とスイッチの出力端子を
指示するヘッダ部分とを含むフレーム構造の信号を１単
位（ＡＴＭフレームと呼ぶ）とし、上記ＡＴＭフレーム
を、スイッチの複数の入力端子に、並列に同期して入力
すると、ヘッダ部分で指示さｈた出力端子に上記ＡＴＭ
フレームが出力されるものである。An ATM switch uses a frame-structured signal that includes a data part and a header part that indicates the output terminal of the switch as one unit (called an ATM frame), and synchronizes the ATM frame to multiple input terminals of the switch in parallel. When input, the above ATM will be sent to the output terminal specified in the header.
The frame is what is output.
従来、この種のＡＴＭスイッチは、論理的に意味のある
１リンク、すなわちバーチャル・サーキット毎に入力端
子と出力端子とが決まると、入力端子と出力端子をつな
ぐスイッチ網内の転送経路が固定され、このバーチャル
・サーキットのＡＴＭフレームは必ず、同じ入力端子と
、スイッチ網内の同じ転送経路、同じ出力端子を経由し
て運ばれる。Conventionally, in this type of ATM switch, once the input terminal and output terminal are determined for each logically meaningful link, that is, for each virtual circuit, the transfer path within the switch network that connects the input terminal and output terminal is fixed. , ATM frames of this virtual circuit are always transported via the same input terminal, the same transfer path in the switch network, and the same output terminal.
従来のＡＴＭスイッチの構成例を示す第３図を参照すれ
ば、スイッチ網は多数の単位格子スイッチ１１，２１，
３１．４１およびバッファ１２゜２２．３２．４２から
構成されるが、この単位格子スイッチにおいて、同じ出
力端子に出るＡＴＭフレームが同時に２つ以上型なる場
合は、いずれか１つのＡＴＭフレームだけが出力され、
他のＡＴＭフレームはバッファに出力端子が空きになる
まで待ち合わせを行う。Referring to FIG. 3, which shows an example of the configuration of a conventional ATM switch, the switch network includes a large number of unit grid switches 11, 21,
31.41 and buffers 12, 22, 32, and 42, but in this unit cell switch, if two or more ATM frames are output to the same output terminal at the same time, only one of the ATM frames will be output. is,
Other ATM frames wait until the output terminal becomes vacant in the buffer.
ところが、このスイッチ網に入力するトラヒックに片寄
りがあり、同じ単位格子スイッチにおいて、ＡＴＭフレ
ームを同時に出力しようとすることが繰り返し起きると
、その単位格子スイッチのバッファが溢れてしまい、こ
のためにトラヒック量は多くないにもかかわらず、スイ
ッチ網全体の処理能力が損なわれてしまうという問題点
があった。However, if the traffic input to this switch network is unbalanced and the same unit cell switch repeatedly attempts to output ATM frames at the same time, the buffer of that unit cell switch will overflow, resulting in traffic Although the amount is not large, there is a problem in that the processing capacity of the entire switch network is impaired.
本発明のＡＴＭスイッチ方式は、複数の入力端子から同
時にばったＡＴＭフレームを、別々の重複しない出力端
子に割当てる分配スイッチ網と、この分配スイッチ網の
入力端子と出力端子との接続の組合せの１つを選択して
、定期的に変更する組合せパターン変更回路と、前記分
配スイッチ網の後段に接続され、この分配スイッチ網か
ら出力さｈた前記ＡＴＭフレームのヘッダ部の指示に従
って指定された出力端子へとそのＡＴＭフレームを運ぶ
選択スイッチ網とを有している。The ATM switch system of the present invention is one of the combinations of a distribution switch network that allocates ATM frames released simultaneously from a plurality of input terminals to separate, non-overlapping output terminals, and connections between input terminals and output terminals of this distribution switch network. is connected to a combination pattern changing circuit that changes periodically, and is connected to the latter stage of the distribution switch network, and is outputted from the distribution switch network to a designated output terminal according to instructions in the header of the ATM frame. and a selective switch network that transports the ATM frames.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例を示すブロック図である。分
配スイッチ網１０は、入力端子１．入力端子２．・・・
、入力端子Ｎまでの入力端子にそれぞれ接続される入力
端子１０１，１０２．・・・、１ＯＮと、スイッチ制御
回路４０の出力４２に接続される入力端子１２と、出力
端子１１１，１１２．・・・１１Ｎとを有する。また選
択スイッチ網２０は、分配スイッチ網１０の出力端子１
１１，１１２゜・・・、ＩＩＩＮにそれぞれ接続される
入力端子２０１゜２０２、・・・、２ＯＮと、出力端子
５１，５２．・・・５Ｎにそれぞれ接続される出力端子
２１１，２１２゜・・・、２１Ｎを有している。組み合
せパターン変更回路はパターン番号発生回路３０とスイ
ッチ制御回路４０とから構成され、スイッチ制御回路４
０はパターン番号発生回路３０の出力３１に入力端子４
１を介して接続されている。FIG. 1 is a block diagram showing one embodiment of the present invention. The distribution switch network 10 has input terminals 1. Input terminal 2. ...
, input terminals 101, 102 . . . connected to the input terminals up to input terminal N, respectively. . . , 1ON, the input terminal 12 connected to the output 42 of the switch control circuit 40, and the output terminals 111, 112 . ...11N. Further, the selection switch network 20 is connected to the output terminal 1 of the distribution switch network 10.
11, 112° . . . , input terminals 201° 202, . . . , and 21N respectively connected to the output terminals 211, 212°, . The combination pattern changing circuit is composed of a pattern number generation circuit 30 and a switch control circuit 40.
0 is input terminal 4 to output 31 of pattern number generation circuit 30.
1.
第２図に示すように、各入力端子１〜Ｎに同時に到着し
たＡＴＭフレームは、番号ｌ〜Ｎの置換群の中２１つに
従って与えられる入力端子１０１〜ＩＯＮと出力端子１
１１〜ＩＩＮの対応により、出力端子１１１〜ＩＩＮに
出力される。たとえば、Ｎフ４のとき、置換が（１，３
，２，４）であれば、入力端子１０１が出力端子１１１
に、入力端子１０２が出力端子１１３に、入力端子１０
３が出力端子１１２に、入力端子１０４が出力端子１１
４に、対応する。したがって、各入力端子が重複なく全
ての出力端子に割当てられる。As shown in FIG. 2, ATM frames arriving at each input terminal 1 to N at the same time are input to input terminals 101 to ION and output terminal 1 given according to one of the permutation groups numbered l to N.
11 to IIN, the signals are output to output terminals 111 to IIN. For example, when N-F4, the substitution is (1,3
, 2, 4), the input terminal 101 is the output terminal 111
Input terminal 102 is connected to output terminal 113, and input terminal 10 is connected to output terminal 113.
3 is the output terminal 112, and the input terminal 104 is the output terminal 11.
Corresponds to 4. Therefore, each input terminal is assigned to all output terminals without duplication.
この置換のパターンは周期的に変更される。最短の周期
はＡＴＭフレームの到着間隔の最短値（第２図における
ＡＴＭフレーム１周期）である。This pattern of substitutions is changed periodically. The shortest cycle is the shortest value of the arrival interval of ATM frames (one cycle of ATM frames in FIG. 2).
このパターンはランダムに、あるいは、順番に繰り返し
てパターン番号発生回路３０で選ばれる。This pattern is selected at random or repeatedly in order by the pattern number generation circuit 30.
たとえば、１２８通りのパターンをランダムに使用する
場合には、パターン番号発生回路３０は０から１２７迄
の数字をランダムに発生する。スイッチ制御回路４０は
読みだし専用メモ！Ｊ （ＲｅａｄＯｎｌｙ Ｍｅｍｏ
ｒｙ：ＲＯＭ）から構成され、パターン番号の指示する
ＲＯＭ内の番地（０〜１２７）の記憶内容を読みだし、
これを分配スイッチ網１０に送る。前記ＲＯＭ内の１ア
ドレスの記憶内容は、前記置換の内容を具体的に指示す
るものであり、分配スイッチ網１０の各出力端子１１１
〜１１Ｎに対応して接続される入力端子番号（１０１〜
ＩＯＮの内の１つ）Ｎ個である。こうして指定されたス
イッチ接続を分配スイッチ網ｌＯが実現する。このスイ
ッチ接続は、パターン番号発生回路３０からの出力が変
更されるごとに、変更される。For example, when using 128 patterns at random, the pattern number generation circuit 30 randomly generates numbers from 0 to 127. The switch control circuit 40 is a read-only memo! J (Read Only Memo
ry: ROM), reads the memory contents of the address (0 to 127) in the ROM indicated by the pattern number,
This is sent to the distribution switch network 10. The storage content of one address in the ROM specifies the content of the replacement, and each output terminal 111 of the distribution switch network 10
Input terminal number connected corresponding to ~11N (101~
One of the IONs) N. In this way, the distribution switch network IO realizes the designated switch connection. This switch connection is changed every time the output from the pattern number generation circuit 30 is changed.
置換のパターンは端子数がＮの時、８１通りあるが、８
１通りの全てを使用する必要はなく、この内の１部分で
あってもよい。このように、分配スイッチ網１０の置換
のパターンは、到着するＡＴＭフレームのヘッダ部分の
内容とは無関係に決定されるので、到着するＡＴＭフレ
ームのトラヒック特性に偏りがあっても、トラヒックは
平均化され選択スイッチ網２０の各入力端子に分散化し
て入力される。There are 81 replacement patterns when the number of terminals is N, but 8
It is not necessary to use all of one type, and only one part of them may be used. In this way, the replacement pattern of the distribution switch network 10 is determined independently of the content of the header part of the arriving ATM frame, so even if the traffic characteristics of the arriving ATM frame are biased, the traffic is averaged out. are distributed and input to each input terminal of the selection switch network 20.
分配スイッチ網から出力されたＡＴＭフレームは、選択
スイッチ網２０に入力される。選択スイッチ網２０では
ＡＴＭフレームのヘッダ部分に従い、ヘッダの指示が、
たとえば、５であれば出力端子２１５に、Ｎであれば出
力端子２１Ｎに、このＡＴＭフレームを出力する。途中
で同一方向に向かうＡＴＭフレームが衝突する場合には
、どれか１つを通過させ、他のＡＴＭフレームはバッフ
ァメモリに一時蓄積し、そのあと続いて蓄積したＡＴＭ
フレームを送出する。The ATM frame output from the distribution switch network is input to the selection switch network 20. In the selective switch network 20, according to the header part of the ATM frame, the header instruction is
For example, if it is 5, this ATM frame is output to the output terminal 215, and if it is N, this ATM frame is output to the output terminal 21N. If ATM frames heading in the same direction collide on the way, one of them is allowed to pass, the other ATM frames are temporarily accumulated in the buffer memory, and the subsequently accumulated ATM frames are stored in the buffer memory.
Send a frame.
以上説明したように、本発明は、複数の入力端子からＡ
ＴＭフレームが同時に入力される場合、各入力端子を別
々の重複しない出力端子に割当てる接続パターンを発生
し、かつ、この接続パターンを定期的に変更する、パタ
ーン変更回路により制御される分配スイッチ網に前記Ａ
ＴＭフレームを通すことにより、ＡＴＭフレームのトラ
ヒック特性の偏りをなくすことができる。この結果とし
て、この後段に接続され、分配スイッチ網から出力され
た上記ＡＴＭフレームのヘッダ部分の指示にしたがって
、指定された出力端子へとこれらＡＴＭフレームを運ぶ
選択スイッチ網において、ＡＴＭフレームのトラヒック
の偏りに起因する衝突確率を減少させるとともに、選択
スイッチ網で必要なバッファメモリの量を減少させる効
果がある。As explained above, according to the present invention, A
When TM frames are input simultaneously, a distribution switch network controlled by a pattern changing circuit generates a connection pattern that assigns each input terminal to a separate, non-overlapping output terminal, and periodically changes this connection pattern. Said A
By passing TM frames, it is possible to eliminate bias in the traffic characteristics of ATM frames. As a result, the ATM frame traffic is reduced in the selective switch network connected to the subsequent stage and which carries these ATM frames to designated output terminals according to the instructions in the header part of the ATM frames output from the distribution switch network. This has the effect of reducing the probability of collision due to bias and reducing the amount of buffer memory required in the selection switch network.
第１図は、本発明の一実施例を示すブロック図、第２図
は、本発明の一実施例でのＡＴＭフレームの構成図、第
３図は、従来のＡＴＭスイッチの構成例である。
１〜Ｎ・・・・・・入力端子、１０・・・・・・分配ス
イッチ網、２０・・・・・・選択スイッチ網、３０・・
・・・・パターン発生回路、４０・・・・・・スイッチ
制御回路、５１〜５Ｎ・・・・・・出力端子。
代理人 弁理士 内 原 晋FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is a configuration diagram of an ATM frame in one embodiment of the present invention, and FIG. 3 is a configuration example of a conventional ATM switch. 1 to N...Input terminal, 10...Distribution switch network, 20...Selection switch network, 30...
...Pattern generation circuit, 40...Switch control circuit, 51 to 5N...Output terminal. Agent Patent Attorney Susumu Uchihara
Claims (1)
ＡＴＭ）フレームを、別々の重複しない出力端子に割当
てる分配スイッチ網と、 この分配スイッチ網の入力端子と出力端子との接続の組
合せの１つを選択して、定期的に変更する組合せパター
ン変更回路と、 前記分配スイッチ網の後段に接続され、この分配スイッ
チ網から出力された前記ＡＴＭフレームのヘッダ部の指
示に従って指定された出力端子へと前記ＡＴＭフレーム
を選ぶ選択スイッチ網と、を有していることを特徴とす
るＡＴＭスイッチ方式。[Claims] Asynchronous transfer mode (
A distribution switch network that assigns (ATM) frames to separate, non-overlapping output terminals, and a combination pattern change circuit that selects and periodically changes one of the combinations of connections between input terminals and output terminals of this distribution switch network. and a selection switch network connected after the distribution switch network and selecting the ATM frame to a specified output terminal according to instructions in the header section of the ATM frame output from the distribution switch network. The ATM switch method is characterized by the fact that
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060089A JP2545962B2 (en) | 1989-01-18 | 1989-01-18 | ATM switch system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1060089A JP2545962B2 (en) | 1989-01-18 | 1989-01-18 | ATM switch system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02190056A true JPH02190056A (en) | 1990-07-26 |
| JP2545962B2 JP2545962B2 (en) | 1996-10-23 |
Family
ID=11754736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1060089A Expired - Lifetime JP2545962B2 (en) | 1989-01-18 | 1989-01-18 | ATM switch system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545962B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247880A (en) * | 1991-01-25 | 1992-09-03 | Matsushita Electric Ind Co Ltd | Solder coating method |
| US5313458A (en) * | 1991-06-03 | 1994-05-17 | Fujitsu Limited | Traffic control system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63135039A (en) * | 1986-11-26 | 1988-06-07 | Nippon Telegr & Teleph Corp <Ntt> | Path selection control method for waiting type switching network |
-
1989
- 1989-01-18 JP JP1060089A patent/JP2545962B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63135039A (en) * | 1986-11-26 | 1988-06-07 | Nippon Telegr & Teleph Corp <Ntt> | Path selection control method for waiting type switching network |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04247880A (en) * | 1991-01-25 | 1992-09-03 | Matsushita Electric Ind Co Ltd | Solder coating method |
| US5313458A (en) * | 1991-06-03 | 1994-05-17 | Fujitsu Limited | Traffic control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2545962B2 (en) | 1996-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5402415A (en) | Multicast virtual circuit switch using cell recycling | |
| US4926416A (en) | Method and facilities for hybrid packet switching | |
| EP0260364B1 (en) | Broadcast packet switching network | |
| JP3505658B2 (en) | Nonlinear transfer mode switching configuration | |
| US4780873A (en) | Circuit switching network with routing nodes | |
| US4797880A (en) | Non-blocking, self-routing packet switch | |
| JPH05207062A (en) | Packet switching system | |
| JPH10513334A (en) | Switching method and device | |
| JPH08507428A (en) | Message route setting | |
| EP0683949B1 (en) | A method for handling redundant switching planes in packet switches and a switch for carrying out the method | |
| GB2288950A (en) | Mobile communication ATM network | |
| JP3427926B2 (en) | Switching system and switching architecture | |
| EP0306291B1 (en) | Communications switch | |
| EP1113627B1 (en) | Method of determining network paths in a three stage switching matrix | |
| JPH02190056A (en) | Atm switching system | |
| JP3300853B2 (en) | Nonlinear transfer mode switching configuration | |
| JPH04215347A (en) | Asynchronous time-division multi-transmission apparatus | |
| JPH07183897A (en) | Input queue system to connect with input of space partition exchange matrix | |
| JP2989263B2 (en) | High speed data packet switching circuit and method | |
| JP3300854B2 (en) | Nonlinear transfer mode switching configuration | |
| JP2000124949A (en) | Packet switch | |
| JP2884859B2 (en) | Self-routing switch | |
| JP2694791B2 (en) | Synchronization method | |
| JPH0370332A (en) | Atm switching system | |
| JPH01105641A (en) | Packet switching system |