JPH02189935A - Manufacture of thin-film transistor - Google Patents
Manufacture of thin-film transistorInfo
- Publication number
- JPH02189935A JPH02189935A JP1028089A JP1028089A JPH02189935A JP H02189935 A JPH02189935 A JP H02189935A JP 1028089 A JP1028089 A JP 1028089A JP 1028089 A JP1028089 A JP 1028089A JP H02189935 A JPH02189935 A JP H02189935A
- Authority
- JP
- Japan
- Prior art keywords
- source
- semiconductor layer
- drain
- region
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000013078 crystal Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 13
- 239000012535 impurity Substances 0.000 abstract description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 9
- 238000000137 annealing Methods 0.000 abstract description 8
- 238000007493 shaping process Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 8
- 230000004913 activation Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 208000028659 discharge Diseases 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は薄膜トランジスタの製造方法に関し、特にコ
プレーナ型の薄膜トランジスタのソース。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a method for manufacturing a thin film transistor, and particularly to a source for a coplanar thin film transistor.
ドレイン領域の形成方法に関するものであり、本薄膜ト
ランジスタは液晶平面デイスプレィ、密着イメージセン
サ−及び薄膜サーマルヘッド等に適用できるものである
。The present invention relates to a method for forming a drain region, and the present thin film transistor can be applied to liquid crystal flat displays, contact image sensors, thin film thermal heads, and the like.
第２図（ａ） 〜（ｄ）は例えば特開昭６１−１００９
６７号公報に示された従来の多結晶Ｓｔを用いた薄膜ト
ランジスタの製造方法による各製造工程を示す断面図で
ある。図において、■は能動領域半導体層、２はソース
／ドレイン領域半導体層、３はゲート絶縁膜、４はゲー
ト電極、５はソース／ドレイ、ン電極、６はコンタクト
ホール、７は絶縁基板、８はトランジスタ島である。Figures 2(a) to (d) are, for example, from Japanese Patent Application Laid-Open No. 1983-1009.
FIG. 67 is a cross-sectional view showing each manufacturing process according to the conventional method for manufacturing a thin film transistor using polycrystalline St disclosed in Publication No. 67. In the figure, ■ is an active region semiconductor layer, 2 is a source/drain region semiconductor layer, 3 is a gate insulating film, 4 is a gate electrode, 5 is a source/drain electrode, 6 is a contact hole, 7 is an insulating substrate, 8 is a transistor island.
次に薄膜トランジスタの作製方法について説明する。第
２図（ａ）に示すように、まず絶縁基板７」−に例えば
多結晶Ｓｉ膜を減圧化学気相成長法で成膜し、次いで写
真製版法でバターニングを行ないトランジスタ領域なる
Ｓｉ島８を作る。そして、ゲーＩ・絶縁膜３を例えば熱
酸化法で作製し、その後、デー１〜電極として用いる例
えば多結晶Ｓｉ膜を減圧化学気相成長法で成膜し、写真
製版法でデー１−電極４を形成する（第２図（ｂ））。Next, a method for manufacturing a thin film transistor will be described. As shown in FIG. 2(a), first, a polycrystalline Si film, for example, is formed on an insulating substrate 7'' by low-pressure chemical vapor deposition, and then patterning is performed by photolithography to form Si islands 8 that will become transistor regions. make. Then, the GaI insulating film 3 is formed by, for example, thermal oxidation, and then, for example, a polycrystalline Si film to be used as the Day 1 electrode is formed by low pressure chemical vapor deposition, and the Day 1 electrode is formed by photolithography. 4 (Fig. 2(b)).
次いで、ドーピングするボロン（Ｂ）、リン（Ｐ）等の
不純物をイオン打ち込みし、ソース／ドレイン領域２を
形成する。ゲート電極４の下にあり、イオン打ち込みさ
れていない多結晶Ｓｉ膜領領域能動領域半導体層１とな
る（第２図（Ｃ））。この後、ドーピングされた不純物
を活性化するために熱アニール処理をする。そして、ケ
ート絶縁膜３中に写真製版法でコンタク１−ホール６を
開け、最後にアルミニウム等よりなるソース／ドレイン
電極５を形成し、薄膜トランジスタを完成する（第２図
（ｄ））。Next, impurities such as boron (B) and phosphorus (P) are ion-implanted to form source/drain regions 2. The polycrystalline Si film region under the gate electrode 4 and not ion-implanted becomes the active region semiconductor layer 1 (FIG. 2(C)). After this, thermal annealing is performed to activate the doped impurities. Contact holes 1 and 6 are then formed in the gate insulating film 3 by photolithography, and finally source/drain electrodes 5 made of aluminum or the like are formed to complete the thin film transistor (FIG. 2(d)).
また、第３図（ａ）〜（ｅ）は、たとえば文献Ｙ、平井
他“グロー放電多結晶シリコン薄膜トランジスタ”（Ｙ
、 Ｈｉｒａｉ ｅｔ ａｔ、 ”Ｇｌｏｗ ｄｉｓｃ
ｈａｒｇｅ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ５ｉ
ｌｉｃｏｎ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓ
ｔｏｒｓ”、 Ａｐｐｌ。Further, FIGS. 3(a) to 3(e) are, for example, from Document Y, "Glow discharge polycrystalline silicon thin film transistor" by Hirai et al.
, Hirai et at, “Glow disc
harge polycrystalline 5i
licon thin-film transition
tors”, Appl.
Ｐｂｙｓ、 Ｌｅｔｔ、 ４２．（１９８３）ｐ７０１
−７０３）に示された他の従来の多結晶Ｓｉを用いた薄
膜トランジスタの製造方法による各工程の断面図である
。図中、第２図と同一符号は同一部分または相当部分を
示し、９はソース／ドレイン領域金属層である。Pbys, Lett, 42. (1983) p701
703) is a cross-sectional view of each step in another conventional method for manufacturing a thin film transistor using polycrystalline Si; FIG. In the figure, the same reference numerals as in FIG. 2 indicate the same or corresponding parts, and 9 is a source/drain region metal layer.
次に第３図に示した薄膜トランジスタの作製方法につい
て説明する。まず、絶縁基板７上に能動領域となる多結
晶Ｓｉ膜１及び、ソース／ドレイン領域となる不純物を
ドーピングした多結晶Ｓｉ膜２を例えばプラズマＣＶＤ
法で連続的に形成し、ついでソース／ドレイン領域の抵
抗値を下げるためにソース／ドレイン領域金属層９を成
膜し、ソース／ドレイン領域を不純物をドープした多結
晶Ｓｉ膜と金属層の２層構造とする（第３図（ａ））。Next, a method for manufacturing the thin film transistor shown in FIG. 3 will be described. First, a polycrystalline Si film 1 that will become an active region and a polycrystalline Si film 2 doped with impurities that will become a source/drain region are formed on an insulating substrate 7 by, for example, plasma CVD.
Then, in order to lower the resistance value of the source/drain region, a source/drain region metal layer 9 is formed, and the source/drain region is formed using a polycrystalline Si film doped with impurities and a metal layer 9. It has a layered structure (Fig. 3(a)).
その後、写真製版法でパターン形成を行いＳｉ島８を形
成する（第３図（ｂ））。次いで、写真製版法を用いて
パターン形成し、能動領域半導体層１」ニの不純物ドー
プしたＳｉ膜及び、その上の金属層をエツチングにより
取り除く （第３図（Ｃ））。そしてゲート絶縁膜３を
成膜し、ソース／ドレイン領域上にコンタクトホール６
を写真製版法で形成する（第３図（ｄ））。最後に、ア
ルミニウム等のメタル層を成膜後、写真製版法でゲート
電極４、ソース／ドレイン電極５を同時にパターン形成
し薄膜トランジスタを完成する（第３図（ｅ））。Thereafter, pattern formation is performed by photolithography to form Si islands 8 (FIG. 3(b)). Next, a pattern is formed using photolithography, and the impurity-doped Si film of the active region semiconductor layer 1'' and the metal layer thereon are removed by etching (FIG. 3(C)). Then, a gate insulating film 3 is formed, and a contact hole 6 is formed on the source/drain region.
is formed by photolithography (Fig. 3(d)). Finally, after forming a metal layer such as aluminum, a gate electrode 4 and source/drain electrodes 5 are simultaneously patterned by photolithography to complete a thin film transistor (FIG. 3(e)).
次に、この薄膜ｌ・ランジスタの動作について説明する
。ソース／ドレイン電極間に電圧を印加したのち、ゲー
Ｉ・電極４に印加する電圧を変化させると、ゲート電極
４に印加した電圧に応じてゲート絶縁膜３を通じて能動
領域半導体層１のチャンネル領域に誘起される電荷が変
化し、ソース／ドレイン間の抵抗が変化する。このため
、ゲートに印加する電圧に応じて、ソース／ドレイン間
に流れる電流は変化するので、この薄膜トランジスタを
例えばスイッチング素子として使用できる。また、この
不純物をドープした多結晶Ｓｉ膜よりなるソース／ドレ
イン領域２は、能動領域半導体層１とソース／ドレイン
電極５間のオーミックコンタクトを取るためとして、あ
るいはソース／ドレイン電極５から能動領域半導体層１
まで電気を輸送するための配線として用いられ、後者の
目的からソース／ドレイン領域は、低抵抗であることが
要求される。Next, the operation of this thin film transistor will be explained. After applying a voltage between the source/drain electrodes, when the voltage applied to the gate electrode 4 is changed, the channel region of the active region semiconductor layer 1 is applied through the gate insulating film 3 according to the voltage applied to the gate electrode 4. The induced charge changes and the source/drain resistance changes. Therefore, the current flowing between the source and drain changes depending on the voltage applied to the gate, so this thin film transistor can be used, for example, as a switching element. Further, the source/drain region 2 made of this impurity-doped polycrystalline Si film is used for making ohmic contact between the active region semiconductor layer 1 and the source/drain electrode 5, or from the source/drain electrode 5 to the active region semiconductor layer 1. layer 1
For this latter purpose, the source/drain regions are required to have low resistance.
従来の薄膜トランジスタの製造方法は以上のように構成
されており、第２図の例では、イオン打ち込みした半導
体層２を形成するために不純物のイオン打ち込みとそれ
に続くソース／ドレイン領域の低抵抗化のための不純物
の活性化アニール処理が必要である。イオン打ち込みを
行なうイオンインプランテーション装置は高価であると
ともに、使用可能な基板面積が限られ、かつ活性化のた
めに８００℃程度以上の高温アニールが一般的には必要
となり、高価な石英基板を使用しなければならないとい
った問題があった。The conventional thin film transistor manufacturing method is configured as described above, and in the example shown in FIG. 2, impurity ion implantation and subsequent low resistance reduction of the source/drain region are performed to form the ion-implanted semiconductor layer 2. Activation annealing treatment for impurities is required. Ion implantation equipment that implants ions is expensive, has a limited usable substrate area, and generally requires high-temperature annealing of around 800°C or higher for activation, using an expensive quartz substrate. There was a problem that I had to do it.
また第３図の例では、たとえば微結晶Ｓｉからなる不純
物を添加したソース／ドレイン領域半導体層２を、たと
えば多結晶Ｓｉからなる能動領域半導体層１上から取り
除く際に下地の能動領域半導体層１が多結晶であるため
に、その結果、粒界が選択的にエツチングされ表面に凹
凸ができてしまうという問題があった。また、ソース／
ドレイン領域金属層９をチャンネル領域よりエツチング
後、不純物を添加したたとえば微結晶シリコンよりなる
ソース／ドレイン半導体層２をエツチングする際にソー
ス／ドレイン領域金属層９の下にアンダーエツチングが
生じ、ゲート電圧の印加時にソース／ドレイン金属層９
で電界がシールドされるため、アンダーエツチング領域
で電荷の誘起が生ぜず、この部分が電荷に対する抵抗と
なり、実効的なキャリアの移動度を低下させるという問
題があった。また、ドープした多結晶あるいは微結晶Ｓ
ｉのような不純物を添加したソース／ドレイン領域半導
体層２を形成する際に、導電率が高い膜を形成すること
が難しく、第３図に示したように金属層との二重構成に
する必要があった。Further, in the example of FIG. 3, when removing the impurity-doped source/drain region semiconductor layer 2 made of, for example, microcrystalline Si from above the active region semiconductor layer 1 made of, for example, polycrystalline Si, the underlying active region semiconductor layer 1 is removed. Since it is polycrystalline, there is a problem in that the grain boundaries are selectively etched and the surface becomes uneven. Also, source/
After etching the drain region metal layer 9 from the channel region, when etching the source/drain semiconductor layer 2 made of, for example, microcrystalline silicon doped with impurities, under-etching occurs under the source/drain region metal layer 9, resulting in a drop in gate voltage. When the source/drain metal layer 9 is applied
Since the electric field is shielded by the under-etched region, no charge is induced in the under-etched region, and this region becomes a resistance to the charge, resulting in a problem of lowering the effective carrier mobility. Also, doped polycrystalline or microcrystalline S
When forming the source/drain region semiconductor layer 2 doped with impurities such as i, it is difficult to form a film with high conductivity, so a double structure with a metal layer is used as shown in Figure 3. There was a need.
この発明は上記のような問題点を解消するためになされ
たものであり、大面積のソース／ドレイン領域を低コス
トで形成できるとともに、ソース／ドレイン領域の抵抗
を低くでき、かつ、チャネル部の界面状態を良好にでき
るコプレーナ型の薄膜トランジスタの製造方法を提供す
ることを目的とする。This invention was made to solve the above-mentioned problems, and it is possible to form large area source/drain regions at low cost, reduce the resistance of the source/drain regions, and reduce the resistance of the channel region. An object of the present invention is to provide a method for manufacturing a coplanar thin film transistor that can improve the interface state.
この発明に係る薄膜トランジスタの製造方法は、能動領
域として用いる半導体層、及び、その上に形成されるソ
ース／ドレイン領域として用いる不純物ドーピングされ
た半導体層を非晶質状態で形成し、ついで、能動領域か
らソース／ドレイン領域として用いる不純物ドーピング
された半導体層をエツチングにより除去した後に能動領
域およびソース／ドレイン領域の非晶質半導体層を同時
に結晶化し、多結晶あるいは単結晶のソース／ドレイン
領域を形成するようにしたものである。A method for manufacturing a thin film transistor according to the present invention includes forming a semiconductor layer used as an active region and an impurity-doped semiconductor layer formed thereon as a source/drain region in an amorphous state; After removing the impurity-doped semiconductor layer used as the source/drain region by etching, the amorphous semiconductor layers of the active region and the source/drain region are simultaneously crystallized to form a polycrystalline or single crystal source/drain region. This is how it was done.
本発明によれば、上述の製造方法により薄膜トランジス
タを作製することにより、低抵抗の不純物ドープしたソ
ース／ドレイン領域を形成できるとともに、能動領域半
導体層上の不純物ドープしたソース／ドレイン領域をエ
ツチングする際に下地となる能動領域半導体層に局部的
に発生する、たとえば結晶粒界の選択エツチングのよう
な損傷を低減することができる。According to the present invention, by manufacturing a thin film transistor using the above-described manufacturing method, it is possible to form impurity-doped source/drain regions with low resistance, and when etching the impurity-doped source/drain regions on the active region semiconductor layer, Damage locally occurring in the underlying active region semiconductor layer, such as selective etching of grain boundaries, can be reduced.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第１図（ａｌ〜（ｅ）はこの発明の一実施例による薄膜
トランジスタの製造方法を示す各工程の断面図であり、
図中、１〜８は上記従来装置と同一または相当部分を示
す。FIGS. 1A to 1E are cross-sectional views of each process showing a method for manufacturing a thin film transistor according to an embodiment of the present invention,
In the figure, numerals 1 to 8 indicate the same or equivalent parts as those of the above-mentioned conventional device.
以下、第１図に示した薄膜トランジスタの作製法につい
て説明する。まず、絶縁基板７上に化学気相蒸着法ある
いは物理蒸着法で、能動半導体層１として例えばアモル
ファスシリコン膜を成膜し、次いで、ソース／ドレイン
領域半導体層２として用いる、Ｂ、ＰあるいはＡｓを不
純物として添加したアモルファスシリコンを、化学気相
蒸着法あるいは物理蒸着法で成膜する（第１図（ａ））
。次いで、写真製版法で能動領域半導体層１及びソース
／ドレイン領域半導体層２をエツチングし、トランジス
タ島８を形成する（第１図（ｂ））。そして、Ｂ、Ｐあ
るいはＡｓを不純物として添加したアモルファスシリコ
ン２を能動領域ｌより例えばＨＦ−ＨＮＯ３−ＣＨ５Ｃ
ＯＯＨの混合液を用いてエツチングした後、５００℃〜
１３００℃、好ましくは５００℃〜８００℃の温度でた
とえば熱アニールすることによって能動領域半導体層１
として用いるアモルファスＳｔ及び、ソース／ドレイン
領域半導体層２として用いる不純物をドーピングしたア
モルファスＳｔを同時に多結晶化する（第１図（Ｃ））
。次いで、ゲート絶縁層３を積層した後、ソース／ドレ
イン領域半導体層２とソース／ドレイン電極５を接続す
るコンタクトホール６をゲート絶縁膜３に開口しく第１
図（ｄ））、その後、ソース／ドレイン電極５、及びゲ
ート電極４を形成する（第１図（ｅ））。A method for manufacturing the thin film transistor shown in FIG. 1 will be described below. First, an amorphous silicon film, for example, is formed as the active semiconductor layer 1 on the insulating substrate 7 by chemical vapor deposition or physical vapor deposition, and then B, P or As is deposited as the source/drain region semiconductor layer 2. Amorphous silicon added as an impurity is formed into a film by chemical vapor deposition or physical vapor deposition (Figure 1(a)).
. Next, the active region semiconductor layer 1 and the source/drain region semiconductor layer 2 are etched by photolithography to form a transistor island 8 (FIG. 1(b)). Then, the amorphous silicon 2 doped with B, P, or As as an impurity is transferred from the active region l to, for example, HF-HNO3-CH5C.
After etching with OOH mixture, 500℃～
The active region semiconductor layer 1 is formed by e.g. thermal annealing at a temperature of 1300°C, preferably between 500°C and 800°C.
The amorphous St used as the source/drain region semiconductor layer 2 and the amorphous St doped with impurities used as the source/drain region semiconductor layer 2 are simultaneously polycrystallized (FIG. 1(C))
. Next, after stacking the gate insulating layer 3, a contact hole 6 connecting the source/drain region semiconductor layer 2 and the source/drain electrode 5 is opened in the gate insulating film 3.
After that, source/drain electrodes 5 and gate electrodes 4 are formed (FIG. 1(e)).
上記のように構成された薄膜トランジスタにおいては、
能動領域半導体層１及び不純物をドープしたソース／ト
レイン領域半導体層２として、アモルファスシリコンを
成膜後それを熱結晶化することで作製した多結晶シリコ
ンを用いているので、Ｓｉ膜中の結晶粒径は比較的大き
い。また、不純物を添加したアモルファスシリコンを熱
結晶化することで作製した多結晶シリコンを不純物をド
ープしたソース／ドレイン領域半導体層２として用いて
いるので、多結晶Ｓｉ膜の結晶粒径が比較的大きいとと
もに、添加した不純物の活性化効率が高く、低抵抗のソ
ース／ドレイン領域が得られる。In the thin film transistor configured as above,
As the active region semiconductor layer 1 and the impurity-doped source/train region semiconductor layer 2 are made of polycrystalline silicon produced by depositing amorphous silicon and then thermally crystallizing it, the crystal grains in the Si film are The diameter is relatively large. In addition, since polycrystalline silicon produced by thermally crystallizing amorphous silicon doped with impurities is used as the impurity-doped source/drain region semiconductor layer 2, the crystal grain size of the polycrystalline Si film is relatively large. At the same time, source/drain regions with high activation efficiency of added impurities and low resistance can be obtained.
この結果、ソース／ドレイン領域２の抵抗による電圧降
下を減少させることができ、能動領域半導体層１に形成
されるチャンネル領域に効率よく電圧が印加されるため
、薄膜トランジスタのオン電流は増加する。また熱結晶
化し不純物の活性化効率の高い多結晶半導体をソース／
ドレイン領域として用いる本発明の薄膜トランジスタで
は、不純物によって決まる電導型とは反対の電荷に対し
て障壁が高く、薄膜トランジスタのオフ電流が減少する
。従ってオン電流が増加し、オフ電流が減少するので、
ｌ・ランジスタ応答特性に必要なオン／オフ比を増加で
きることになる。As a result, the voltage drop due to the resistance of the source/drain region 2 can be reduced, and voltage is efficiently applied to the channel region formed in the active region semiconductor layer 1, so that the on-state current of the thin film transistor increases. In addition, polycrystalline semiconductors that are thermally crystallized and have high impurity activation efficiency are used as sources/
In the thin film transistor of the present invention used as a drain region, the barrier is high against charges opposite to the conductivity type determined by the impurity, and the off-state current of the thin film transistor is reduced. Therefore, the on-current increases and the off-current decreases, so
It is possible to increase the on/off ratio required for the l-transistor response characteristics.
また、ソース／ドレイン領域半導体層２となる不純物ド
ープした膜を能動領域半導体層１よりエツチングして除
去する際に、両者がアモルファス状態の段階で行って、
その後に結晶化しているため、能動領域半導体層１がエ
ツチング時に、例えば多結晶であった場合と比べ、結晶
粒界の選択エツチングのような不均一なエツチングが起
こりにくくなり、エツチング後の能動領域半導体層１表
面の凹凸を少なくできる。このため、キャリアのゲート
絶縁膜３．能動領域半導体層１界面での散乱が少なくな
り、移動度が極めて向」二する。Furthermore, when etching and removing the impurity-doped film that will become the source/drain region semiconductor layer 2 from the active region semiconductor layer 1, it is performed while both are in an amorphous state.
Since it is then crystallized, when the active region semiconductor layer 1 is etched, uneven etching such as selective etching of crystal grain boundaries is less likely to occur, compared to the case where the active region semiconductor layer 1 is polycrystalline. The unevenness on the surface of the semiconductor layer 1 can be reduced. For this reason, the carrier gate insulating film 3. Scattering at the interface of the active region semiconductor layer 1 is reduced, and mobility is greatly improved.
なお上記実施例では、熱アニール法で結晶化する場合に
ついて述べたが、アモルファスを結晶化するだめの手段
としてレーザーアニール、或いは電子ビームアニールの
ような荷電粒子アニール法を用いても上記実施例と同様
の効果が得られる。In the above embodiment, the case where crystallization is performed by thermal annealing is described, but even if a charged particle annealing method such as laser annealing or electron beam annealing is used as a means of crystallizing amorphous, the above embodiment will not work. A similar effect can be obtained.
以上のように本発明の薄膜トランジスタの製造方法によ
れば、能動領域として用いる半導体層、及びその上に形
成されたソース／ドレイン領域として用いる不純物ドー
ピングされた半導体層を非晶質状態で形成し、次いで能
動領域からソース／ドレイン領域として用いる不純物ド
ーピングされた半導体層をエツチングにより除去した後
に能動領域及びソース／ドレイン領域の非晶質半導体層
を同時に結晶化し、多結晶或いは単結晶の能動領域及び
ソース／ドレイン領域を形成するようにしたので、ソー
ス／ドレイン領域の抵抗を低くでき、かつ、チャンネル
部の界面状態が良好な、オン／オフ比の高い薄膜ｌ・ラ
ンジスタが得られ、第３図に示した薄膜トランジスタの
ようにソース／ドレイン領域の抵抗を下げるためのソー
ス／ドレイン金属層を必要とせず、加えて第２図に示し
た薄膜トランジスタのようにイオン打ち込みを行なう必
要がないため、基板面積の大型化が行えるとともに、低
温プロセスで、かつ低コストで薄膜トランジスタの製造
を行なうことができる効果がある。As described above, according to the method for manufacturing a thin film transistor of the present invention, the semiconductor layer used as the active region and the impurity-doped semiconductor layer used as the source/drain region formed thereon are formed in an amorphous state, Next, after removing the impurity-doped semiconductor layer used as the source/drain region from the active region by etching, the amorphous semiconductor layer of the active region and the source/drain region is simultaneously crystallized to form a polycrystalline or single crystal active region and source. Since the /drain region is formed, the resistance of the source/drain region can be lowered, and a thin film transistor with a high on/off ratio and a good interface condition in the channel region can be obtained, as shown in Fig. 3. Unlike the thin film transistor shown in the figure, there is no need for a source/drain metal layer to lower the resistance of the source/drain region, and there is no need for ion implantation as in the thin film transistor shown in Figure 2, so the substrate area can be saved. In addition to being able to increase the size, thin film transistors can be manufactured using a low-temperature process at low cost.
第１図（ａ）〜（ｅ）はこの発明の一実施例による薄膜
トランジスタの製造方法による各主要工程の断面図、第
２図は（ａ）〜（ｄ）はイオン打ち込み法を用いた従来
の薄膜トランジスタの製造方法による各主要工程の断面
図、第３図（ａ）〜（ｅｌはソース／ドレイン金属層を
用いた従来の薄膜１〜ランジスタの製造方法による各主
要工程の断面図である。
図において、１は能動領域半導体層、２はソース／ドレ
イン領域半導体層、３はゲート絶縁層、４はゲート電極
、５はソース／ドレイン電極、６ばコンタク１〜ホール
、７は絶縁基板、８はトランジスタ島である。
なお図中同一符号は同−又は相当部分を示す。FIGS. 1(a) to (e) are cross-sectional views of each main process in a method for manufacturing a thin film transistor according to an embodiment of the present invention, and FIG. FIGS. 3A to 3E are cross-sectional views of each main process in a method for manufacturing a thin film transistor, and FIGS. 1 is an active region semiconductor layer, 2 is a source/drain region semiconductor layer, 3 is a gate insulating layer, 4 is a gate electrode, 5 is a source/drain electrode, 6 is a contact 1 to hole, 7 is an insulating substrate, and 8 is a This is a transistor island. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
導体層と、 その上に形成されたソース／ドレイン領域として用いる
不純物ドーピングされたソース／ドレイン半導体層と、 その上に形成されたゲート絶縁層と、 その上に形成されたゲート電極と、 上記ソース／ドレイン半導体層に電気的に接続されてい
るソース／ドレイン電極とを有する薄膜トランジスタの
製造方法において、 上記半導体層、及び上記ソース／ドレイン半導体層をと
もに非晶質状態で形成する第１の工程と、上記ソース／
ドレイン半導体層の能動領域の部分をエッチングにより
除去した後に、上記能動領域及びソース／ドレイン領域
の非晶質半導体層を同時に結晶化して、多結晶あるいは
単結晶の能動領域及びソース／ドレイン領域を形成する
第２の工程とを含むことを特徴とする薄膜トランジスタ
の製造方法。(1) A semiconductor layer formed on an insulating substrate to be used as an active region, an impurity-doped source/drain semiconductor layer formed thereon to be used as a source/drain region, and a gate insulating layer formed thereon. , a gate electrode formed thereon, and a source/drain electrode electrically connected to the source/drain semiconductor layer, the semiconductor layer and the source/drain semiconductor layer. a first step of forming both in an amorphous state;
After removing the active region portion of the drain semiconductor layer by etching, the amorphous semiconductor layer of the active region and source/drain region is simultaneously crystallized to form a polycrystalline or single crystal active region and source/drain region. A method for manufacturing a thin film transistor, comprising: a second step of:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028089A JPH02189935A (en) | 1989-01-18 | 1989-01-18 | Manufacture of thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1028089A JPH02189935A (en) | 1989-01-18 | 1989-01-18 | Manufacture of thin-film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189935A true JPH02189935A (en) | 1990-07-25 |
Family
ID=11745900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1028089A Pending JPH02189935A (en) | 1989-01-18 | 1989-01-18 | Manufacture of thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189935A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120738A (en) * | 1990-09-11 | 1992-04-21 | Semiconductor Energy Lab Co Ltd | Manufacture of thin-film transistor |
| US6448577B1 (en) | 1990-10-15 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with grain boundaries |
| JP2007013084A (en) * | 2005-06-29 | 2007-01-18 | Lg Phillips Lcd Co Ltd | Liquid crystal display and its manufacturing method |
| US8304773B2 (en) | 2007-12-04 | 2012-11-06 | Canon Kabushiki Kaisha | Oxide semiconductor thin-film transistor |
-
1989
- 1989-01-18 JP JP1028089A patent/JPH02189935A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04120738A (en) * | 1990-09-11 | 1992-04-21 | Semiconductor Energy Lab Co Ltd | Manufacture of thin-film transistor |
| US6448577B1 (en) | 1990-10-15 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with grain boundaries |
| JP2007013084A (en) * | 2005-06-29 | 2007-01-18 | Lg Phillips Lcd Co Ltd | Liquid crystal display and its manufacturing method |
| US8304773B2 (en) | 2007-12-04 | 2012-11-06 | Canon Kabushiki Kaisha | Oxide semiconductor thin-film transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100317641B1 (en) | Thin film transistor and the method of fabricating the same | |
| US6541323B2 (en) | Method for fabricating polysilicon thin film transistor | |
| JP2700277B2 (en) | Method for manufacturing thin film transistor | |
| US6607949B2 (en) | Method for fabricating polysilicon thin film transistor with improved electrical characteristics | |
| KR100930362B1 (en) | Polycrystalline Silicon Film Formation Method And Manufacturing Method Of Thin Film Transistor Including The Same | |
| JP3587867B2 (en) | Thin film transistor and method of manufacturing the same | |
| US7259103B2 (en) | Fabrication method of polycrystalline silicon TFT | |
| JPH02189935A (en) | Manufacture of thin-film transistor | |
| KR100713880B1 (en) | Method of manufacturing polycrystalline silicon tft | |
| KR100317639B1 (en) | Thin film transistor, liquid crystal display device and the method of fabricating the same | |
| KR100317640B1 (en) | Thin film transistor and the method of fabricating the same | |
| JP3292240B2 (en) | Thin film transistor device and method of manufacturing the same | |
| KR100470021B1 (en) | Method for crystallizing of silicon and method for fabricating of Thin film transistor | |
| JPH08172195A (en) | Thin film transistor | |
| KR100452445B1 (en) | Method for fabricating of poly silicon Thin film transistor | |
| KR100489167B1 (en) | Thin film transistor and its manufacturing method | |
| JP2501451B2 (en) | Thin film transistor and manufacturing method thereof | |
| JPH0360043A (en) | Manufacture of semiconductor thin film and manufacture of thin film transistor using the semiconductor thin film | |
| KR100452443B1 (en) | Method for fabricating of poly silicon Thin film transistor | |
| JPH03114234A (en) | Thin film transistor and its manufacture | |
| US7060544B2 (en) | Fabricating method of thin film transistor | |
| JPH0242719A (en) | Manufacture of semiconductor device | |
| KR100452446B1 (en) | Method for fabricating of poly silicon Thin film transistor | |
| JPH09307115A (en) | Thin film transistor | |
| JPH04299571A (en) | Thin film transistor |