JPH021898A - Image processing device - Google Patents
Image processing deviceInfo
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- JPH021898A JPH021898A JP63144447A JP14444788A JPH021898A JP H021898 A JPH021898 A JP H021898A JP 63144447 A JP63144447 A JP 63144447A JP 14444788 A JP14444788 A JP 14444788A JP H021898 A JPH021898 A JP H021898A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はテレビケーム装置等に用いられるラスタースキ
ャン方式の画像処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a raster scan type image processing device used in television game systems and the like.
［従来の技術］
ＣＲＴ陰極線管等を用いて所定走査線上に画像を表示さ
せるラスタスキャン方式の画像表示装置を用いである画
像が球面上にあるように変形して表示させるには、従来
は球面上にあるかのように見えるようにした画像データ
を予め用意しておき、必要に応じて表示制御プログラム
にその画像データを組み込むか、その画像データを呼び
出すことにより、いわゆるソフト的な処理で所望の画像
表示処理をしていた。[Prior Art] Conventionally, in order to deform and display an image as if it were on a spherical surface using a raster scan type image display device that displays an image on a predetermined scanning line using a CRT cathode ray tube, etc. By preparing in advance image data that looks as if it were above the screen, and incorporating that image data into the display control program as necessary, or by calling that image data, the desired image can be created using so-called software processing. The image display processing was performed.
［発明が解決しようとする課題］
しかるにソフト的な画像処理は処理速度が遅（、また上
述の画像データを記憶させるための別のメモリを必要と
するという問題かあった。[Problems to be Solved by the Invention] However, software-based image processing has problems such as slow processing speed (and the need for a separate memory to store the above-mentioned image data).
この発明は上述の問題を解決するためになされたもので
あって、球面上にあるかのように見える画像を高速でか
つ小容量のメモリで表示できる画像処理装置を提供する
ことを目的とする。This invention was made to solve the above-mentioned problem, and an object of the present invention is to provide an image processing device that can display an image that appears to be on a spherical surface at high speed and with a small memory capacity. .
［課題を解決するための手段］
この発明の画像処理装置は、水平方向に複数の走査線を
繰り返し走査させて画像を形成するラスタースキャン方
式の画像処理装置において、所定波形を示すデータを記
憶した記憶手段と、所定の画像に対する水平カウンタ値
と垂直カウンタ値を上記記憶手段に記憶されている波形
データによって変調する変調手段とをそなえ、変調され
た水平、垂直カウンタ値を表示アドレスとして上記所定
の画像を表示することを特徴とする。[Means for Solving the Problems] An image processing device of the present invention is a raster scan type image processing device that forms an image by repeatedly scanning a plurality of scanning lines in the horizontal direction, and stores data indicating a predetermined waveform. A storage means, and a modulation means for modulating a horizontal counter value and a vertical counter value for a predetermined image by waveform data stored in the storage means, and the modulated horizontal and vertical counter values are used as a display address at the predetermined address. It is characterized by displaying images.
このテレビゲーム装置において、背景となる静止画と、
操作者及びＣＰＵ２の制御により移動する動画とか独立
して制御され、上記テレビゲーム装置か、上記静止画と
動画か合成されたビデオ信号をラスタースキャン方式の
デイスプレィ装置８に出力して表示する画像処理装置Ｉ
を０ｍえ、特に、上記画像処理装置ｌか、上記静止画に
対して１本又は曵数本の走査線毎にウィンドウを設定し
、上記静止画を上記ウィンドウ内に表示するように拡大
縮小させる処理（以下、拡大縮小処理という。）時にお
ける上記静止画の画像データが格納されているＶＲＡＭ
７の格納アドレスを出力する静止画アドレス制御回路２
４を備えている。In this video game device, a still image serving as a background,
Image processing that is independently controlled by the operator and the CPU 2 and outputs a video signal synthesized from the video game device or the still image and the video to the raster scan type display device 8 for display. Device I
In particular, the image processing device sets a window for each one or several scanning lines for the still image, and scales the still image so that it is displayed within the window. A VRAM in which image data of the above-mentioned still image during processing (hereinafter referred to as enlargement/reduction processing) is stored.
Still image address control circuit 2 that outputs the storage address of 7
It is equipped with 4.
第１図において、テレビゲーム装置の各種制御スＩ２及
びコントロールノ・スＩ３を介シて、テレビゲーム装置
の制御のためのプログラム及び該プログラムを実行する
ために必要なデータを記憶するための読み出し専用メモ
リ（以下、ＲＯＭという。）３と、上３己ＣＰＵ２のワ
ークエリアとして用いられるＲ Ａ Ｍ ４に接続され
る。ＣＰＵ２はまタテータバス１２及びコントロールバ
ス１３を介して、操作者が上記動画を制御するための情
報等のテレビゲーム装置の制御のための情報を入力する
ためのキーボード５に接続される。さらに、ＣＰＵ２は
、アドレスバス１１、ｆ−タパス１２及びコントロール
バス１３を介して、画像処理装置１内のＣＰＵインタフ
ェース回路２１に接続される。In FIG. 1, a program for controlling the video game device and a readout program for storing data necessary to execute the program are provided via various control ports I2 and I3 of the video game device. It is connected to a dedicated memory (hereinafter referred to as ROM) 3 and a RAM 4 used as a work area for the CPU 2. The CPU 2 is also connected via a data bus 12 and a control bus 13 to a keyboard 5 through which an operator inputs information for controlling the video game device, such as information for controlling the moving image. Further, the CPU 2 is connected to a CPU interface circuit 21 in the image processing device 1 via an address bus 11, an f-tapass 12, and a control bus 13.
画像処理装置１は、ＣＰＵ２の制御に基づいて動画及び
静止画の画像データをＶＲＡＭ７に出力するとともに、
上記ＶＲＡＭ７に格納された動画及び静止画の画像デー
タ又は該画像データに詳細後述する所定の処理を行った
時に画像データをＲＧＢ信号に変換してデイスプレィ装
置８に出力する。The image processing device 1 outputs image data of moving images and still images to the VRAM 7 under the control of the CPU 2, and
When image data of moving images and still images stored in the VRAM 7 or a predetermined process described in detail later is performed on the image data, the image data is converted into an RGB signal and output to the display device 8.
この画像処理装置ｌは、上記ＣＰＵインタフェース回路
２１と、それぞれ動画に関する画像処理を行う動画アド
レス制御回路２２及び動画データ処理回路２３と、それ
ぞれ静止画に関する画像処理を行う静止画アドレス制御
回路２４及び静止画データ処理回路２５と、上記動画デ
ータ処理回路２３及び静止画データ処理回路２５からそ
れぞれ出力される動画の画像データと静止画の画像デー
タのうちいずれか１つの画像データの色データを、該動
画の画像データに含まれる優先度係数データに基ついて
出力する優先度制御回路２６を備える。This image processing device 1 includes the CPU interface circuit 21, a video address control circuit 22 and a video data processing circuit 23 that perform image processing on video, respectively, and a still image address control circuit 24 and a video data processing circuit 24 that perform image processing on still images, respectively. The image data processing circuit 25 converts the color data of any one of the image data of the moving image and the image data of the still image outputted from the moving image data processing circuit 23 and the still image data processing circuit 25, respectively, into the image data of the moving image. A priority control circuit 26 is provided that outputs an output based on priority coefficient data included in the image data.
また、画像処理装置Ｉは、ＣＰＵ２からデータバス４０
を介して人力される各種データをアドレスバス４１′ｇ
？、びデータバス４２を介してＶ ＲＡＭ７に出力する
ＶＲＡＭインタフェース回路２７と、ＣＰＵ２からデー
タバス４０を介して人力される各種制御データをラッチ
して装置１内の各回路に出力する制御レジスタ２８と、
ｃｐｕ２からＣＰＵインタフェース回路２１及びデータ
バス４０を介して予め入力されて格納される色パレット
テーブルに基づいて優先度制御回路２６から出力される
色データをＲＧＢ信号に変換してＮＴＳＣエンコーダ３
２及びデイスプレィ装置８に出力する色信号発生器２９
と、上記色信号発生器２９から出力されるＲＧＢ信号を
ＮＴＳＣカラーテレビ信号に変換して出力するＮ Ｔ
Ｓ Ｃエンコータ３２とを備える。さらに画像処理装置
１は、基準信号発生器６から出力される２ １．４７７
ＭＨｚのクロ。Further, the image processing device I is connected to a data bus 40 from the CPU 2.
Various data entered manually via the address bus 41'g
? , a VRAM interface circuit 27 that outputs the data to the VRAM 7 via the data bus 42, and a control register 28 that latches various control data manually input from the CPU 2 via the data bus 40 and outputs it to each circuit in the device 1. ,
The color data output from the priority control circuit 26 is converted into an RGB signal based on a color palette table that is inputted in advance from the CPU 2 via the CPU interface circuit 21 and the data bus 40 and stored, and is then sent to the NTSC encoder 3.
2 and a color signal generator 29 outputting to the display device 8
NT converts the RGB signal output from the color signal generator 29 into an NTSC color television signal and outputs it.
An SC encoder 32 is provided. Furthermore, the image processing device 1 outputs 2 1.477 from the reference signal generator 6.
MHz black.
りと垂直同期信号及び水平同期信号に基づいて各種タイ
ミング信号を発生するタイミング信号発生器３０と、上
記り０７り、垂直同期信号及び水平同期信号に基づいて
表示画像エリア内の水平方間及び垂直方向の表示位置を
それぞれ示すカウンタデータＨｃ、Ｖｃを計数するＨＶ
カウンタ３１とを備える。The timing signal generator 30 generates various timing signals based on the vertical synchronization signal and the horizontal synchronization signal, and the timing signal generator 30 generates various timing signals based on the vertical synchronization signal and the horizontal synchronization signal. HV that counts counter data Hc and Vc that respectively indicate the display position of the direction
A counter 31 is provided.
ＶＲＡＭ７は、それぞれ同一の記憶容量を有する２個の
Ｖ ＲＡ Ｍ ７ ａ及び７ｂにより構成され、ＣＰＵ
２からＣＰＵインタフェース２１、データバス４０、及
びＶＲＡＭインタフェース回路２７を介して入力される
静止画及び動画に関する画像データを格納する。各ＶＲ
ＡＭ７ａ、７ｂはそれぞれ、０から３２ｋまでのアドレ
スを有し、各アドレスに対して８ピツトのデータを格納
する。アドレスバス４１は、それぞれ１６ビツトのアド
レスバスＡ４１ａとアドレスバスＢ４１ｂから構成され
、またデータバス４２はそれぞれ１６ビツトのデータバ
スＡ４２ａ及びデータバスＢ４２ｂから構成される。The VRAM 7 is composed of two VRAMs 7a and 7b each having the same storage capacity, and the CPU
Image data regarding still images and moving images input from 2 through the CPU interface 21, data bus 40, and VRAM interface circuit 27 is stored. Each VR
AM7a, 7b each has addresses from 0 to 32k, and stores 8 pits of data for each address. The address bus 41 is composed of a 16-bit address bus A 41a and an address bus B 41b, and the data bus 42 is composed of a 16-bit data bus A 42a and a data bus B 42b, respectively.
Ｖ ＲＡ Ｍ ７ ａは、アドレスバスＡ４１ａを介し
て動画アドレス制御回路２２、静止画アドレス制御回路
２４及びＶＲＡＭインタフェース回路２７に接続される
とともに、データバス４２ａを介して静止画アドレス制
御回路２４、動画データ処理回路２３、及び静止画デー
タ処理回路２５に接続される。Ｖ ＲＡ Ｍ ７ ｂは
、アドレスバス４１ｂを介して動画アドレス制御回路２
２、静止画アドレス制御回路２４及びＶＲＡＭインタフ
ェース回路２７に接続されるとともに、データバス４２
ｂを介して静止画アドレス制御回路２４、動画データ処
理回路２３、及び静止画データ処理回路２５に接続され
る。The VRAM 7a is connected to the video address control circuit 22, the still picture address control circuit 24, and the VRAM interface circuit 27 via the address bus A41a, and is also connected to the still picture address control circuit 24, the video address control circuit 24, and the video address control circuit 24 via the data bus 42a. It is connected to the data processing circuit 23 and the still image data processing circuit 25. V RAM 7b is connected to the video address control circuit 2 via the address bus 41b.
2. Connected to the still image address control circuit 24 and VRAM interface circuit 27, and connected to the data bus 42.
It is connected to a still image address control circuit 24, a moving image data processing circuit 23, and a still image data processing circuit 25 via b.
動画アドレス制御回路２２は、ＣＰＵ２からＣＰＵイン
タフェース回路２１及びデータバス４０を介して予め入
力される１２８個の動画の属性データを格納するための
動画属性メモリと、上記動画属性メモリからデイスプレ
ィ装置８に表示すべき動画を１走査線毎に検索するイン
レンジ検索回路を備える。The video address control circuit 22 includes a video attribute memory for storing 128 video attribute data input in advance from the CPU 2 via the CPU interface circuit 21 and the data bus 40, and a video attribute memory for storing attribute data of 128 videos input from the video attribute memory to the display device 8. An in-range search circuit is provided to search for a moving image to be displayed for each scanning line.
また、動画アドレス制御回路２２は動画アドレス生成回
路を備え、上記動画アドレス生成回路は、上記検索され
表示すべきと判定された動画の上記属性データのうち■
反転データか°’Ｈ”であるとき上記検索された動画に
対してＶ反転を行ったときの表示エリア内の位置を示す
ＶＲＡＭ７の格納アドレスを生成してアドレスバス４１
を介してＶＲＡＭ７に出力し、一方、上記Ｖ反転データ
かパＬ′”であるとき上記キャラクタデータの上記表示
エリア内の位置を示すＶＲＡＭ７の格納アドレスをその
ままアドレスバス４１を介してＶＲＡＭ７に出力する。Further, the video address control circuit 22 includes a video address generation circuit, and the video address generation circuit selects the attribute data of the video searched and determined to be displayed.
When the inverted data is "H", a storage address of the VRAM 7 indicating the position in the display area when V inversion is performed on the above-mentioned searched video is generated and the address bus 41 is
On the other hand, when the V inverted data is "L'", the storage address of the VRAM 7 indicating the position of the character data in the display area is output as is to the VRAM 7 via the address bus 41. .
これに応答してＶＲＡＭ７は、上記動画アドレス制御回
路２２内の動画アドレス生成回路から出力された格納ア
ドレスに対応する、動画キャラクタエリア内に格納され
ている動画の色データ（１ドツト当たり２ビツト）をデ
ータバス４２を介して動画データ処理回路２３に出力す
る。また動画アドレス生成回路は、上記検索され表示す
べきと判定された動画の上記属性データのうちＨ反転デ
ータ（１ビツト）、色バレットデータ（３ピツト）と優
先度係数データ（２ビツト）を、直接に動画データ処理
回路２３に出力する。In response, the VRAM 7 stores the color data (2 bits per dot) of the video stored in the video character area corresponding to the storage address output from the video address generation circuit in the video address control circuit 22. is output to the video data processing circuit 23 via the data bus 42. The video address generation circuit also generates H inversion data (1 bit), color bullet data (3 pits), and priority coefficient data (2 bits) among the attribute data of the video searched and determined to be displayed. It is output directly to the video data processing circuit 23.
従って、動画データ処理回路２３には、ＶＲＡＭ７から
データバス４２を介して入力される２ビツトの色データ
と、動画アドレス制御回路２２がら直接に入力される１
ビア）のＨ反転データ、３ビ。Therefore, the video data processing circuit 23 receives 2-bit color data input from the VRAM 7 via the data bus 42 and 1 bit color data input directly from the video address control circuit 22.
Via) H inverted data, 3 bits.
トの色バレットデータ及び２ビツトの優先度係数データ
の１ドツト当たり計８ビットの動画データが、Ｉ走査線
の２５６ドツトについて順次入力される。Moving image data of a total of 8 bits per dot, including color bullet data and 2-bit priority coefficient data, is sequentially input for 256 dots of the I scanning line.
動画データ処理回路２３は、上記人力されたｌ走査線分
の上記動画データを一時記憶した後、上記動画データに
含まれるＨ反転データか”Ｈ”であるとき上記動画デー
タのうちＨ反転データを除く１ドツト当たり７ビノトの
動画データを入力された順序とは逆の順序で、７Ｘ２５
６ビノトの１走査線分の動画データを格納する該回路２
３内のラインバッファに出力してＨ反転の処理を行い、
方、上記Ｈ反転データが“し”′であるとき上記７ビツ
トの動画データを上記＋（反転の処理を行わずに人力さ
れた順序で、上記ラインバ・、ファに出力する。The moving image data processing circuit 23 temporarily stores the manually inputted moving image data for l scanning lines, and then, when the H inverted data included in the moving image data is "H", the H inverted data of the moving image data is stored. 7 x 25 video data of 7 bits per dot in the reverse order of input.
The circuit 2 stores video data for one scanning line of 6 binoto
Output to the line buffer in 3 and perform H inversion processing,
On the other hand, when the H inversion data is "shi", the 7-bit moving image data is outputted to the line bar in the manually input order without performing the inversion process.
ラインバッファは、入力された１走査線分の動画データ
をラッチした後、ＨＶカウンタ３１から出力されるＨｃ
倍信号基ついて優先度制御回路２６に出力する。After latching the input video data for one scanning line, the line buffer outputs Hc from the HV counter 31.
The multiplied signal is output to the priority control circuit 26.
静止画アドレス制御回路２４は、静止画の通常処理時に
、ＣＰＵ２からＣＰＵインタフェース回路２１及びデー
タバス４０を介して入力される３画面のオフセットデー
タＨｐ、Ｖｐ並ひに１４反転テデータＦ及びＶ反転デー
タＶＦを含む制御データと、ＨＶカウンタ３１から人力
されるカウンタデータ１（ｃ及びＶｃに基ついて、静止
画のドツトに対応してＶＲＡＭ７ｂの静止画スクリーン
エリア６２に予め格納されているキャラクタネームの格
納アドレス（１６ビノト）を算出し、該アドレスをアド
レスバス４１ｂを介してＶＲＡＭ７ｂに出力する。The still image address control circuit 24 receives offset data Hp and Vp of three screens inputted from the CPU 2 via the CPU interface circuit 21 and the data bus 40 and 14 inverted data F and V inverted data during normal still image processing. Based on control data including VF and counter data 1 (c and Vc) input manually from the HV counter 31, character names are stored in advance in the still image screen area 62 of the VRAM 7b corresponding to the dots of the still image. An address (16 bits) is calculated and output to the VRAM 7b via the address bus 41b.
優先度制御回路２６は、動画データ処理回路２３から入
力される７ビツトの上記動画データと静止画データ処理
回路２５から人力される６ビノトの１−記静止画データ
から、動画データ内に含まれる２ビツトの優先度データ
に基ついて優先判定を行い、優先度の高い動画データ又
は静止画データを色信号発生器２９に出力する。ここで
、優先度：ｌｌ＋＋御回路２６は、入力される動画デー
タの（優先度データが“’ｏｏ’“であるとき８ビツト
の色データからなる静止画データを色信号発生器２９に
出力し、一方、入力される動画データの優先度データが
０１゛であるとき最上位３ビツト”ｏｏｏ”と３ビツト
の色パレットデータと２ビツトの色データからなる計８
ビットの動画データを色信号発生器２９に出力する。The priority control circuit 26 selects the 7-bit moving image data inputted from the moving image data processing circuit 23 and the 6-bit still image data manually inputted from the still image data processing circuit 25, which are included in the moving image data. Priority determination is made based on 2-bit priority data, and moving image data or still image data with a high priority is output to the color signal generator 29. Here, the priority:ll++ control circuit 26 outputs still image data consisting of 8-bit color data to the color signal generator 29 (when the priority data is "'oo'") of the input video data. On the other hand, when the priority data of the input video data is 01, a total of 8 data consisting of the most significant 3 bits "ooo", 3 bits of color palette data, and 2 bits of color data are generated.
Bit video data is output to the color signal generator 29.
色信号発生器２９は、８ビツトのアドレスを有するＲＡ
Ｍにてなる色パレットテーブルを備え、ＣＰＵ２からＣ
ＰＵインタフェース回路２１及びデータバス４０を介し
て予め入力される色信号データが上記色パレットテーブ
ルに格納される。色信号発生器２９は、優先度制御回路
２６から入力される８ビツトの動画データ又は静止画デ
ータを上記色パレットテーブルのアドレスに出力して当
該アドレスに格納されている色信号データを読み出した
後、読み出された色信号データを各色５ビ。The color signal generator 29 has an 8-bit address.
Equipped with a color palette table consisting of M, CPU2 to C
Color signal data input in advance via the PU interface circuit 21 and data bus 40 is stored in the color palette table. The color signal generator 29 outputs the 8-bit moving image data or still image data inputted from the priority control circuit 26 to the address of the color palette table and reads out the color signal data stored at the address. , the read color signal data is 5 bits for each color.
トのＲＧＢ分離デジタル信号に変換して、ＨＶカウンタ
３１から出力されるＨＣ信号及びＶＣ信号に基ついて、
デイスプレィ装置８及びＮＴＳＣエンコータ３２に出力
する。ＮＴＳＣエンコーダ３２は入力されたＲＧＢ信号
を、公知のＮＴＳＣカラーテレビ信号に符号化して出力
端子４３に出力する。Based on the HC signal and VC signal that are converted into RGB separated digital signals and output from the HV counter 31,
It is output to the display device 8 and the NTSC encoder 32. The NTSC encoder 32 encodes the input RGB signal into a known NTSC color television signal and outputs it to an output terminal 43.
ＨＶカウンタ３１から出力される８ビツトのカウンタデ
ータＨｃが、加算器６６に印加される。8-bit counter data Hc output from the HV counter 31 is applied to an adder 66.
加算器６６には波形メモリ６７からたとえば正弦波形デ
ータが印加される。波形メモリ６７はデータバス４０か
ら供給されるデータをラッチ６９でラッチされたデータ
を基としてＣＰＵ２からの信号に基ついてアップカウン
タ６８で加算したデータによりアドレス指定され、正弦
波形を示すデータをその原点ＡからＢＣに沿って出力す
る。この正弦波形データと、表示すべき画面のアドレス
データとか加算器６６で加算される。その際、球面上に
あるかのように表示すべき画像の各画素のアドレスと上
記正弦波形データとは周期関係を有するようにする。For example, sine waveform data is applied to the adder 66 from the waveform memory 67. The waveform memory 67 is addressed by the data supplied from the data bus 40, the data latched by the latch 69, and the data added by the up counter 68 based on the signal from the CPU 2, and the data representing the sine waveform is set at its origin. Output from A along BC. This sine waveform data and the address data of the screen to be displayed are added by an adder 66. At this time, the address of each pixel of the image to be displayed as if on a spherical surface and the sine waveform data are made to have a periodic relationship.
たとえば、第６図に示す原画像Ｘの最初の画素Ｘ ｏの
アドレスと座ｆ３ Ａにある正弦波形データとを一致さ
せておくと表示される画像のアドレスは正弦波形データ
により変調されて図示−点さ線のように鼓状になる。For example, if the address of the first pixel Xo of the original image X shown in FIG. It becomes drum-shaped like a dotted line.
垂直アドレスのカウント値ＶＣは加算器６５に印加され
る。加算器６５には上述と同様にして波形メモリ６４か
ら正弦波形データか印加される。The vertical address count value VC is applied to an adder 65. Sine waveform data is applied to the adder 65 from the waveform memory 64 in the same manner as described above.
なお、６２はラッチ、６３はダウンカウンタで、その作
用はラッチ６９、カウンタ６８と同様である。Note that 62 is a latch, and 63 is a down counter, whose functions are similar to those of the latch 69 and counter 68.
加算器６５．６６で得られた、変調されたアドレスデー
タにより表示画面上のアドレスが指定される。この場合
、原画像が第６図の実線に示す矩形状であるとすると水
平方向、垂直方向ともにＡからＢに至る区間では表示ア
ドレスの変化が第４図のように大きく、またＣ点近傍で
は原画像のアドレスに近（、結局第６図に−点さ線で示
すような鼓状の画像、即ち球面上にあるかのように見え
る画像が表示される。The address on the display screen is specified by the modulated address data obtained by adders 65 and 66. In this case, if the original image has a rectangular shape as shown by the solid line in Figure 6, the change in display address is large in the section from A to B in both the horizontal and vertical directions, as shown in Figure 4, and near point C. Eventually, a drum-shaped image as shown by the dotted line in FIG. 6, that is, an image that appears to be on a spherical surface, is displayed near the address of the original image.
加算器６５．６６の出力データにより上記のような画像
を表示させるための制御回路は公知の随意の回路を用い
てよい。Any known circuit may be used as a control circuit for displaying the above-mentioned image based on the output data of the adders 65 and 66.
以上説明したように、ＶＲＡＭに格納された元の静止画
のアドレスを上記静止画アドレス制御回路２４によって
所定のメモリに記憶された関数にしたかって変調し、こ
の変調したアドレスによって画像をデイスプレィ装置８
に表示するようにしたので、ｃｐｕ２は球面上にあるか
のように見せる画像の各位置、を計算する必要がない。As explained above, the address of the original still image stored in the VRAM is modulated by the still image address control circuit 24 according to a function stored in a predetermined memory, and the image is displayed on the display device 8 using the modulated address.
Since the image is displayed on a spherical surface, the CPU 2 does not need to calculate each position of the image to make it appear as if it were on a spherical surface.
従って、従来例に比較してＣＰＵのスループ・７トを向
上させることかできる。また変調アドレスは実施例では
波形メモリ６４．６７、加算器６５．６６のようにハー
ドウェアにより得るから高速で画像処理を行うことかで
きるという利点がある。Therefore, the throughput of the CPU can be improved compared to the conventional example. Furthermore, since the modulation address is obtained by hardware such as the waveform memory 64, 67 and the adder 65, 66 in the embodiment, there is an advantage that image processing can be performed at high speed.
また、画像処理装置においては、上記拡大縮小した静止
画データの格納アドレスを算出して静止画データを求め
るようにしたから、元の静止画データを保存できる。従
って、上記拡大縮小処理後に元の静止画の画像信号を出
力して表示させることかできるという利点かある。Furthermore, in the image processing apparatus, the still image data is obtained by calculating the storage address of the enlarged or reduced still image data, so that the original still image data can be saved. Therefore, there is an advantage that the image signal of the original still image can be output and displayed after the above-mentioned enlargement/reduction processing.
以上の実施例において、キャラクタ方式の画像処理装置
について述べているか、これに限らず、本発明は、ＶＲ
ＡＭエリアに対応して色データを有するＶＲＡＭを用い
てドツト単位でアドレス指定して色データを得るいわゆ
るビットマツプ方式の画像処置装置に適用することがで
きる。In the above embodiments, a character-based image processing device is described, but the present invention is not limited to this;
The present invention can be applied to a so-called bitmap type image processing apparatus that obtains color data by specifying addresses in units of dots using a VRAM having color data corresponding to the AM area.
［発明の効果］
以上詳述したように本発明によれば、変形に表示すべき
画像のアドレスをハードウェアにより得るようにしたの
で高速で画像処理かできる。[Effects of the Invention] As described in detail above, according to the present invention, since the address of the image to be displayed in a modified manner is obtained by hardware, image processing can be performed at high speed.
従って、従来のようにＣＰＵが上記拡大縮小処理時の画
像の水平方向及び垂直方向の各位置を計算する必要がな
いので、他の画像の処理を行うことができ、従来例に比
較してＣＰＵのスルーブツトを大幅に向上させることか
できる。Therefore, unlike in the conventional example, the CPU does not need to calculate each position in the horizontal and vertical directions of the image during the above-mentioned enlargement/reduction processing, so that other image processing can be performed, and the CPU It is possible to significantly improve throughput.
さらに、上記画像処理装置においては、回転及び拡大縮
小した画像テークの格納アドレスを算出して画像データ
を求めるようにしたから、元の画像データを保存できる
。従って、上記拡大縮小処理後に元の画像のテレビ信号
を出力することかできるという利点かある。Furthermore, in the image processing apparatus described above, since the image data is obtained by calculating the storage address of the rotated and enlarged image take, the original image data can be saved. Therefore, there is an advantage that the television signal of the original image can be output after the above-mentioned enlargement/reduction processing.
第１図は本発明の一実施例であるテレビケーム装置のブ
ロック図、
第２図は第１図の静止画アドレス制御回路のブロック図
、
第３図はメモリに記憶される関数の一例を示すグラフ、
第４図と第５図は変調アドレスの一例を示すグラフ、第
６図は表示画面の一例を示す図である。
■・・・画像処理装置、
２・・・中央演算処置装置（ｃｐｕ）、３・・・読み出
し専用メモリ（ＲＯＭ）、４・・随時読み出し再書き込
み可能なメモリ（ＲＡＭ）、
５・・・キーボード、
６・・・基準信号発生器、
７・・ビデオＲＡＭ（ＶＲＡＭ）、
８・・・デイスプレィ装置、
２１・・・ＣＰＵインターフェース回路、２２・・・動
画アドレス制御回路、
２３・・・動画データ処理回路、
２４・・・静止画アドレス制御回路、
２５・・・静止画データ処理回路、
２６・・・優先度制御回路、
２７・・・ＶＲＡＭインターフェース回路、２８・・・
制御レジスタ、
２９・・・色信号発生器、
３０・・・タイミング信号発生器、
３１・・・ＨＶカウンタ、
６４．６７・・・波形メモリ
６５．６６・・・加算器Fig. 1 is a block diagram of a television game device that is an embodiment of the present invention, Fig. 2 is a block diagram of the still picture address control circuit of Fig. 1, and Fig. 3 shows an example of functions stored in the memory. graph,
FIGS. 4 and 5 are graphs showing examples of modulation addresses, and FIG. 6 is a diagram showing an example of a display screen. ■...Image processing device, 2...Central processing unit (CPU), 3...Read-only memory (ROM), 4...Memory that can be read and rewritten at any time (RAM), 5...Keyboard , 6... Reference signal generator, 7... Video RAM (VRAM), 8... Display device, 21... CPU interface circuit, 22... Video address control circuit, 23... Video data processing Circuit, 24... Still image address control circuit, 25... Still image data processing circuit, 26... Priority control circuit, 27... VRAM interface circuit, 28...
Control register, 29... Color signal generator, 30... Timing signal generator, 31... HV counter, 64.67... Waveform memory 65.66... Adder
Claims (1)
像を形成するラスタースキャン方式の画像処理装置にお
いて、所定波形を示すデータを記憶した記憶手段と、 所定の画像に対する水平カウンタ値と垂直カウンタ値を
上記記憶手段に記憶されている波形データによって変調
する変調手段とをそなえ、変調された水平、垂直カウン
タ値を表示アドレスとして上記所定の画像を表示するこ
とを特徴とする画像処理装置。(1) In a raster scan image processing device that forms an image by repeatedly scanning a plurality of scanning lines in the horizontal direction, a storage means that stores data indicating a predetermined waveform, and a horizontal counter value and a vertical counter for the predetermined image are provided. An image processing device comprising: modulation means for modulating a value using waveform data stored in the storage means, and displaying the predetermined image using the modulated horizontal and vertical counter values as display addresses.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144447A JP2905485B2 (en) | 1988-06-10 | 1988-06-10 | Image processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63144447A JP2905485B2 (en) | 1988-06-10 | 1988-06-10 | Image processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021898A true JPH021898A (en) | 1990-01-08 |
| JP2905485B2 JP2905485B2 (en) | 1999-06-14 |
Family
ID=15362444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63144447A Expired - Fee Related JP2905485B2 (en) | 1988-06-10 | 1988-06-10 | Image processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2905485B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111584A (en) * | 1986-10-29 | 1988-05-16 | Canon Inc | Image processor |
-
1988
- 1988-06-10 JP JP63144447A patent/JP2905485B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111584A (en) * | 1986-10-29 | 1988-05-16 | Canon Inc | Image processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2905485B2 (en) | 1999-06-14 |
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