JPH02187856A - マルチ中央演算ユニットシステムのリセット方法 - Google Patents
マルチ中央演算ユニットシステムのリセット方法Info
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- JPH02187856A JPH02187856A JP896489A JP648989A JPH02187856A JP H02187856 A JPH02187856 A JP H02187856A JP 896489 A JP896489 A JP 896489A JP 648989 A JP648989 A JP 648989A JP H02187856 A JPH02187856 A JP H02187856A
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- central processing
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- 238000000034 method Methods 0.000 title claims description 5
- 230000005856 abnormality Effects 0.000 claims abstract description 19
- 230000000694 effects Effects 0.000 abstract description 5
- 230000002411 adverse Effects 0.000 abstract 2
- 230000002159 abnormal effect Effects 0.000 description 6
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 2
- 101150046378 RAM1 gene Proteins 0.000 description 2
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 239000000446 fuel Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Retry When Errors Occur (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野〕
本発明は中央演算ユニッ) (CPLI)を複数使〔従
来の技術〕 自動車の制御システムにおいては、CPUからウォッチ
ドッグ回路に対してウォッチドッグ信号を送り、この信
号が来なくなり次第、ウォッチドッグ回路は、CPUへ
リセット信号を周期的に送る構成になっている。そして
、従来、CPUが2個以上のマルチCPUシステム構成
になると、共通のウォッチドッグ回路へのウオッチドツ
ク信号をそれぞれのCP tJから送り、これに対して
共通のウォッチドッグ回路は、複数のCPUのうちの1
つでもウォッチドッグ信号が送られて来なくなり次第全
てのCPUに対してリセット信号を送る構成となる(例
えば、日本電装公開技報、整理番号43−109.19
85年9月15日発行)。
来の技術〕 自動車の制御システムにおいては、CPUからウォッチ
ドッグ回路に対してウォッチドッグ信号を送り、この信
号が来なくなり次第、ウォッチドッグ回路は、CPUへ
リセット信号を周期的に送る構成になっている。そして
、従来、CPUが2個以上のマルチCPUシステム構成
になると、共通のウォッチドッグ回路へのウオッチドツ
ク信号をそれぞれのCP tJから送り、これに対して
共通のウォッチドッグ回路は、複数のCPUのうちの1
つでもウォッチドッグ信号が送られて来なくなり次第全
てのCPUに対してリセット信号を送る構成となる(例
えば、日本電装公開技報、整理番号43−109.19
85年9月15日発行)。
この場合、1個のCPUが異常となれば、正常なCPU
に対してもリセット信号が送られるため、CPU制御は
全て停止し、システムへ与える悪影響が大きいという問
題がある。
に対してもリセット信号が送られるため、CPU制御は
全て停止し、システムへ与える悪影響が大きいという問
題がある。
そこで本発明は、正常なCPUは処理を続けられ、シス
テムへの悪影響を少なくすることを目的とする。
テムへの悪影響を少なくすることを目的とする。
そのため本発明は、複数の中央演算ユニ・ントを有する
マルチ中央演算ユニットシステムにおいて、前記各中央
演算ユニットのうちメイン中央演算ユニットの異常の場
合を除き、その他の中央演算ユニットの異常発生時、そ
の異常を発生した中央演算ユニットに対してのみリセッ
ト信号を送ることにより、正常な中央演算ユニットは処
理を継続するようにしたマルチ中央演算ユニットシステ
ムのリセット方法を提供するものである。
マルチ中央演算ユニットシステムにおいて、前記各中央
演算ユニットのうちメイン中央演算ユニットの異常の場
合を除き、その他の中央演算ユニットの異常発生時、そ
の異常を発生した中央演算ユニットに対してのみリセッ
ト信号を送ることにより、正常な中央演算ユニットは処
理を継続するようにしたマルチ中央演算ユニットシステ
ムのリセット方法を提供するものである。
これにより、メイン中央演算ユニ・ント以外の中央演算
ユニットに異常が発生すると、その異常を発生した中央
演算ユニットに対してのみリセ・ント信号が送られてリ
セットされ、正常な中央演算ユニットは処理を継続する
。
ユニットに異常が発生すると、その異常を発生した中央
演算ユニットに対してのみリセ・ント信号が送られてリ
セットされ、正常な中央演算ユニットは処理を継続する
。
以下本発明を図に示す実施例について説明する。
第1図に示すマルチCPUシステムにおいて、CPUI
はメインCPUをなすものであって、エンジン制御にお
ける燃料噴射、及びバルブ制御Iを行っており、エンジ
ン制御に必要なパラメータ(回転位置、センサ値等)を
読み込む処理を行う一方、ウォッチドッグ回路11への
ウオッチド・ング信号出力および他の各CPU2〜CP
Unへの低レベルのリセット信号出力を行う。CPU2
はトランスミッション制御用のプロセッサであり、トラ
ンスミッション制御に必要なデータをデュアルポー)R
AMIを介して、CPU 1と共有している。CPU3
はタイヤすべり止め制御を行うプロセッサであり、CP
U2と同様にデュアルポートRAM2を介して必要なデ
ータをCPU 1と共有している。CPUnはエンジン
制御における点火制御を行っており、点火制御に必要な
データはCPUIとのシリアル通信ライン12を介して
のシリアル通信にてデータを受は取り処理を行うプロセ
ッサである。
はメインCPUをなすものであって、エンジン制御にお
ける燃料噴射、及びバルブ制御Iを行っており、エンジ
ン制御に必要なパラメータ(回転位置、センサ値等)を
読み込む処理を行う一方、ウォッチドッグ回路11への
ウオッチド・ング信号出力および他の各CPU2〜CP
Unへの低レベルのリセット信号出力を行う。CPU2
はトランスミッション制御用のプロセッサであり、トラ
ンスミッション制御に必要なデータをデュアルポー)R
AMIを介して、CPU 1と共有している。CPU3
はタイヤすべり止め制御を行うプロセッサであり、CP
U2と同様にデュアルポートRAM2を介して必要なデ
ータをCPU 1と共有している。CPUnはエンジン
制御における点火制御を行っており、点火制御に必要な
データはCPUIとのシリアル通信ライン12を介して
のシリアル通信にてデータを受は取り処理を行うプロセ
ッサである。
本システムにおいては、異常のCPUが発生してもその
CPUに対してのみメインCPUIより周期的にリセッ
ト信号を送ることにより、正常なCPUは処理を続けら
れる構成としたものである。
CPUに対してのみメインCPUIより周期的にリセッ
ト信号を送ることにより、正常なCPUは処理を続けら
れる構成としたものである。
また、すべてのCPUI〜CPUnはその各リセット端
子に低レベルのリセット信号が印加されることにより、
それぞれリセット状態になるものであり、ウォッチドッ
グ回路11はCPUIからのウォッチドッグ信号が送ら
れて来ない場合、すべてのCPUI〜CPUnの各リセ
ット端子に対して、低レベルのリセット信号をある一定
周期で送るものであり、また、ウォッチドッグ回路11
は電源が立ち上がる際にも、すべてのCPUI〜CPU
nに対して、低レベルのパワーオンリセット信号を送る
。13〜15はAND回路、16はCPUI〜CPUn
の一部またはすべてが異常となった場合、必要最小限の
処理を行うための信号を出力するバックアップ回路、1
7はアドレスデコード回路である。
子に低レベルのリセット信号が印加されることにより、
それぞれリセット状態になるものであり、ウォッチドッ
グ回路11はCPUIからのウォッチドッグ信号が送ら
れて来ない場合、すべてのCPUI〜CPUnの各リセ
ット端子に対して、低レベルのリセット信号をある一定
周期で送るものであり、また、ウォッチドッグ回路11
は電源が立ち上がる際にも、すべてのCPUI〜CPU
nに対して、低レベルのパワーオンリセット信号を送る
。13〜15はAND回路、16はCPUI〜CPUn
の一部またはすべてが異常となった場合、必要最小限の
処理を行うための信号を出力するバックアップ回路、1
7はアドレスデコード回路である。
第1図に記すマルチCPUシステムにおいて、ウォッチ
ドッグ回路11に対してCPUIからのみ第2図(a)
で示す一定周期のウォッチドッグ信号が送られており、
CPUIが異常時、全てのCPol、2,3.nに対し
て第2図(b)に示す低レベルのリセット信号が送られ
る。CPUIはCPU2及びCPU3とそれぞれデュア
ルポートRAM1.2を介して、データの受は渡しを行
っており、デュアルポートRAMI、2の特定の番地に
はCPU2及びCPU3が正常時、一定のコードを一定
周期で書き込むようになっており、CPU 1はアドレ
スデコード回路17を介しである一定の周期1でその番
地のコードを読み、読み終わり次第その番地の格納デー
タをクリアする。CPUIは正常か異常かを表わすコー
ドに相当するデータを一定回数モニタし、CPU2及び
CPU3の異常の有無を検出し、異常のCPU2,3に
対してCPU1よりAND回路13.14を介して一定
周期で低レベルのリセット信号を送る。一方、異常のC
PU2,3は途中で正常に復帰した場合、RAM1,2
に正常を表わすコードを書き込むことにより、CPUI
は正常に復帰したことを知り、低レベルのリセット信号
を送ることを停止する。
ドッグ回路11に対してCPUIからのみ第2図(a)
で示す一定周期のウォッチドッグ信号が送られており、
CPUIが異常時、全てのCPol、2,3.nに対し
て第2図(b)に示す低レベルのリセット信号が送られ
る。CPUIはCPU2及びCPU3とそれぞれデュア
ルポートRAM1.2を介して、データの受は渡しを行
っており、デュアルポートRAMI、2の特定の番地に
はCPU2及びCPU3が正常時、一定のコードを一定
周期で書き込むようになっており、CPU 1はアドレ
スデコード回路17を介しである一定の周期1でその番
地のコードを読み、読み終わり次第その番地の格納デー
タをクリアする。CPUIは正常か異常かを表わすコー
ドに相当するデータを一定回数モニタし、CPU2及び
CPU3の異常の有無を検出し、異常のCPU2,3に
対してCPU1よりAND回路13.14を介して一定
周期で低レベルのリセット信号を送る。一方、異常のC
PU2,3は途中で正常に復帰した場合、RAM1,2
に正常を表わすコードを書き込むことにより、CPUI
は正常に復帰したことを知り、低レベルのリセット信号
を送ることを停止する。
また、CPUIはCPUnとシリアル通信にてデータの
受は渡しを行っており、第3図にCPU1がCPUnの
異常の有無を検出するフローチャートを記す。CPUn
は、正常時、一定周期で正常を表わすコードを送信する
。そこで、CPUIはCPUnから送信されたコードを
受信すると、ハードウェアにより割り込みが発生しくス
テ、ンブ23)、その受信したコードをRAMあるいは
レジスタに格納する(ステップ24)。CPUIは割り
込みとは無関係に一定周期でコードが格納されているR
AMあるいはレジスタを読み、読み終わり次第、そのR
AMあるいはレジスタの値をクリアする(ステップ21
)。CPUIは、コードが格納されているRAMあるい
はレジスタを一定回数読み(ステップ25.26)、C
PUnの異常の有無を検出しくステップ27.28L異
常の際はAND回路15を介して一定周期で低レベルの
リセット信号を送る(ステップ30)。
受は渡しを行っており、第3図にCPU1がCPUnの
異常の有無を検出するフローチャートを記す。CPUn
は、正常時、一定周期で正常を表わすコードを送信する
。そこで、CPUIはCPUnから送信されたコードを
受信すると、ハードウェアにより割り込みが発生しくス
テ、ンブ23)、その受信したコードをRAMあるいは
レジスタに格納する(ステップ24)。CPUIは割り
込みとは無関係に一定周期でコードが格納されているR
AMあるいはレジスタを読み、読み終わり次第、そのR
AMあるいはレジスタの値をクリアする(ステップ21
)。CPUIは、コードが格納されているRAMあるい
はレジスタを一定回数読み(ステップ25.26)、C
PUnの異常の有無を検出しくステップ27.28L異
常の際はAND回路15を介して一定周期で低レベルの
リセット信号を送る(ステップ30)。
以上述べたように本発明においては、メインCPU以外
のCPUに異常が発生すると、その異常を発生したCP
Uに対してのみリセット信号が送られて正常な中央演算
ユニットは処理を継続するから、異常が発生したCPU
以外のシステムへの悪影響を少なくすることができると
いう優れた効果がある。
のCPUに異常が発生すると、その異常を発生したCP
Uに対してのみリセット信号が送られて正常な中央演算
ユニットは処理を継続するから、異常が発生したCPU
以外のシステムへの悪影響を少なくすることができると
いう優れた効果がある。
第1図は本発明装置の一実施例を示すブロック図、第2
図は第1図図示装置の作動説明に供する波形図、第3図
は第1図図示装置の作動説明に供するフローチャートで
ある。 CP tJ 1・・・メインCPU、CPU2.CPU
3゜CP U n =−・その他のCPU。
図は第1図図示装置の作動説明に供する波形図、第3図
は第1図図示装置の作動説明に供するフローチャートで
ある。 CP tJ 1・・・メインCPU、CPU2.CPU
3゜CP U n =−・その他のCPU。
Claims (1)
- 複数の中央演算ユニットを有するマルチ中央演算ユニッ
トシステムにおいて、前記各中央演算ユニットのうちメ
イン中央演算ユニットの異常の場合を除き、その他の中
央演算ユニットの異常発生時、その異常を発生した中央
演算ユニットに対してのみリセット信号を送ることによ
り、正常な中央演算ユニットは処理を継続するようにし
たマルチ中央演算ユニットシステムのリセット方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP896489A JPH02187856A (ja) | 1989-01-14 | 1989-01-14 | マルチ中央演算ユニットシステムのリセット方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP896489A JPH02187856A (ja) | 1989-01-14 | 1989-01-14 | マルチ中央演算ユニットシステムのリセット方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02187856A true JPH02187856A (ja) | 1990-07-24 |
Family
ID=11639889
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP896489A Pending JPH02187856A (ja) | 1989-01-14 | 1989-01-14 | マルチ中央演算ユニットシステムのリセット方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02187856A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05224778A (ja) * | 1991-11-21 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | 複数の機能カードの一つのリセット方法及びそのシステムならびにコンピュータプログラム |
JP2006259935A (ja) * | 2005-03-15 | 2006-09-28 | Denso Corp | 演算異常判断機能付き演算装置 |
JP2008100576A (ja) * | 2006-10-18 | 2008-05-01 | Denso Corp | 車載機器制御装置 |
JP2008142394A (ja) * | 2006-12-12 | 2008-06-26 | Shimadzu Corp | 医用診断装置 |
JP2016013789A (ja) * | 2014-07-03 | 2016-01-28 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
-
1989
- 1989-01-14 JP JP896489A patent/JPH02187856A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05224778A (ja) * | 1991-11-21 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | 複数の機能カードの一つのリセット方法及びそのシステムならびにコンピュータプログラム |
JP2006259935A (ja) * | 2005-03-15 | 2006-09-28 | Denso Corp | 演算異常判断機能付き演算装置 |
JP2008100576A (ja) * | 2006-10-18 | 2008-05-01 | Denso Corp | 車載機器制御装置 |
JP2008142394A (ja) * | 2006-12-12 | 2008-06-26 | Shimadzu Corp | 医用診断装置 |
JP2016013789A (ja) * | 2014-07-03 | 2016-01-28 | 日本精工株式会社 | 電動パワーステアリング装置の制御装置 |
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