JPH02184950A - Received data control system - Google Patents
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Abstract
Description
【発明の詳細な説明】
［概要］
本発明は、複数の通信相手に接続された通信制御装置と
中央処理装置との間での受信データの組み立ておよび受
は渡し方式に関し、
効率のよい受信バッファ管理および受信データの組み立
てを行ない、中央処理装置の負荷を軽減しシステム全体
の処理性能の向上を図ることを目的とし、
通常動作時は通信制御装置側において限られたメモリ資
源を使用してデータ受信処理および受信データを１つの
論理単位に組み立てる処理を行なっていて、受信データ
が多くなりメモリ資源に不足をきたした場合には受信デ
ータを中央処理装置側に転送し、中央処理装置側で受信
データを１つの論理単位に組み立てる処理を行なわせる
ように構成する。[Detailed Description of the Invention] [Summary] The present invention relates to a method for assembling and receiving data between a communication control device and a central processing unit connected to a plurality of communication partners, and provides an efficient receive buffer. The purpose is to manage and assemble received data, reduce the load on the central processing unit, and improve the processing performance of the entire system.During normal operation, data is stored using limited memory resources on the communication control unit side. When performing reception processing and assembling received data into one logical unit, if the amount of received data increases and memory resources become insufficient, the received data is transferred to the central processing unit, and the central processing unit receives the data. It is configured to perform a process of assembling data into one logical unit.
［産業上の利用分野〕
本発明は、複数の通信相手に接続された通信制御装置と
中央処理装置との間での受信データ（パケット）の組み
立ておよび受は渡し方式に関する。[Industrial Application Field] The present invention relates to a system for assembling, receiving and passing received data (packets) between a communication control device and a central processing unit connected to a plurality of communication partners.
近年、通信制御装置の高機能化に伴い、通信制御装置内
でパケットレベルのプロトコル制御を行い、内部にマイ
クロプロセッサやメモリ （一般にランダムアクセスメ
モリ（ＲＡＭ）が使用される）を有してそのメモリ上の
送受信バッファを用いて複数の相手とデータの通信を行
なう装置が増えている。In recent years, with the increasing functionality of communication control devices, packet-level protocol control is performed within the communication control device, and the device is equipped with an internal microprocessor and memory (generally random access memory (RAM)). An increasing number of devices use the above transmission/reception buffers to communicate data with multiple parties.
このようなシステムにおいては、中央処理装置の負荷の
分散化は図られるが、その反面通信制御装置内では限ら
れたメモリ資源でデータ受信の処理および受信データを
１つの論理単位に組み立てる処理を行なう必要がある。In such systems, the load on the central processing unit is distributed, but on the other hand, the communication control unit uses limited memory resources to process data reception and assemble the received data into one logical unit. There is a need.
そのため、通信制御装置では内部のバッファ管理を効率
良く行なう必要がある。Therefore, it is necessary for the communication control device to efficiently manage internal buffers.
［従来の技術］
第５図は従来のこの種の通信システムの一例を示す概念
的構成図である。通信制御装置２はパケット交換機３を
介して相手装置Ａ、Ｂ、Ｃより受信したデータを（パケ
ット）を１つのデータに組み立てて、中央処理装置１へ
転送する。ただしこの場合、通信制御装置２でパケット
の組み立てができなくなったときには、通信制御装置２
で受信したデータがそのまま中央処理装置１へ転送され
、中央処理装置においてパケットの組み立てを行なう。[Prior Art] FIG. 5 is a conceptual configuration diagram showing an example of a conventional communication system of this type. The communication control device 2 assembles data (packets) received from the partner devices A, B, and C via the packet switch 3 into one data, and transfers the data to the central processing device 1. However, in this case, if the communication control device 2 is unable to assemble a packet, the communication control device 2
The data received is transferred as is to the central processing unit 1, and the central processing unit assembles the packet.
［発明が解決しようとする課題］
しかしながら、このような通信制御装置２は、自身に内
蔵のバッファ資源があまり多くないのが通常であり、多
くの相手から同時に大量の受信データを受けると受信バ
ッファが枯渇し、またどの相手からの受信データも組み
立て上げることができず、デッドロック状態に陥ること
がある。[Problems to be Solved by the Invention] However, such a communication control device 2 usually does not have many built-in buffer resources, and when it receives a large amount of received data from many parties at the same time, the reception buffer becomes full. may be exhausted, and the data received from any other party may not be assembled, leading to a deadlock situation.
このような状態を避けるためには、通信する相手の数を
制限するか、受信データ長を小さくするか、連続して受
信可能なデータ数を低く抑える必要があった。In order to avoid such a situation, it is necessary to limit the number of communication partners, reduce the length of received data, or keep the number of consecutively receivable data low.
本発明は、このような課題に鑑み、複数の通信相手とデ
ータ通信を行なう通信制御装置において、効率のよい受
信バッファ管理および受信データの組み立てを行ない、
中央処理装置の負荷を軽減しシステム全体の処理性能の
向上を図り得る受信データ制御方式を提供することを目
的としている。In view of such problems, the present invention provides efficient reception buffer management and reception data assembly in a communication control device that performs data communication with a plurality of communication partners.
The purpose of this invention is to provide a received data control method that can reduce the load on the central processing unit and improve the processing performance of the entire system.
［課題を解決するための手段］
第１図は本発明の原理ブロック図である。図において、
１０は中央処理装置（ＣＰＵ） 、２０は通信制御装置
（ＡＤＰ）である。[Means for Solving the Problems] FIG. 1 is a block diagram of the principle of the present invention. In the figure,
10 is a central processing unit (CPU), and 20 is a communication control device (ADP).
中央処理装置１０において、１１は各部に必要な信号を
与えて制御するプロセッサ、１２は通信制御装置２０側
から転送されるデータを格納することのできる主記憶上
の受信バッファ、１３は受信バッファ１２に格納された
受信データ（パケット）を１つの論理単位に組み立てる
相手先管理テーブルである。In the central processing unit 10, 11 is a processor that provides necessary signals to control each part, 12 is a reception buffer on the main memory that can store data transferred from the communication control unit 20 side, and 13 is a reception buffer 12. This is a destination management table that assembles received data (packets) stored in one logical unit.
通信制御装置２０において、２１は通信制御装置内の各
部に必要な信号を与えて制御するマイクロプロセッサ、
２２は通信相手（端末）に対してデータを送出すると共
に通信相手から受信したデータをメモリ２４に格納する
機能を有するデータ送受信手段、２３は中央処理装置１
０側にデータを転送する機能を有するデータ転送手段、
２４は複数の受信バッファを有するメモリ、２５はマイ
クロプロセッサ２１により設定される最大受信バッファ
数を保持する受信バッファ数設定レジスタ、２６はマイ
クロプロセッサ２１により設定される受信バッファ未使
用数を保持する空バッファ数表示レジスタ、２７はメモ
リに格納された受信データを１つの論理単位に組み立て
る相手先管理テーブルである。In the communication control device 20, 21 is a microprocessor that provides necessary signals to control each part in the communication control device;
22 is a data transmitting/receiving means having a function of transmitting data to the communication partner (terminal) and storing data received from the communication partner in the memory 24; 23 is the central processing unit 1;
a data transfer means having a function of transferring data to the 0 side;
24 is a memory having a plurality of reception buffers, 25 is a reception buffer number setting register that holds the maximum number of reception buffers set by the microprocessor 21, and 26 is an empty space that holds the number of unused reception buffers set by the microprocessor 21. A buffer number display register 27 is a destination management table for assembling the received data stored in the memory into one logical unit.
［作用］
このような構成において、データ送受信手段２２により
受信バッファ（メモリ２４）に受信データが格納される
とマイクロプロセッサ２１、にデータ受信通知が行なわ
れ、マイクロプロセッサ２１は相手先管理テーブル２７
にデータの格納された受信バッファをリンクすると共に
空バッファ数表示レジスタ２６の内容を受信データ数に
関連して更新する。[Operation] In such a configuration, when the received data is stored in the reception buffer (memory 24) by the data transmitting/receiving means 22, a data reception notification is sent to the microprocessor 21, and the microprocessor 21 reads the destination management table 27.
The receiving buffer in which the data is stored is linked, and the contents of the empty buffer number display register 26 are updated in relation to the number of received data.
空バッファ数表示レジスタ２６の値と受信バッファ数設
定レジスタ２５の値を比較し、前者が後者の値よりも大
きい場合は、相手先管理テーブル２７により受信データ
の組み立てを行ない、データ転送手段２３を介して中央
処理装置１０側へ転送する。The value of the empty buffer number display register 26 and the value of the reception buffer number setting register 25 are compared, and if the former is larger than the latter value, the received data is assembled using the destination management table 27 and the data transfer means 23 is The data is transferred to the central processing unit 10 via the host computer.
前記受信バッファ数設定レジスタ２６の値が空バッファ
数表示レジスタ２５の値以下になった場合は、受信デー
タの組み立てが終了していなくてもメモリ２４内の受信
データをすべて中央処理装置１０側へ転送する。受信デ
ータを受は取った中央処理装置１０では相手先管理テー
ブル１３により受信データの組み立てを行なう。When the value of the number of reception buffers setting register 26 becomes less than the value of the number of empty buffers display register 25, all the reception data in the memory 24 is transferred to the central processing unit 10 side even if the assembly of the reception data is not completed. Forward. The central processing unit 10 that receives the received data assembles the received data using the destination management table 13.
なお、中央処理装置１０側の受信バッファ１２は十分な
容量がありデータ組み立て中に受信バッファが枯渇する
ことはなく、また中央処理装置１０は組み立てが完了す
るまでは受信バッファチエインから受信バッファ１２を
切り離さない。また、中央処理装置１０側の相手先管理
テーブルと通信制御装置２０側のそれとは同一構成であ
る。Note that the reception buffer 12 on the central processing unit 10 side has sufficient capacity so that the reception buffer will not be exhausted during data assembly, and the central processing unit 10 does not remove the reception buffer 12 from the reception buffer chain until the assembly is completed. Not separated. Further, the destination management table on the central processing unit 10 side and that on the communication control device 20 side have the same configuration.
以上のような制御方式により、通常動作時は通信制御装
置内２０でデータを組み立てるので中央処理装置１０に
対するデータ受信通知の割り込み回数が減少し、中央処
理装置１０側の負荷が軽減され、また、通信制御装置２
０内の受信バッファ２４が減少した場合には中央処理装
置１０側で受信データの組み立てを行なうために大きな
サイズのデータを複数の通信相手から受信することも可
能となる。With the control method described above, data is assembled in the communication control device 20 during normal operation, so the number of data reception notification interruptions to the central processing unit 10 is reduced, and the load on the central processing unit 10 side is reduced. Communication control device 2
When the reception buffer 24 in 0 is reduced, the central processing unit 10 assembles the received data, making it possible to receive large-sized data from a plurality of communication partners.
［実施例］ 以下図面を参照して本発明の実施例を詳細に説明する。[Example] Embodiments of the present invention will be described in detail below with reference to the drawings.
第２図は本発明の一実施例構成図で、第１図と同等部分
には同一符号を付しである。このような構成における動
作を第３図の動作フローを参照して次に説明する。FIG. 2 is a configuration diagram of an embodiment of the present invention, in which parts equivalent to those in FIG. 1 are given the same reference numerals. The operation in such a configuration will be explained next with reference to the operation flow shown in FIG.
まず、通信制御装置２０の活性化時にマイクロプロセッ
サ２１は空バッファ数表示レジスタ２６に通信制御装置
で使用可能な受信バッファ数を設定する。一方、受信バ
ッファ数設定レジスタ２５には通信制御装置内での受信
データ組み立てに使用可能な最大受信バッファ数を設定
する。First, when the communication control device 20 is activated, the microprocessor 21 sets the number of reception buffers usable by the communication control device in the empty buffer number display register 26. On the other hand, the maximum number of receive buffers that can be used for assembling received data within the communication control device is set in the receive buffer number setting register 25.
他方、中央処理装置１０側では通信制御装置２０側から
の割り込みが入ったかどうかを連続的にチエツクしてい
る。On the other hand, the central processing unit 10 side continuously checks whether an interrupt has been received from the communication control unit 20 side.
データ送受信手段２２で通信制御回線上からの受信デー
タを受信しメモリ２４の受信バッファ内に格納すると、
マイクロプロセッサ２１にデータ受信通知が行なわれる
。マイクロプロセッサ２１は相手先管理テーブル２７に
データの格納された受信バッファをリンクすると共に空
バッファ数表示レジスタ２６の内容から受信に要したバ
ッファ数を減算する。When the data transmitting/receiving means 22 receives received data from the communication control line and stores it in the receiving buffer of the memory 24,
The data reception notification is sent to the microprocessor 21. The microprocessor 21 links the reception buffer in which data is stored to the destination management table 27 and subtracts the number of buffers required for reception from the contents of the empty buffer count display register 26.
受信データ内には、そのデータが１つの論理単位を複数
に分割して通知されたものか否かを示すフラグが格納さ
れており、その受信データが単一で１つの論理単位にな
っているか、あるいは複数に分割されたデータの最後で
ある場合には受信バッファは相手先管理テーブル２７か
らリンクがはずされ、組み立て中を示すフラグをオフに
し、データ転送手段２３により中央処理装置１０側の受
信バッファ１２にデータを転送し、それに続いてプロセ
ッサ１１に割り込み要求を発する。データ転送の終了後
マイクロプロセッサ２１は受（Ｋバッファを解放すると
共に空バッファ数表示レジスタ２６の内容に解放された
受信バッファ数を加算する。A flag is stored in the received data to indicate whether the data is notified by dividing one logical unit into multiple pieces, and whether the received data is a single logical unit or not. , or if it is the last of the data divided into multiple pieces, the reception buffer is unlinked from the destination management table 27, the flag indicating that it is being assembled is turned off, and the reception buffer on the central processing unit 10 side is transferred by the data transfer means 23. The data is transferred to the buffer 12, and then an interrupt request is issued to the processor 11. After the data transfer is completed, the microprocessor 21 releases the receiving (K) buffer and adds the released number of receiving buffers to the contents of the empty buffer number display register 26.
受信バッファの組み立ての様子を第４図に示す。FIG. 4 shows how the reception buffer is assembled.
受信バッファは相手先ごとにリンクされ、最後の受信バ
ッファがリンクされると、前述したようにデータ転送手
段２３より中央処理装置１０側の受信バッファ１２に転
送する。受信バッファＡ３をリンクした時点で空バッフ
ァ数表示レジスタ２６の値が受信バッファ数表示レジス
タ２５の値以下になったとすると、組み立てが終了して
いなくとも相手先管理テーブル２７の通信相手Ａからの
受信データ（ＡＩ、 Ａ２． Ａ３’）から順番にデー
タ転送手段２３によりデータを転送してゆく。この時、
マイクロプロセッサ２１に通知したデータにはそのデー
タがまだ組み立て処理中であることを示すフラグを設定
する。データ転送後は中央処理装置１０側に割り込み要
求を発する。The reception buffers are linked for each destination, and when the last reception buffer is linked, the data is transferred from the data transfer means 23 to the reception buffer 12 on the central processing unit 10 side, as described above. If the value of the empty buffer number display register 26 becomes equal to or less than the value of the receive buffer number display register 25 at the time when the reception buffer A3 is linked, the reception from the communication partner A in the partner management table 27 will be performed even if the assembly has not been completed. Data is transferred by the data transfer means 23 in order starting from data (AI, A2, A3'). At this time,
A flag is set in the data notified to the microprocessor 21 to indicate that the data is still being assembled. After data transfer, an interrupt request is issued to the central processing unit 10 side.
空バッファ数表示レジスタ２６の値は受信バッファが解
放されるごとに更新され、その値が一定値を越えると、
データ通知を終了し、再び通常の受信バッファ組み立て
処理を開始する。The value of the empty buffer count display register 26 is updated every time a receive buffer is released, and when the value exceeds a certain value,
The data notification is ended and normal reception buffer assembly processing is started again.
このようにして通信制御装置２０側はデータを転送する
と共にその都度割り込みを発生する。In this way, the communication control device 20 side transfers data and generates an interrupt each time.
中央処理装置１０側では、上記割り込みが入ると、組み
立てフラグがオンかオフかをチエツクし、オンの場合は
次の■の動作に、またオフの場合は次の■の動作に移る
。On the central processing unit 10 side, when the above interrupt occurs, it checks whether the assembly flag is on or off, and if it is on, it moves to the next operation (2), and if it is off, it moves to the next operation (2).
■オンの場合は、受信バッファ１２を受信バッファチエ
インの最後にリンクし、組み立てが終了している場合は
受信データの処理を行った後再び割り込みの有無のチエ
ツクに入る。組み立てが終了していない場合は、直ちに
割り込み有無のチエツクに移行する。(2) If it is on, the receive buffer 12 is linked to the end of the receive buffer chain, and if the assembly is completed, the received data is processed and then a check is made again to see if there is an interrupt. If the assembly has not been completed, the process immediately moves to a check for the presence or absence of an interrupt.
■受信データを処理し、再び割り込み有無のチエツクに
移行する。■Process the received data and move on to checking for interrupts again.
［発明の効果］
以上説明したように、本発明によれば、通信制御装置内
の限られたメモリ資源で大量の受信データを扱うことが
可能となり、また通信制御装置内で受信データの組み立
てを行なうため、中央処理装置の負荷が軽減し、システ
ム全体の処理性能の向上に寄与するところが大きい。[Effects of the Invention] As explained above, according to the present invention, it is possible to handle a large amount of received data with limited memory resources within the communication control device, and it is possible to assemble received data within the communication control device. Therefore, the load on the central processing unit is reduced, which greatly contributes to improving the processing performance of the entire system.
第１図は本発明の原理ブロック図、
第２図は本発明の一実施例構成図、
第３図は第２図に示す実施例の動作フローを示す図、
第４図は受信バッファの組み立ての様子を示す図、
第５図は従来の通信システムの一例を示す概念的構成図
である。
第１図において、
１０は中央処理装置（ＣＰＵ）、
１１はプロセッサ、
１２は受信バッファ、
１３は相手先管理テーブル、
２０は通信制御装置（ＡＤＰ）、
２１はマイクロプロセッサ、
２２はデータ送受信手段、
２３はデータ転送手段、
２４はメモリ、
２５は受信バッファ数設定レジスタ、
２６は空バッファ数表示レジスタ、
２７は相手先管理テーブルである。Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram of an embodiment of the present invention, Fig. 3 is a diagram showing the operational flow of the embodiment shown in Fig. 2, and Fig. 4 is an assembly of the reception buffer. FIG. 5 is a conceptual configuration diagram showing an example of a conventional communication system. In FIG. 1, 10 is a central processing unit (CPU), 11 is a processor, 12 is a reception buffer, 13 is a destination management table, 20 is a communication control device (ADP), 21 is a microprocessor, 22 is a data transmitting/receiving means, 23 is a data transfer means, 24 is a memory, 25 is a reception buffer number setting register, 26 is an empty buffer number display register, and 27 is a destination management table.
Claims (1)
れたシステムにおいて、 前記中央処理装置（１０）側には、各部に必要な信号を
与えて制御するプロセッサ（１１）と、前記通信制御装
置（２０）側から転送されるデータを格納することので
きる主記憶上の受信バッファ（１２）と、この受信バッ
ファ（１２）に格納された受信データを１つの論理単位
に組み立てる相手先管理テーブル（１３）とが備えられ
、前記通信制御装置（２０）側には、通信制御装置内の
各部に必要な信号を与えて制御するマイクロプロセッサ
（２１）と、通信相手に対してデータを送出すると共に
通信相手から受信したデータを複数の受信バッファを有
するメモリ（２４）に格納する機能を有するデータ送受
信手段（２２）と、前記中央処理装置（１０）側にデー
タを転送する機能を有するデータ転送手段（２３）と、
マイクロプロセッサ（２１）により設定される最大受信
バッファ数を保持する受信バッファ数設定レジスタ（２
５）と、マイクロプロセッサ（２１）により設定される
受信バッファ未使用数を保持する空バッファ数表示レジ
スタ（２６）と、メモリ（２４）に格納された受信デー
タを１つの論理単位に組み立てる相手先管理テーブル（
２７）とが備えられ、 前記空バッファ数表示レジスタ（２６）の値が受信バッ
ファ数設定レジスタ（２５）の値より大きい場合には、
通信制御装置（２０）側で受信データの組み立て処理を
実行し、それを前記中央処理装置（１０）側のプロセッ
サ（１１）へデータ受信通知を行い、 前記空バッファ数表示レジスタ（２６）の値が受信バッ
ファ数設定レジスタ（２５）の値以下の場合には、通信
制御装置（２０）はすべての受信データの組み立てが終
了していなくても前記中央処理装置（１０）へ受信デー
タを通知し、中央処理装置（１０）側でその受信データ
の組み立てを行なわせるようにしたことを特徴とする受
信データ制御方式。[Claims] In a system in which a central processing unit (10) and a communication control device (20) are connected, the central processing unit (10) includes a processor (11) that controls each part by giving necessary signals. ), a receive buffer (12) on the main memory that can store data transferred from the communication control device (20) side, and the receive data stored in this receive buffer (12) as one logical unit. The communication control device (20) side includes a microprocessor (21) that controls each part of the communication control device by giving necessary signals, and A data transmitting/receiving means (22) having a function of transmitting data to a communication partner and storing data received from a communication partner in a memory (24) having a plurality of reception buffers, and transmitting data to the central processing unit (10) side. a data transfer means (23) having the function of
A receive buffer number setting register (2) holds the maximum number of receive buffers set by the microprocessor (21).
5), an empty buffer count display register (26) that holds the number of unused receive buffers set by the microprocessor (21), and a destination that assembles the received data stored in the memory (24) into one logical unit. Management table (
27), and if the value of the empty buffer number display register (26) is larger than the value of the reception buffer number setting register (25),
The communication control device (20) side executes a process of assembling the received data, notifies the processor (11) of the central processing unit (10) of the data reception, and sets the value of the empty buffer number display register (26). is less than the value of the reception buffer number setting register (25), the communication control device (20) notifies the central processing unit (10) of the reception data even if all the reception data has not been assembled. A received data control system characterized in that the received data is assembled on the central processing unit (10) side.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP572589A JPH0831070B2 (en) | 1989-01-12 | 1989-01-12 | Communication control device and communication device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP572589A JPH0831070B2 (en) | 1989-01-12 | 1989-01-12 | Communication control device and communication device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02184950A true JPH02184950A (en) | 1990-07-19 |
| JPH0831070B2 JPH0831070B2 (en) | 1996-03-27 |
Family
ID=11619100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP572589A Expired - Lifetime JPH0831070B2 (en) | 1989-01-12 | 1989-01-12 | Communication control device and communication device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831070B2 (en) |
-
1989
- 1989-01-12 JP JP572589A patent/JPH0831070B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831070B2 (en) | 1996-03-27 |
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