JPH02182471A - Image processor - Google Patents

Abstract

PURPOSE:To convert dot information of low recording density to dot information of high recording density by providing first dot information receiving means and memory means, second dot information generating means and pulse width correcting means. CONSTITUTION:Data selectors 14, 15 select reading data D2, D3 of line memories 7, 8 at the time of reading of the line memories 7, 8, for example, in the writing operation of a line memory 6, and output DS1, DS2 signals to a comparison discriminator 10. When the discriminator 10 compares the data and outputs an output signal to a pulse width modulator 20, the modulator 20 corrects it by a predetermined waveform, and outputs it to a line memory 9. When a triangular wave selector 200 inputs this output signal, it selects one triangular wave, and an adder 204 outputs a pulse value obtained by unitarily adding the input bits. After a comparator 205 compares the pulse value from the adder with the triangular wave at the set level value, it outputs it to the line memory 9. A data selector 16 selects any of a signals read from the line memories, and outputs it as a laser drive signal LD.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、画像処理装置に関し、例えばレーザビームプ
リンタ等で出力するドツト情報の補間を行う画像処理装
置に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image processing device, and more particularly, to an image processing device that interpolates dot information output by a laser beam printer or the like.

［従来の技術］ 近年レーザビームプリンタは、コンピュータの出力装置
として広く使用されている。特に、低密度（例えば３０
０ｄｐ　ｉ）のレーザビームプリンタは低価格、コンパ
クトといったメリットにより急速に普及しつつある。[Prior Art] In recent years, laser beam printers have been widely used as output devices for computers. In particular, low densities (e.g. 30
0dp i) laser beam printers are rapidly becoming popular due to their advantages of low cost and compact size.

例えば、３００ｄｐｉの印字密度で印字を行うレーザビ
ームプリンタでは、第１図に示す如く、ドツトデータに
基づいて実際に感光ドラム上に印字を行うプリンタエン
ジン部５１と、プリンタエンジン部５１に接続され、外
部ホストコンピュータ５４から送られるコードデータを
受け、このコードデータに基づいてドツトデータから成
るページ情報を生成し、プリンタエンジン部５１に対し
て順次ドツトデータを送出するプリンタコントローラ５
２とから構成される。For example, in a laser beam printer that prints at a printing density of 300 dpi, as shown in FIG. The printer controller 5 receives code data sent from the external host computer 54, generates page information consisting of dot data based on this code data, and sequentially sends the dot data to the printer engine section 51.
It consists of 2.

また、上記ホストコンピュータ５４は、数多くめ種類が
作成されているアプリケーションソフトを有するフロッ
ピーディスク５５より、１つのアプリケーションソフト
をロードし、そのプログラムを起動する。例えば、その
アプリケーションソフトが文書作成用であればワードプ
ロセッサとして機能し、このソフトを用いて、ユーザは
数多くのデータ情報を作成し、保管することができる。Further, the host computer 54 loads one application software from the floppy disk 55 having a large number of types of application software, and starts the program. For example, if the application software is for document creation, it functions as a word processor, and the user can use this software to create and store a large amount of data information.

一方、プリンタエンジン部５１には、より高品位の印字
を行うことを目的として、印字密度の高密度化や高階調
化が計られ、６００ｄｐ　ｉやそれ以上のプリンタエン
ジン、又は多値データを扱うプリンタエンジンも近年発
表されている。On the other hand, the printer engine section 51 has a higher printing density and higher gradation in order to perform higher quality printing, and has a printer engine of 600 dpi or more, or a printer engine that handles multi-value data. Printer engines have also been announced in recent years.

［発明が解決しようとしている課題］ しかしながら、上述の高密度プリンタエンジン（６００
ｄｐｉ）に接続するプリンタコントローラ５２では、従
来、各印字密度（６００ｄｐｉ）に対応した量のデータ
メモリを必要とした（例えば、６００ｄｐ　ｉの場合で
あれば、３００ｄｐｉの４倍のメモリを有する）。[Problem to be solved by the invention] However, the above-mentioned high-density printer engine (600
Conventionally, the printer controller 52 connected to the print density (600 dpi) has required an amount of data memory corresponding to each printing density (600 dpi) (for example, in the case of 600 dpi, the memory is four times that of 300 dpi).

また、高密度プリンタ専用のアプリケーションソフトを
作らなければならず、先に述べた数多くのアプリケーシ
ョンソフトを高密度プリンタに対してそのまま使うこと
が出来なかった。In addition, application software had to be created specifically for high-density printers, and the numerous application software mentioned above could not be used as is for high-density printers.

例えば、第２図は、３００ｄｐｉの印字密度によるアル
ファベット「ａＪのドツト構成を示す図である。For example, FIG. 2 is a diagram showing the dot configuration of the alphabet "aJ" at a print density of 300 dpi.

そのままのドツト構成で、６００ｄｐ　ｉの印字密度で
印字すると、文字の大きさがタテ方向及びヨコ方向共に
１／２の大きさになってしまう。If the dot configuration is used as it is and printed at a print density of 600 dpi, the character size will be reduced to 1/2 in both the vertical and horizontal directions.

そこで、一つのデータ補間方法として、縦方向及び横方
向共に単純にドツト構成を２倍にして、３００ｄｐ　ｉ
のドツト構成を６００ｄｐ　ｉに適用させる方法がある
が、第３図で示す如く、ドツト構成の変換をした場合は
、画像の大きさは小さくならずにすむが、３００ｄｐ　
ｉで印字した場合と６００ｄｐ　ｉで印字した場合とで
は、文字の輪郭やギザギザは改善されることはなく、プ
リンタエンジンの能力（６００ｄｐｉ）を発揮した美し
さにすることができないという欠点があった。Therefore, one data interpolation method is to simply double the dot configuration in both the vertical and horizontal directions, resulting in a 300 dpi
There is a method of applying the dot configuration of
When printing with i and when printing with 600dpi i, the outline and jaggedness of the characters were not improved, and there was a drawback that it was not possible to make the text beautiful to the fullest of the printer engine's capabilities (600dpi). .

本発明は、上記従来の欠点に鑑みなされたもので、既存
する数多くの低記録密度用に作成されたアプリケーショ
ンソフトをそのまま使用し、また低記録密度として展開
されたドツト情報を最小のメモリで高記録密度化したド
ツト情報に変換する画像処理装置を提供することを目的
とする。The present invention was developed in view of the above-mentioned drawbacks of the conventional technology, and it uses many existing application software created for low recording density as is, and also allows dot information developed for low recording density to be high-density with a minimum amount of memory. It is an object of the present invention to provide an image processing device that converts into dot information with increased recording density.

［課題を解決するための手段］ 上記目的を達成するために、本発明の画像処理装置は以
下の構成を有する。即ち、 第１のドツト密度のドツト情報を受信する第１ドツト情
報受信手段と、該第１ドツト情報受信手段からのドツト
情報を記憶する記憶手段と、該記憶手段に格納されたド
ツト情報に基づいて第２のドツト密度の補間ドツト情報
を生成する第２ドツト情報生成手段と、該第２ドツト情
報生成手段での補間ドツト情報を所定パルスにより補正
するパルス幅補正手段と、前記ドツト情報或は補正され
た補間ドツト情報を出力する出力手段とを有する。[Means for Solving the Problems] In order to achieve the above object, an image processing apparatus of the present invention has the following configuration. That is, a first dot information receiving means for receiving dot information of a first dot density, a storage means for storing dot information from the first dot information receiving means, and a first dot information receiving means for receiving dot information based on the dot information stored in the storage means. a second dot information generating means for generating interpolated dot information of a second dot density; a pulse width correcting means for correcting the interpolated dot information in the second dot information generating means by a predetermined pulse; and output means for outputting the corrected interpolated dot information.

［作用］ 以上の構成において、第１のドツト密度のドツト情報を
受信し記憶する。そして、その記憶したドツト情報に基
づいて、第２のドツト密度の補間ドツト情報を生成し、
その補間ドツト情報を所定パルスにより補正し、第１の
ドツト密度のドツト情報或は補正された補間ドツト情報
を出力するように動作する。[Operation] In the above configuration, dot information of the first dot density is received and stored. Then, based on the stored dot information, interpolated dot information of a second dot density is generated,
The interpolated dot information is corrected by a predetermined pulse and operates to output dot information of the first dot density or corrected interpolated dot information.

［実施例］ 以下、添付図面を参照して本発明に係る好適な一実施例
を詳細に説明する。[Embodiment] Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

く装置の説明〉 第４Ａ図は、本実施例におけるデータ変換回路のブロッ
ク構成図である。図示するように、本実施例の回路は、
第１図に示すようなプリンタコントローラ５２とプリン
タエンジン部５１との間に挿入されるデータ変換回路で
あり、プリンタエンジン部５１の一部として構成された
状態を示している（もちろん、プリンタコントローラの
一部としても良い）。また、プリンタコントローラ５２
は、３００ｄｐｉのドツトデータを送出し、プリンタエ
ンジン部５１は、６００ｄｐｉのドツトデータを受信し
た場合のデータ変換回路の一例として示す。尚、プリン
タエンジン部５１は周知の如く画像信号（ドツト情報）
に基づいて、レーザビームを変調するレーザドライバ、
ビームを走査するためのスキャナ、感光ドラム等から成
る。Description of Device> FIG. 4A is a block diagram of the data conversion circuit in this embodiment. As shown in the figure, the circuit of this example is
This is a data conversion circuit inserted between the printer controller 52 and the printer engine section 51 as shown in FIG. (Can also be used as a part) In addition, the printer controller 52
is shown as an example of a data conversion circuit in the case where 300 dpi dot data is sent out and the printer engine section 51 receives 600 dpi dot data. As is well known, the printer engine section 51 receives image signals (dot information).
a laser driver, which modulates the laser beam based on
It consists of a scanner for scanning the beam, a photosensitive drum, etc.

プリンタコントローラ５２は水平同期信号発生回路４に
より出力される水平同期信号ＨＳＹＮＣに応じて、３０
０ｄｐ　ｉの画像信号ＶＤＯと画像クロックＶＣＬＫと
をプリンタエンジン５１に対して送出する。尚、水平同
期信号発生回路４は、主走査方向の同期信号である周知
のビームデイテクト信号ＢＤに基づいて水平同期信号を
送出する回路である。The printer controller 52 responds to the horizontal synchronization signal HSYNC output by the horizontal synchronization signal generation circuit 4
The image signal VDO of 0 dpi and the image clock VCLK are sent to the printer engine 51. The horizontal synchronization signal generation circuit 4 is a circuit that sends out a horizontal synchronization signal based on a well-known beam detect signal BD, which is a synchronization signal in the main scanning direction.

一方、プリンタエンジン５１は、詳細は後述するデータ
変換回路が３００ｄｐｉの画像信号ＶＤＯと画像クロッ
クＶＣＬＫとから、６００ｄｐｉに変換したレーザ駆動
信号ＬＤを、６００ｄｐｉのプリンタエンジン５１にて
印字を行うものである。On the other hand, the printer engine 51 prints a laser drive signal LD which is converted to 600 dpi from a 300 dpi image signal VDO and an image clock VCLK by a data conversion circuit, the details of which will be described later, in the 600 dpi printer engine 51. .

く補間の説明〉 次に、上述のデータ変換回路について、第４Ａ図を参照
して更に詳細に説明する。Description of Interpolation> Next, the above data conversion circuit will be described in more detail with reference to FIG. 4A.

１は画像クロックＶＣＬＫの周波数を逓倍して周波数を
２倍に変換したクロックＶＣＬＫ’　を得る周波数逓倍
回路である。５は発振回路であり、画像クロックＶＣＬ
Ｋの１２倍の周波数のクロツりＬＣＬＫ　１を発生させ
る。２１は分周回路であり、３分周しＶＣＬＫの４倍の
周波数のクロックＬＣＬＫ２を出力する。１１．１２．
１３は切換回路であり、クロックＶＣＬＫ’又はＬＣＬ
Ｋ２を各々択一し、各ラインメモリ６〜８の書き込みク
ロック又は読み出しクロックとして供給する。1 is a frequency multiplier circuit that multiplies the frequency of the image clock VCLK to obtain a clock VCLK' whose frequency is doubled. 5 is an oscillation circuit, and an image clock VCL
A clock signal LCLK1 with a frequency 12 times K is generated. A frequency dividing circuit 21 divides the frequency by three and outputs a clock LCLK2 having a frequency four times that of VCLK. 11.12.
13 is a switching circuit, and the clock VCLK' or LCL
K2 is selected and supplied as a write clock or read clock for each line memory 6 to 8.

２はデマルチプレクサであり、画像信号ＶＤＯを各ライ
ンメモリ６〜８に択一して供給する機能を有する。４は
ビームデイテクト信号（以下ＢＤ倍信号をカウントし、
ＢＤ倍信号２つ入力する度に１つの水平同期信号Ｈ３Ｙ
ＮＣを出力する。A demultiplexer 2 has a function of selectively supplying the image signal VDO to each of the line memories 6 to 8. 4 is a beam detect signal (hereinafter, BD double signal is counted,
One horizontal synchronization signal H3Y every time two BD double signals are input
Output NC.

３はデバイス制御回路であり、デマルチプレクサ２、及
び各切換回路１１−１３と、後述する各データセレクタ
１４〜１６をＢＤ倍信号基づき、１ライン毎の書き込み
又は読み込みを制御する。Reference numeral 3 denotes a device control circuit, which controls the demultiplexer 2, each switching circuit 11 to 13, and each data selector 14 to 16, which will be described later, to write or read for each line based on the BD double signal.

このデバイス制御回路３により、各ラインメモリ６〜８
のいずれか一つのラインメモリに画像信号ＶＤＯがクロ
ックＶＣＬＫ’　にて書き込まれると共に、他の二つの
ラインメモリからは、クロックＬＣＬＫに基づいて、画
像信号が読み出される。This device control circuit 3 controls each line memory 6 to 8.
The image signal VDO is written into one of the line memories using the clock VCLK', and the image signal is read from the other two line memories based on the clock LCLK.

この動作は順次行われ、ラインメモリ６への書き込み時
には、ラインメモリ７とラインメモリ８は読み出し動作
を行い、次のタイミングではラインメモリ７が書き込み
動作を、ラインメモリ６と８が読み出し動作を行う。同
様に、次のタイミングではラインメモリ８が書き込み動
作を、ラインメモリ６と７が読み出し動作を行い、上述
した制御が繰り返される。This operation is performed sequentially; when writing to line memory 6, line memory 7 and line memory 8 perform a read operation, and at the next timing, line memory 7 performs a write operation, and line memories 6 and 8 perform a read operation. . Similarly, at the next timing, line memory 8 performs a write operation, line memories 6 and 7 perform read operation, and the above-described control is repeated.

尚、各ラインメモリ６〜８は、３００ｄｐｉの主走査方
向のデータの２倍のメモリ容量、即ち、６００ｄｐ　ｉ
の主走査方向のデータメモリ容量を有する。そして、各
ラインメモリ６〜８から読み出される画像信号を、それ
ぞれＤｉ、Ｄ２．Ｄ３として、以下説明する。Note that each line memory 6 to 8 has a memory capacity twice as large as the data in the main scanning direction of 300 dpi, that is, 600 dpi
data memory capacity in the main scanning direction. Then, the image signals read from each line memory 6 to 8 are transferred to Di, D2, . This will be explained below as D3.

１４及び１５はデータセレクタ１，２で、上述した各ラ
インメモリ６〜８の読み出し信号Ｄｌ。14 and 15 are data selectors 1 and 2, and read signals Dl for each of the line memories 6 to 8 described above.

Ｄ２．Ｄ３のうち、読み出し動作中の２つの信号を各々
選択する６例えば、ラインメモリ６が書き込み動作で、
ラインメモリ７．８が読み出し動作時には、データセレ
クタ１４はラインメモリ７の読み出しデータＤ２を選択
し、ＤＳＩ信号を比較判別回路１０に出力する。また、
データセレクタ１５はラインメモリ８の読み出しデータ
Ｄ３を選択し、ＤＳ２信号を比較判別回路１ｏに出力す
る。そして、ＤＳ１信号とＤＳ２信号を入力した比較判
別回路１０は、各々のデータを比較して、その結果に応
じた出力信号ｘ、、ｘ２、Ｘ５、をパルス幅変調回路２
０に出力する。D2. For example, if the line memory 6 is in a write operation,
When the line memory 7.8 is in a read operation, the data selector 14 selects the read data D2 of the line memory 7 and outputs the DSI signal to the comparison/determination circuit 10. Also,
The data selector 15 selects the read data D3 of the line memory 8 and outputs the DS2 signal to the comparison/determination circuit 1o. The comparison/determination circuit 10 inputting the DS1 signal and the DS2 signal compares each data and outputs output signals x, , x2, and X5 according to the result to the pulse width modulation circuit 2.
Output to 0.

くパルス幅補正の説明〉 このパルス幅変調回路２ｏは、第４Ｃ図で示すように、
“３”ビットの入力信号ｘ１、Ｘ２．Ｘ３を所定の波形
２０１〜２０３により補正し、ラインメモリ９に出力す
る回路である。三角波選択回路２００は、例えば、アナ
ログスイッチ等であり、出力信号ｘ１、Ｘ２．Ｘ３を入
力すると、所定の論理（例えば出力信号Ｘ、〜ｘ３の“
３”ビットのうち、複数のビットが「１」であっても、
ｘｌのビットがｒｌＪであれば２０２の波形を、ｘｌの
ビットがｒＯＪでｘ３のビットがｒｌＪのときは２０１
の波形を、或はχ２のビットのみが「１」であれば２０
３の波形をそれぞれ選択する。）に従って、３つの三角
波のうち１つの三角波を選択する回路である。次に、加
算器２０４は入力したｘ１〜ｘ３ビットを一意的に加算
したパルス値を出力する。そして、コンパレータ２０５
が加算器２０４からのパルス値と、選択された三角波と
をあらかじめ設定されているレベル値により、比較した
後、ラインメモリ９へ出力する。Description of Pulse Width Correction This pulse width modulation circuit 2o, as shown in FIG. 4C,
“3” bit input signals x1, X2 . This circuit corrects X3 using predetermined waveforms 201 to 203 and outputs it to the line memory 9. The triangular wave selection circuit 200 is, for example, an analog switch or the like, and outputs the output signals x1, X2 . When X3 is input, a predetermined logic (for example, output signal
Even if multiple bits among the 3” bits are “1”,
If the bit of xl is rlJ, the waveform is 202, and if the bit of xl is rOJ and the bit of x3 is rlJ, the waveform is 201.
waveform, or 20 if only the bit of χ2 is “1”
Select each of the 3 waveforms. ), this circuit selects one triangular wave out of three triangular waves. Next, the adder 204 outputs a pulse value obtained by uniquely adding the input x1 to x3 bits. And comparator 205
compares the pulse value from the adder 204 and the selected triangular wave using a preset level value, and then outputs it to the line memory 9.

尚、この出力信号を記憶するラインメモリ９のメモリ容
量は、上述した各ラインメモリ６〜８の３倍の容量を有
する。そして、このラインメモリ９の書き込み及び読み
出し用のクロックには、ＬＣＬＫ　１が用いられ、各ラ
インメモリ６〜８及びラインメモリ９の書き込み、読み
出し動作の制御とデータセレクタ１４．１５の選択制御
は、デバイス制御回路３によって実行される。Note that the memory capacity of the line memory 9 that stores this output signal is three times that of each of the line memories 6 to 8 described above. The LCLK 1 is used as a clock for writing and reading the line memory 9, and the writing and reading operations of each of the line memories 6 to 8 and the line memory 9 and the selection control of the data selectors 14 and 15 are as follows. This is executed by the device control circuit 3.

次に、データセレクタ１６は、各ラインメモリ６〜８か
ら読み出される各信号Ｄ１〜Ｄ３、及びラインメモリ９
から読み出される信号Ｄ４の中からいずれかの信号を選
択し、レーザ駆動信号ＬＤとして出力する。そして、そ
の選択制御も同様にデバイス制御回路３によって行われ
る。Next, the data selector 16 selects each signal D1 to D3 read from each line memory 6 to 8 and the line memory 9
One of the signals D4 read from the signal D4 is selected and outputted as the laser drive signal LD. The selection control is similarly performed by the device control circuit 3.

次に、上述した比較判別回路１０の一例を第５図で示す
構成図を参照して、以下に説明する。Next, an example of the comparison/discrimination circuit 10 described above will be described below with reference to the configuration diagram shown in FIG.

図示するように、入力信号ＤＳＬ及びＤＳ２は各々７ビ
ツトのシフトレジスタ１７．１８に入力される。各々の
シフトレジスタのシフト出力Ａ。As shown, input signals DSL and DS2 are each input to 7-bit shift registers 17 and 18. Shift output A of each shift register.

Ｂ、Ｃ，Ｄ、Ｅ、Ｆ、Ｇ、及びａ、ｂ、ｃ、ｄ。B, C, D, E, F, G, and a, b, c, d.

ｅ、ｆ、ｇは論理回路１９に入力される。ここで注目す
る画素を主走査方向に３分割し、その各々を以下に示す
論理式により論理演算を行い、その結果、出力信号Ｘ、
〜ｘ３の“３ビツト”信号が設定される。e, f, and g are input to the logic circuit 19. The pixel of interest here is divided into three parts in the main scanning direction, and a logical operation is performed on each part according to the logical formula shown below. As a result, the output signal X,
A "3-bit" signal of ~x3 is set.

以下余白 ｘ＋　　＝Ａａｂｃｄｅｆ＋Ｆａｂｃｄｅｆ＋Ｂｂｃｄ
ｅ　　　＋Ｅｂｃｄｅ ＋Ｃｃｄ　　　　　　＋Ｄｄ ＋ＡＢＣＤＥＦ＋ａｂｃｄａｆ ＝　　　（Ａ＋Ｆ）ａｂｃｄｅｆ ＋　　（Ｂ＋Ｅ）ｂｃｄｅ ＋　　（Ｃｃ＋Ｄ）ｄ ＋ＡＢＣＤＥＦ＋ａｂｃｄｅｆ Ｘ２　　＝Ａａｂｃｄｅｆｇ＋Ｇａｂｃｄｅｆｇ＋Ｂｂ
ｃｄｅｆ　　　＋Ｆｂｃｄｅｆ ＋Ｃｃｄｅ　　　　　　＋Ｅｃｄｅ ＋Ｄｄ＋ＢＣＤＥＦ＋ｂｃｄｓ　　ｆ ＝　　　（Ａ＋Ｇ）ａｂｃｄｅｆｇ ＋　　（Ｂ＋Ｆ）ｂｃｄｅｆ ＋　　（Ｃ＋Ｅ）ｃｄｅ ＋Ｄｄ＋ＢＣＤＥＦ十ｂｃｄｅ　ｆ Ｘ３　　＝Ｂｂｃｄｅｆ　　ｇ＋Ｇｂｃｄｅｆ　　ｇ＋
Ｃｃｄｅｆ　　　＋Ｆｃｄｅｆ ＋Ｄｄ　　　　　　　　＋Ｅｄｅ ＋ＢＣＤＥＦＧ＋ｂｃｄｅｆ　ｇ ＝　　　（Ｂ＋Ｇ）ｂｃｄｅｆｇ ＋　　（Ｃ＋Ｆ）ｃｄｅｆ ＋　　（Ｄ＋Ｅｅ）ｄ ＋ＢＣＤＥＦＧ＋ｂｃｄｅ　　ｆ　　ｇ上述した論理式
を実現するものとして、第７図に示すような、メモリＦ
ＲＯＭを用いて構成することができる。図示するように
入力信号Ａ−Ｇ、ａＮｇは、ＦＲＯＭのアドレス信号と
してＡ。〜Ａ　８．に接続され、出力信号ｘ１〜Ｘ、が
Ｄ１〜Ｄ３端子から出力される。この場合、データは予
め上述した論理式に従って書き込まれている。Below margin x+ =Aabcdef+Fabcdef+Bbcd
e +Ebcde +Ccd +Dd +ABCDEF+abcdaf = (A+F)abcdef + (B+E)bcde + (Cc+D)d +ABCDEF+abcdef X2 =Aabcdefg+Gabcdefg+Bb
cdef +Fbcdef +Ccde +Ecde +Dd+BCDEF+bcds f = (A+G)abcdefg + (B+F)bcdef + (C+E)cde +Dd+BCDEF bcde f X3 =Bbcdef g+Gbcdef g+
Ccdef +Fcdef +Dd +Ede +BCDEFG+bcdef g = (B+G)bcdefg + (C+F)cdef + (D+Ee)d +BCDEFG+bcde f gTo realize the above logical formula, a memory F as shown in FIG.
It can be configured using ROM. As shown in the figure, input signals A-G and aNg are A as an address signal for FROM. ~A 8. The output signals x1 to X are output from the D1 to D3 terminals. In this case, data has been written in advance according to the above-mentioned logical formula.

第８図は、本実施例における方法により、印字した結果
を示した図であり、図から分かるように、アルファベッ
トｒａＪのギザギザの部分が第３図に比べて改善されて
いる。FIG. 8 is a diagram showing the result of printing by the method of this embodiment. As can be seen from the diagram, the jagged portion of the alphabet raJ has been improved compared to FIG. 3.

尚、第４Ｂ図は、本実施例におけるデータ変換回路のタ
イミングチャートである。Incidentally, FIG. 4B is a timing chart of the data conversion circuit in this embodiment.

以上説明したように本実施例によれば、アプリケーショ
ンソフトをそのまま使用することが可能であり、また、
最小のメモリ容量で高印字密度の印字を可能にする。As explained above, according to this embodiment, it is possible to use the application software as is, and
Enables high-density printing with minimum memory capacity.

［他の実施例］ 以下、図面を参照して他の実施例を説明する。[Other Examples] Other embodiments will be described below with reference to the drawings.

く構成の説明〉 第９図は、上述したパルス幅変調回路２Ｇをテーブル参
照方式として示した実施例である。Description of Configuration> FIG. 9 is an embodiment showing the above-described pulse width modulation circuit 2G as a table reference system.

図において、２２はカウンタであり、発振回路５より出
力されたクロックＬＣＬＫ　１に従って、後述するアド
レス２４を決定するためのカウンタ値をデコーダ２３に
出力する。２３はデコーダであり、カウンタ２２からの
出力値と比較判別回路１０より出力された出力信号ｘ１
〜ｘ３の結果に応じ、ＲＯＭ２５内のアドレス２４を決
定する。In the figure, 22 is a counter, which outputs a counter value for determining an address 24, which will be described later, to the decoder 23 in accordance with the clock LCLK1 output from the oscillation circuit 5. 23 is a decoder, which outputs the output value from the counter 22 and the output signal x1 output from the comparison/discrimination circuit 10;
The address 24 in the ROM 25 is determined according to the result of ~x3.

２５はＲＯＭであり、第１０図で示す信号ｘ１〜ｘ３と
カウンタ２２により決定されるアドレス２４に対応する
信号２６を出力する。25 is a ROM, which outputs signals x1 to x3 shown in FIG. 10 and a signal 26 corresponding to an address 24 determined by the counter 22.

上述した本実施例では、３００ｄｐ　ｉと６００ｄｐｉ
を例に説明したが、４００ｄｐ　ｉと８００ｄｐｉの組
み合わせでもよい。In this embodiment described above, 300dpi and 600dpi
Although the explanation has been given using an example, a combination of 400 dpi and 800 dpi may also be used.

また、上述した実施例では、プリンタエンジン部は、レ
ーザビームプリンタを例に説明したが、ＬＥＤプリンタ
、インクジェットプリンタでも良い。Furthermore, in the above-described embodiments, the printer engine section is explained using a laser beam printer as an example, but it may also be an LED printer or an inkjet printer.

さらに、上述した実施例では、注目画素を囲む前後１４
個の画素を対象とする論理式によって、補間データを決
定したが、１４以上でも良いし、論理式も１本例だけで
なく、他の論理式でも良い。Furthermore, in the embodiment described above, 14 pixels surrounding the pixel of interest
Although the interpolation data is determined by a logical formula for each pixel, it may be 14 or more, and the logical formula is not limited to this example, but may be other logical formulas.

また、注目画素を主走査方向に３分割したが、４分割以
上でも良い。Further, although the pixel of interest is divided into three in the main scanning direction, it may be divided into four or more.

［発明の効果］ 以上説明したように本発明によれば、特別なアプリケー
ションソフトを用いることなく、ドツト密度の変換を行
うことができる。[Effects of the Invention] As explained above, according to the present invention, dot density can be converted without using special application software.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はレーザビームプリンタの構成を説明する図、 第２図は従来例でのドツト構成を示す図、第３図はドツ
ト変換をした場合を示す図、第４Ａ図は本実施例におけ
るデータ変換回路のブロック構成図、 第４Ｂ図は本実施例におけるデータ変換回路のタイミン
グチャート、 第４Ｃ図は本実施例におけるパルス幅変調回路の構成を
示す図、 第５図は本実施例における比較判別回路の構成を示す図
、 第６図は本実施例における注目画素とビットの関係を示
す図、 第７図は本実施例における論理回路の一構成例を示す図
、 第８図は本実施例でのドツト構成を示す図、第９図は他
の実施例におけるパルス幅変調回路の構成を示す図、 第１０図は第９図でのアドレスと信号の関係を示す図で
ある。 図中、１・・・逓倍回路、２・・・デマルチプレクサ、
３・・・デバイス制御回路、４・・・水平同期信号発生
回路、５・・・発振回路、６〜９・・・ラインメモリ、
１０・・・比較判別回路、１１〜１３・・・切換回路、
１４〜１６・・・データセレクタ、１７，１８．２０・
・・シフトレジスタ、１９・・・論理回路、２１・・・
分周器である。 第２ 第８ 図 第９ 図Figure 1 is a diagram explaining the configuration of a laser beam printer, Figure 2 is a diagram showing the dot configuration in the conventional example, Figure 3 is a diagram showing the case where dot conversion is performed, and Figure 4A is the data in this embodiment. FIG. 4B is a timing chart of the data conversion circuit in this embodiment. FIG. 4C is a diagram showing the configuration of the pulse width modulation circuit in this embodiment. FIG. 5 is a comparison diagram in this embodiment. FIG. 6 is a diagram showing the relationship between the pixel of interest and bits in this example. FIG. 7 is a diagram showing an example of the configuration of a logic circuit in this example. FIG. 8 is a diagram showing the configuration of a logic circuit in this example. 9 is a diagram showing the configuration of a pulse width modulation circuit in another embodiment. FIG. 10 is a diagram showing the relationship between addresses and signals in FIG. 9. In the figure, 1...multiplier circuit, 2... demultiplexer,
3... Device control circuit, 4... Horizontal synchronization signal generation circuit, 5... Oscillation circuit, 6 to 9... Line memory,
10... Comparison/discrimination circuit, 11-13... Switching circuit,
14-16...Data selector, 17,18.20.
...Shift register, 19...Logic circuit, 21...
It is a frequency divider. 2 8 Figure 9

Claims (1)

【特許請求の範囲】[Claims] （１）第１のドット密度のドット情報を受信する第１ド
ット情報受信手段と、 該第１ドット情報受信手段からのドット情報を記憶する
記憶手段と、 該記憶手段に格納されたドット情報に基づいて第２のド
ット密度の補間ドット情報を生成する第２ドット情報生
成手段と、 該第２ドット情報生成手段での補間ドット情報を所定パ
ルスにより補正するパルス幅補正手段と、 前記ドット情報或は補正された補間ドット情報を出力す
る出力手段とを有することを特徴とする画像処理装置。(1) first dot information receiving means for receiving dot information of a first dot density; storage means for storing dot information from the first dot information receiving means; and dot information stored in the storage means. a second dot information generating means for generating interpolated dot information of a second dot density based on the second dot density; a pulse width correcting means for correcting the interpolated dot information in the second dot information generating means by a predetermined pulse; An image processing apparatus comprising: output means for outputting corrected interpolated dot information.