JPH02181949A - Semiconductor integrated circuit device - Google Patents
Semiconductor integrated circuit deviceInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 10
- 230000010354 integration Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 101100272590 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIT2 gene Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は、半導体集積回路に係わり、特に基本セルのみ
で構成されるマスクスライス方式を適用して作成される
半導体集積回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit manufactured by applying a mask slicing method consisting only of basic cells.
従来から半導体集積回路を作成する上で、マスクスライ
ス方式と呼ばれるものが存在する。Conventionally, there has been a method called a mask slicing method in producing semiconductor integrated circuits.
このマスクスライス方式は、一つの半導体チップ中に複
数のトランジスタから成る基本セルの複数個を配置して
セルブロック（基本セル列）を作成しておき、品種に応
じて作成された配線マスクを用いて基本セルのトランジ
スタ間を接続する加工を施すことにより、所望の動作を
達成するＬＳＩを完成させようとするものである。This mask slicing method creates a cell block (basic cell row) by arranging multiple basic cells consisting of multiple transistors in one semiconductor chip, and then uses a wiring mask created according to the product type. The aim is to complete an LSI that achieves the desired operation by performing processing to connect transistors of basic cells.
第２図に、このマスクスライス方式を適用して作成した
一般的なＬＳＩのパターンを表すチップの平面図を示す
。FIG. 2 shows a plan view of a chip representing a general LSI pattern created by applying this mask slicing method.
第２図において、千ツブ１６の周辺部にボンディングパ
ッド１７の領域とＥｌＯ用セ小セル１８域が存在し、チ
ップ内部には基本セル１９を連ねて形成した基本セル列
５０が一定間隔で配列されている。これらのセル間は配
線領域として用いられる。In FIG. 2, a bonding pad 17 area and an ElO cell 18 area are present in the periphery of the tube 16, and basic cell rows 50 formed by connecting basic cells 19 are arranged at regular intervals inside the chip. has been done. The space between these cells is used as a wiring area.
上記基本セル１９は、所望の論理機能、記憶機能等を得
る為の単位素子であり、Ｉ１０用セル１８は、集積回路
内とその外部との論理レベルの変換回路や駆動能力増強
の為のバッファを構成する為の素子群である。そして、
ボンディングパッド１７は、内部回路と外囲器端子を接
続する為のパッドである。The basic cell 19 is a unit element for obtaining a desired logic function, storage function, etc., and the I10 cell 18 is a logic level conversion circuit between inside and outside the integrated circuit, and a buffer for increasing driving capacity. This is a group of elements for configuring the . and,
The bonding pad 17 is a pad for connecting the internal circuit and the envelope terminal.
上記基本セル１９の具体的なレイアウトの従来例として
は、例えば特開昭６２−２５６４６８号に記載されたも
のが存在する。As a conventional example of a specific layout of the basic cell 19, there is one described, for example, in Japanese Patent Laid-Open No. 62-256468.
この従来例における基本セルの具体的なレイアウトの平
面形状を第３図に示して説明する。The planar shape of the specific layout of the basic cell in this conventional example is shown in FIG. 3 and will be explained.
第３図において、１はｐ−チャネルトランジスタ領域、
２はｎ−チャネルトランジスタ領域を示し、これら二つ
の領域は一対に形成されてなる。In FIG. 3, 1 is a p-channel transistor region;
2 indicates an n-channel transistor region, and these two regions are formed as a pair.
このｐ−チャネルトランジスタ領域１には、ｐ−チャネ
ルトランジスタＰ＋、Ｐｚが形成され、またｎ−チャネ
ルトランジスタ領域２には、ｎ −チャネルトランジス
タｎ Ｉ ＋ ｎＺが形成されている。さらに、５は
Ｐ−チャネルトランジスタのポリシリコンゲート電極、
８はｎ−チャネルトランジスタのポリシリコンゲート電
極を示している。In this p-channel transistor region 1, p-channel transistors P+, Pz are formed, and in the n-channel transistor region 2, an n-channel transistor nI+nZ is formed. Furthermore, 5 is a polysilicon gate electrode of a P-channel transistor;
8 indicates the polysilicon gate electrode of the n-channel transistor.
前記従来のマスクスライス方式では、第３図に示す基本
セルを第２図の基本セル列５０に配置し、この基本セル
を所定の配線パターンで結線することによりチップに論
理回路及び記憶回路等を形成している。In the conventional mask slicing method, the basic cells shown in FIG. 3 are arranged in the basic cell row 50 shown in FIG. is forming.
〔発明が解決しようとする課題］
上記第３図で示す基本セルを用いてＳＲＡＭ（スタテッ
クランダムアクセスメモリー）を構成した場合の平面図
を第４図に示して説明する。[Problems to be Solved by the Invention] A plan view of an SRAM (static random access memory) constructed using the basic cell shown in FIG. 3 above will be described with reference to FIG. 4.
ＲＡＭセルは、基本セル列５０に隣接配置された１９−
１．１９−２．１９−３の三つの基本セルによって構成
されている。このうち、１９−２の基本セルによってＲ
ＡＭセル１ビツトが形成されている。The RAM cells are 19-1 arranged adjacent to the basic cell row 50.
It is composed of three basic cells: 1.19-2.19-3. Of these, R
One bit of AM cell is formed.
ところで、ＲＡＭセル１ビツトに対しては、スイッチ部
分になるゲートであるパストランジスタを複数必要とす
る。そこで、基本セル中のｎ−チャネルトランジスタに
よりパストランジスタを構成する必要がある。従って、
基本セル１９−２の両サイドに存在する二つの基本セル
１９−１．１９−３のｎ−チャネルトランジスタ７０．
７１を用いてパストランジスタ構成することになるが、
これでは、基本セル１９−１．１９−３に存在する合計
六個のｐ、ｎ−チャネルトランジスタが無駄となる。By the way, for one bit of a RAM cell, a plurality of pass transistors, which are gates serving as switch parts, are required. Therefore, it is necessary to construct a pass transistor using an n-channel transistor in the basic cell. Therefore,
Two elementary cells 19-1, 19-3, on both sides of elementary cell 19-2, n-channel transistors 70.
71 will be used to configure a pass transistor,
In this case, a total of six p, n-channel transistors present in basic cell 19-1, 19-3 are wasted.
チップ上での記憶回路領域の占める面積は大きい。上記
の如く基本セルを用いてＳＲＡＭを作成する場合、前記
第４図に示すように複数のｐ、 ｎ−チャネルトラン
ジスタが無駄となると、基本セルの使用効率が低下する
と共に、記憶回路領域の占有面積が相対的に大きくなり
、その分論理回路領域の占有面積が小さくなる。従って
、高い集積密度を得られないと共に、高性能の半導体集
積回路を得ることが出来ないと云う課題があった。The memory circuit area on the chip occupies a large area. When creating an SRAM using basic cells as described above, if a plurality of p, n-channel transistors are wasted as shown in FIG. The area becomes relatively large, and the area occupied by the logic circuit area becomes correspondingly small. Therefore, there are problems in that it is not possible to obtain a high integration density and it is not possible to obtain a high-performance semiconductor integrated circuit.
そこでこのような未解決の課題を解決する為に、本発明
では、基本セルの使用効率を向上することにより、高い
集積密度を達成でき、その結果高性能な半導体集積回路
を提供することを目的とする。Therefore, in order to solve such unresolved problems, the present invention aims to provide a high-performance semiconductor integrated circuit that can achieve high integration density by improving the usage efficiency of basic cells. shall be.
上記目的を解決する為に本発明は、ｐ−チャネルトラン
ジスタ領域とｎ−チャネルトランジスタ領域とが一対に
形成された基本セルの複数個が、マトリックス状に配列
されてなる基本セル列と、複数の入出力用セルと、複数
のボンディングパッドと、を備えてなる半導体集積回路
において、前記基本セルには、さらにｎ−チャネルトラ
ンジスタ領域が付加されてなることを特徴とする。In order to solve the above object, the present invention provides a basic cell row in which a plurality of basic cells in which a p-channel transistor region and an n-channel transistor region are formed as a pair are arranged in a matrix; A semiconductor integrated circuit comprising an input/output cell and a plurality of bonding pads, characterized in that an n-channel transistor region is further added to the basic cell.
上記本発明の基本セルを用いてマスクスライス方式によ
り半導体集積回路を作成する際、ＳＲＡＭのパストラン
ジスタを基本セルと一体に付加されたｎ−チャネルトラ
ンジスタを用いて作成することができる。When a semiconductor integrated circuit is fabricated by the mask slicing method using the basic cell of the present invention, the SRAM pass transistor can be fabricated using an n-channel transistor added integrally with the basic cell.
従って、一つの基本セルによってＳＲＡＭを作成するこ
とが可能となる。その結果、前記第４図で示す如くのＲ
ＡＭセルの面積の無駄がなくなり、基本セルの使用効率
が向上すると共に、記憶領域のチップ上での占有面積を
少な（することができる為、その分高い集積密度を得る
ことができ、その結果、高性能の半導体集積回路を得る
ことが可能となる。Therefore, it is possible to create an SRAM using one basic cell. As a result, R as shown in FIG.
This eliminates wasted area of the AM cell, improves the usage efficiency of the basic cell, and also reduces the area occupied by the memory area on the chip, resulting in a correspondingly higher integration density. , it becomes possible to obtain a high-performance semiconductor integrated circuit.
次に本発明に係る半導体集積回路の一実施例について説
明する。Next, an embodiment of the semiconductor integrated circuit according to the present invention will be described.
第１図は、この実施例に用いられる基本セルの平面図を
示したものである。尚、第１図において前記第３図に説
明したと同様の部分については、その説明を省略する。FIG. 1 shows a plan view of a basic cell used in this embodiment. Note that the explanation of the same parts in FIG. 1 as those explained in FIG. 3 will be omitted.
第１図において、ｎ−チャネルトランジスタ領域２の側
端部には新たに付加されたｎ−チャネルトランジスタｎ
３ ＋ １４を有する他のｎ′−チャネルトランジ
スタ領域３が形成されている。尚、工２はｎ−チャネル
トランジスタのポリシリコンゲート電極、１４はｎ基板
コンタクト用の拡散層、１５はｐ基板コンタクト用の拡
散層を示す。In FIG. 1, a newly added n-channel transistor n is located at the side end of the n-channel transistor region 2.
Another n'-channel transistor region 3 having 3+14 is formed. Note that reference numeral 2 indicates a polysilicon gate electrode of an n-channel transistor, 14 a diffusion layer for an n-substrate contact, and 15 a diffusion layer for a p-substrate contact.
第１図に示した基本セルを用いて所定のＡＩ配線を施し
、ＳＲＡＭを作成した。第５図にこのＡＩ配線を施した
基本セルの平面図を示す。第５図において、斜線が形成
されている部分２４は、−層目のＡＩ配線を示し、２５
は二Ｎ口のＡＩ配線を示す。そして、２１はピアホール
であり、２２はコンタクトホールを示す。さらに、２０
はｐ基板コンタクト、２３はｎ基板コンタクトを示す。Using the basic cell shown in FIG. 1, predetermined AI wiring was applied to create an SRAM. FIG. 5 shows a plan view of a basic cell provided with this AI wiring. In FIG. 5, the hatched portion 24 indicates the −th layer AI wiring, and the 25
shows the 2N-port AI wiring. Further, 21 is a peer hole, and 22 is a contact hole. In addition, 20
23 indicates a p-substrate contact, and 23 indicates an n-substrate contact.
また、Ｖ、、、Ｖ。、は基本セルの拡散層の部分に接続
された電源を示す。Also, V,,,V. , indicates a power supply connected to the diffusion layer portion of the basic cell.
第６図は第５図の等価回路である。この第６図は、ＳＲ
ＡＭの単位素子の構成を示すものであり、二つのインバ
ータ６０．６１がリング状に結合される事により、ラッ
チ回路６２が形成されている。FIG. 6 is an equivalent circuit of FIG. 5. This figure 6 shows the SR
This shows the configuration of an AM unit element, and a latch circuit 62 is formed by connecting two inverters 60 and 61 in a ring shape.
第６図のＳＲＡＭ素子において、ＷＯＲＤ線を高レベル
にするとｎＭＯｓトランジスタで構成されるスイッチＴ
ＮＩ、ＴＮ２がＯＮ状態となり、中央のインバータ二個
で構成されたラッチ回路とビット線とが電気的に結合さ
れ、Ｂ ＩＴＩ及びＢＩＴ２との値がラッチ回路内に記
憶される。In the SRAM element shown in Fig. 6, when the WORD line is set to high level, the switch T consisting of an nMOS transistor
NI and TN2 are turned on, the latch circuit made up of two central inverters and the bit line are electrically coupled, and the values of BITI and BIT2 are stored in the latch circuit.
前記第１図で示すｐ−チャネルトランジスタ領域１とｎ
−チャネルトランジスタ領域２により第６図で示すラッ
チ回路６２が構成され、ｎ−チャネルトランジスタ領域
２側端部に存在するｎ−チャネルトランジスタ領域３の
二つのｎ−チャネルトランジスタｎ ３ ＋ ｎ ４
により、第６図で示すスイッチＴＮＩ、ＴＮ２がそれぞ
れ形成される。The p-channel transistor regions 1 and n shown in FIG.
- The latch circuit 62 shown in FIG. 6 is configured by the channel transistor region 2, and the two n-channel transistors n 3 + n 4 of the n-channel transistor region 3 existing at the end of the n-channel transistor region 2
As a result, the switches TNI and TN2 shown in FIG. 6 are formed.
従って、第１図に示す基本セルを用いれば、一つの基本
セルでＳＲＡＭ−単位を作成することが出来る。Therefore, by using the basic cell shown in FIG. 1, it is possible to create an SRAM unit with one basic cell.
前記第３図で示したように、スイッチＴＮＩ。As shown in FIG. 3 above, the switch TNI.
ＴＮ２に相当するｎ−チャネルトランジスタｎ３＋ｎ４
を有しない従来の基本セルを用いて第４図の如＜ＳＲＡ
Ｍを構成しようとすると、複数のｐｎ−チャネルトラン
ジスタが無駄となる。これに対し、第１図に示す基本セ
ルを用いてＳＲＡＭを構成すると無駄になるトランジス
タが存在しない為、基本セルの使用効率を向上した状態
で、マスクスライス方式を利用した半導体集積回路を作
成すること可能となる。n-channel transistor n3+n4 corresponding to TN2
As shown in Fig. 4, using a conventional basic cell without SRA
Multiple pn-channel transistors are wasted when attempting to configure M. On the other hand, if an SRAM is configured using the basic cells shown in Fig. 1, there are no wasted transistors, so a semiconductor integrated circuit using the mask slicing method can be created with improved basic cell usage efficiency. It becomes possible.
上記本実施例において、ＳＲＡＭのスイッチ部分を構成
するトランジスタとしてｎ−チャネルトランジスタを用
いているが、これはｎ−チャネルトランジスタはｐ−チ
ャネルトランジスタに比べて動作速度が速い為である。In this embodiment, n-channel transistors are used as transistors constituting the switch portion of the SRAM, because n-channel transistors operate faster than p-channel transistors.
特に、ＳＲＡＭの動作速度はスピードが要求され、でき
る限りの早くアクセスしてデータの出し入れを実行する
必要があり、このことに対処する為にｎ−チャネルトラ
ンジスタを用いたものである。In particular, SRAM requires high operating speed, and it is necessary to access and read and write data as quickly as possible. To cope with this, n-channel transistors are used.
ＳＲＡＭにおけるデータの出し入れを行うスイッチ部分
のｎ−チャネルトランジスタの設置位置については、第
１図の実施例に限定されず必要に応じて他の位置を選定
することも可能である。The installation position of the n-channel transistor in the switch section for inputting and outputting data in the SRAM is not limited to the embodiment shown in FIG. 1, and other positions may be selected as necessary.
また、上記実施例では基本セルを用いてＳＲＡＭを作成
する場合について説明したが、２人力ＮＡＮＤ回路や、
２人力ＮＯＲ回路等の他の論理回路を作成する上で本発
明に係る基本セルを用いるこ七は一向に差し支えが無い
。In addition, although the above embodiment describes the case where an SRAM is created using basic cells, a two-man NAND circuit,
There is no problem in using the basic cell according to the present invention to create other logic circuits such as a two-man NOR circuit.
以上説明したように本発明によれば、一つの基本セルに
よってＳＲＡＭを作成することが可能となるので、基本
セルの使用効率が向上すると共に、記憶領域のチップ上
での占有面積を少なくすることができる結果、その分集
積密度を高くすることができ、高性能の半導体集積回路
を得ることが可能となる。As explained above, according to the present invention, it is possible to create an SRAM using one basic cell, which improves the usage efficiency of the basic cell and reduces the area occupied by the storage area on the chip. As a result, the integration density can be increased accordingly, making it possible to obtain a high-performance semiconductor integrated circuit.
第１図は、本発明に係る半導体集積回路の一実施例に用
いられる基本セルの平面図、第２図はマスクスライス方
式を適用して作成した一般的なＬＳＩのパターンを表す
チップの平面図、第３図は従来例における基本セルの具
体的なレイアウトの平面形状を示す平面図、第４図は第
３図で示す基本セルを用いてＳＲＡＭを構成した場合の
平面図、第５図はＡ１配線を施してＳＲＡＭを構成した
本発明の基本セルの平面図、第６図は第５図の等価回路
図である。
図中、１はｐ−チャネルトランジスタ領域、２゜３はｎ
−チャネルトランジスタ領域、１７はボンデングパッド
、１８はＩ１０用セル、工９は基本セル、５０は基本セ
ル列を示す。FIG. 1 is a plan view of a basic cell used in an embodiment of a semiconductor integrated circuit according to the present invention, and FIG. 2 is a plan view of a chip showing a general LSI pattern created by applying the mask slicing method. , FIG. 3 is a plan view showing the specific layout of the basic cell in the conventional example, FIG. 4 is a plan view of an SRAM configured using the basic cell shown in FIG. 3, and FIG. FIG. 6 is a plan view of a basic cell of the present invention in which an SRAM is constructed by applying A1 wiring, and is an equivalent circuit diagram of FIG. 5. In the figure, 1 is a p-channel transistor region, 2°3 is an n
- Channel transistor region, 17 is a bonding pad, 18 is a cell for I10, 9 is a basic cell, and 50 is a basic cell column.
Claims (1)
ランジスタ領域とが一対に形成された基本セルの複数個
が、マトリックス状に配列されてなる基本セル列と、複
数の入出力用セルと、複数のボンディングパッドと、を
備えてなる半導体集積回路において、前記基本セルには
、さらにｎ−チャネルトランジスタ領域が付加されてな
ることを特徴とする半導体集積回路。(1) A basic cell row in which a plurality of basic cells in which a p-channel transistor region and an n-channel transistor region are formed as a pair are arranged in a matrix, a plurality of input/output cells, and a plurality of basic cells. A semiconductor integrated circuit comprising a bonding pad, wherein the basic cell further includes an n-channel transistor region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP231889A JPH02181949A (en) | 1989-01-09 | 1989-01-09 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP231889A JPH02181949A (en) | 1989-01-09 | 1989-01-09 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02181949A true JPH02181949A (en) | 1990-07-16 |
Family
ID=11525980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP231889A Pending JPH02181949A (en) | 1989-01-09 | 1989-01-09 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02181949A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449225A (en) * | 1990-10-17 | 1995-09-12 | Alfred Teves Gmbh | Master cylinder with two internal valves |
| US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
-
1989
- 1989-01-09 JP JP231889A patent/JPH02181949A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449225A (en) * | 1990-10-17 | 1995-09-12 | Alfred Teves Gmbh | Master cylinder with two internal valves |
| US6166560A (en) * | 1996-09-09 | 2000-12-26 | Sanyo Electric Co., Ltd. | Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device |
| US6369412B1 (en) | 1998-01-29 | 2002-04-09 | Sanyo Electric Co., Ltd. | Semiconductor integrated device comprising a plurality of basic cells |
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