JPH021812A - Gradation control method, gradation controller, and multigradational display system - Google Patents
Gradation control method, gradation controller, and multigradational display systemInfo
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Landscapes
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Abstract
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、液晶デイスプレィ等の階調制御に用いて好
適な階調制御方法、階調制御装置および多階調表示シス
テムに関する。DETAILED DESCRIPTION OF THE INVENTION "Field of Industrial Application" The present invention relates to a gradation control method, gradation control device, and multi-gradation display system suitable for use in gradation control of liquid crystal displays and the like.
「従来の技術」
液晶デイスプレィは、従来モノクロ単階調のものしかな
かったため、多階調表示を行う際には、フレームレイト
コントロールが行われていた。このフレームコントロー
ルは、一画面を複数のフレームで構成し、ドツトをオン
とするフレームの数を制御することによって階調を表現
するものである。``Prior Art'' Conventional liquid crystal displays have only been monochrome and have single gradations, so frame rate control has been required when displaying multiple gradations. With this frame control, one screen is made up of a plurality of frames, and gradations are expressed by controlling the number of frames in which dots are turned on.
しかし、階調数が多い場合は、フレームの数か増えるた
め、フリッカ(ドツトのちらつき)か目立ち、画面が見
づらくなるという問題か生じた。However, when the number of gradations is large, the number of frames increases, causing noticeable flicker (flickering of dots) and making the screen difficult to see.
一方、パルス幅制御(PWM)によってドツトを駆動す
る信号の実効値を制御し、これにj;って、多階7a+
表示を可能とするデイスプレィドライバが近年開発され
つつある。この方式によれば、階調数とフレーム数とは
関係かないので、多階調表示を行う場合でら、フレーム
数を増やす必要がなく、フリッカが問題となることはな
い。On the other hand, the effective value of the signal that drives the dots is controlled by pulse width control (PWM), and the multi-level 7a+
Display drivers that enable display have been developed in recent years. According to this method, there is no relationship between the number of gradations and the number of frames, so there is no need to increase the number of frames even when displaying multiple gradations, and flicker does not become a problem.
[発明か解決しようとする課題j
しかしながら、PWM方式のデイスプレィドライバにお
いて、例えば、16階階調度の階」11表示を行おうと
すると、駆動信号のパルス幅か16種必要となり、駆動
信号のパルス幅が短く、駆動信号に含まれろ高周波成分
が多くなる。この場合、デイスプレィを構成するマトリ
クス電極は、インピーダンスが高く、かつ、浮遊容1が
大きいため、高周波成分が多い部分においては、駆動信
号の波形が質なってしまう。この結果、デイスプレィ画
筒中において、高周波成分の多い部分と、少ない部分と
では輝度にムラが生じてしまうという問題が生じる。[Problem to be solved by the invention] However, when trying to display 11 levels of 16 gradations in a PWM display driver, for example, 16 types of drive signal pulse widths are required; The width is short, and the drive signal contains many high frequency components. In this case, since the matrix electrodes constituting the display have high impedance and a large floating capacitance 1, the waveform of the drive signal becomes poor in parts where there are many high frequency components. As a result, a problem arises in that, in the display barrel, brightness is uneven between areas with a large amount of high-frequency components and areas with a small amount of high-frequency components.
この発明は、上記課題を解決するためになされたもので
、輝度ムラがなく、また、フリッカの問題ら生じない階
調制御方法、階調制御装置および多階調表示システムを
提供することを目的としている。The present invention was made to solve the above problems, and an object thereof is to provide a gradation control method, a gradation control device, and a multi-gradation display system that are free from uneven brightness and do not cause flicker problems. It is said that
「課題を解決するための手段」
」−述した課題を解決するために、請求項(1)に記5
或の発明においては、信号7u極と走査電極とのマトリ
クスによって構成される表示パネルの階調を制御する階
1周制御方法において、前記信号TTS極への駆動信号
のパルス幅を制御することによって階J1qを制御する
とともに、このパルス幅制御の各階調の間をフレームレ
イトコントロールによってさらに階調制御することを特
徴としている。``Means for solving the problem'' - In order to solve the stated problem, the method stated in claim (1)
In one aspect of the invention, in a one-round control method for controlling the gray level of a display panel configured by a matrix of signal 7u poles and scanning electrodes, the method comprises: controlling the pulse width of a drive signal to the signal TTS pole; The present invention is characterized in that, in addition to controlling the level J1q, tone control is further performed between each tone level of this pulse width control by frame rate control.
請求項(2)に記載の発明においては、信号電極と走査
電極とのマトリクスによって構成される表示パネルと、
供給される階調データに基づき前記信号7T!極への駆
動信号のパルス幅を制御し、これにより多階、Jll、
l駆動を行うパルス幅制御ドライバと、このパルス幅制
御トライバの各階調間をフレー2−、レイトコント〔1
−ルによってさらに多階訳、1どする階ユtlデータを
表示面の階調を指示する人力階調データに基づいて作成
するデータ変換手段上を具備することを特徴としている
。In the invention according to claim (2), a display panel configured by a matrix of signal electrodes and scanning electrodes;
Based on the supplied gradation data, the signal 7T! The pulse width of the drive signal to the poles is controlled, and thereby the multi-order, Jll,
A pulse width control driver that performs 1 drive, and a frame 2-, late control [1] between each gradation of this pulse width control driver.
The present invention is characterized in that it further comprises a data converting means for creating gradation unit TL data for multi-level translation and conversion based on manual gradation data indicating the gradation of the display surface.
請求項(3)に記載の発明においては、出力タイミング
か佳aに設定される重みクロックをカウントするタロツ
クカウント手段と、このクロックカウント手段のカウン
ト値とフレームレイトコ1ント〔1−ルが施された階調
データとに基づいて表示パネルへ供給する駆動信号のパ
ルス幅を変J’、+ 4′ろパルス幅変J!、1手段と
を具備=1−ることを特徴としている。In the invention as set forth in claim (3), there is provided a tally counting means for counting the weighted clock set at the output timing or a, and a count value of the clock counting means and a frame rate control [1-1]. The pulse width of the drive signal supplied to the display panel is changed based on the applied gradation data J', +4' and the pulse width J! , 1 means =1-.
請求項(4)に記載の発明に、rjいては、請求項(2
)に記載の階調制御装置におけるデータ変換手段を、I
Yj記表不表示パネルけろドツトを度数の位F11に区
分けし、フレームレイトコント〔1−ルによってに示が
オンとなるフレームを各(1γllJ fiにずらずよ
うに構成しており、請求項(5)、(6)に記載の発明
にあっては、さらに、異なる種類の位相をフリッカが少
なくなるように組み合わせている。In the invention described in claim (4), rj includes claim (2).
), the data conversion means in the gradation control device described in I
The Yj notation non-display panel dots are divided into frequency digits F11, and the frame whose display is turned on by the frame rate control [1-] is configured so that it does not shift to each (1γllJ fi). In the inventions described in 5) and (6), different types of phases are further combined to reduce flicker.
請求項(7)に記載の発明においては、少なくとも1画
面分の画像データが記憶される画像メモリと、この画像
メモリ内の画像データを読出し、これに対応する階調デ
ータを出力すとともに、表示制御用信号を出力するディ
スプレイコントローラと、信号7Ji極と走査電極との
マトリクスによって構成される表示パネルと、供給され
る階調データに基づきriQ記信号電極への駆動信号の
パルス幅を制御し、これにより多階調駆動を行うパルス
幅制御ドライバと、このパルス幅制御ドライバの各階調
間をフレームレイトコントロールによってさらに多階調
とする階調データを前記ディスプレイコントローラが出
力する階調データに基づいて作成するデータ変換手段と
、前記ディスプレイコントローラを制御する中央処理装
置とを具備することを特徴としている。In the invention described in claim (7), there is provided an image memory in which at least one screen worth of image data is stored, and the image data in the image memory is read out, gradation data corresponding thereto is outputted, and the image data is displayed. A display controller that outputs a control signal, a display panel configured by a matrix of signal 7Ji poles and scanning electrodes, and a display panel that controls the pulse width of the drive signal to the riQ signal electrode based on the supplied gradation data, As a result, a pulse width control driver that performs multi-gradation driving, and gradation data that further increases the number of gradations between each gradation level of this pulse width control driver by frame rate control, based on the gradation data output by the display controller. It is characterized by comprising a data conversion means for creating data, and a central processing unit for controlling the display controller.
請求項(8)に記l戟の発明においては、信号電極と走
j’!ET[f極とのマトリクスによって構成される表
示パネルの階調を制御する階調制御方法において、信号
電極への駆動信号のパルス幅を制御するコトによって階
調を制御するとと乙に、このパルス幅制御の各階調の間
をフレームレイトコン)・ロールによってさらに階調制
御する過程と、n)記表示パネルにおけるドツトを1!
敗の位相に区分し、フレームレイトコントロールによっ
て表示がオン七なるフレームを各位1’[J fijに
すらず過程と、+iij記位相のうちの2種を互いに隣
接せぬように配置して2X2ドツトの小マトリクスを1
1′4成し、かっ、用いられる位相の種類を適宜異なら
せた小7トリクスを複数隣接配置して2nX2m(n、
mは整数)の大マトリクスを構成し、この大マトリクス
におけろ各ラインの位…の並び方かすべて兄なるように
する過程とを育することを特徴としている。In the invention as set forth in claim (8), the signal electrode and the running j'! In a gradation control method for controlling the gradation of a display panel configured by a matrix of ET [f poles, the gradation is controlled by controlling the pulse width of the drive signal to the signal electrode. The process of further controlling the gradation between each gradation of the width control by using the frame rate control roll, and n) changing the dots on the display panel to 1!
Divide into the losing phase and display the seven frames that are turned on by the frame rate control. 1 small matrix of
A plurality of small 7 trixes with different types of phases used are arranged adjacently to form a 2nX2m (n,
The method is characterized by composing a large matrix (where m is an integer) and nurturing the process of arranging the positions of each line in this large matrix so that they are all older.
「作用 」
フレームレイトコントロールとP W Mにょる階調制
御が組み合わされるので、それぞれの方法による階調制
御の段数を単一の場合に比べて小さく一4゛ることかで
きる。したがって、フレームレイトコントロールのみの
場合と比べて、フレーム数が少なくなるためフリッカか
低減する。また、PWMのみによる場合と比べて駆動信
号のパルス幅を長くすることかでき、これにより、駆動
信号の周波数成分を下げろことかできろ。したがって、
高インピーダンスの表示パネルを駆動する際においてら
、駆動波形の変化(なまり)か生ぜず、輝度ムラは生し
ない。``Function'' Since frame rate control and tone control using PWM are combined, the number of tone control steps using each method can be reduced to 14 degrees, which is smaller than in the case of a single method. Therefore, compared to the case where only frame rate control is used, the number of frames is reduced, thereby reducing flicker. Furthermore, the pulse width of the drive signal can be made longer than when only PWM is used, thereby making it possible to lower the frequency component of the drive signal. therefore,
When driving a high-impedance display panel, there is no change (rounding) in the drive waveform, and no uneven brightness occurs.
「実施例」
以下、図面を参照してこの発明の実施例について説明す
る。"Embodiments" Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(l:動作原理)
始めに、本実施例におけろ階調制御の原理について説明
する。(l: Principle of Operation) First, the principle of gradation control in this embodiment will be explained.
■多階調制御のための動作原理
本実施例においては、P W M方式とフレームレイト
コントロールとの組み合わせによる階調制御を行う。す
なわち、多階調のPWM液晶デイスプレィドライバによ
って4階調の制御を行い(2ビツト入力のPWM液晶デ
イスプレィドライバを使用)さらに、このPWMによる
各階調の間を5フレームのフレームレイトコントロール
によって51@凋の制御を行うようにしている。ここで
、5階調のフレームレイトコントロールによるドツトの
駆動パターンの例を示すと、第9図に示すようになる。■Operating principle for multi-gradation control In this embodiment, gradation control is performed by a combination of the PWM method and frame rate control. That is, a multi-gradation PWM liquid crystal display driver controls four gradations (a 2-bit input PWM liquid crystal display driver is used), and between each gradation by this PWM, a 5-frame frame rate control is used to control 51 to 4 gradations. I am trying to control @凋. Here, an example of a dot drive pattern using five-gradation frame rate control is shown in FIG. 9.
ここで、」−記組合仕方法に従った場合の階itデータ
CCr0J〜rFJと、各フレームにおけるドツトの表
示状態との関係を第1O図に示す。この図において、■
、■、■、■はPWMデイスプレィドライバによる階調
rOJ、rlJ、r2J「3」を示しており、フレーム
番号の欄に上記階訴j番号■、■、■がある場合は、当
該ドツトがそのフレームにおいて該当する階調で表示さ
れる。Here, FIG. 1O shows the relationship between the floor IT data CCr0J to rFJ and the display state of dots in each frame when the method described in "-" is followed. In this figure, ■
, ■, ■, ■ indicate the gradation rOJ, rlJ, r2J "3" by the PWM display driver, and if the above gradation j numbers ■, ■, ■ are in the frame number column, the corresponding dot is It is displayed in the corresponding gradation in that frame.
また、階調番号が■の場合は、当該ドツトはそのフレー
ムにおいては表示されない。そして、図から解るように
、階調データCCrOJ〜「5」については、P ’v
V Mデイスプレィドライバによる階1四〇、■とフレ
ームレイトコントロールとの組合せに5Lっで階コ8制
御がされ、階調データCCr5 j〜「Δ」については
、PWMデイスプレィドライバによる階調■、■とフレ
ームレイトコントロールとの組合せによって階調制御が
され、また、階調データ「A j〜r F Jについて
は、PWMデイスプレィトライバによる階調■、■とフ
レームレイトコントロールとの組合0゛によって階調制
御がなされるようになっている。Furthermore, when the gradation number is ■, the dot is not displayed in that frame. As can be seen from the figure, for the gradation data CCrOJ ~ "5", P'v
In combination with the VM display driver's level 140 and frame rate control, 5L's level 8 control is performed, and the gradation data CCr5j ~ "Δ" is controlled by the PWM display driver's gradation ■. ,■ and the frame rate control, and for the gradation data "A j~r F J, the combination of the gradation ■, The gradation is controlled by .
■フリッカ低減のための動作県理
フレームレイトコントロールによろフリッカを低is&
するために、フレームレイトコントロールにおける隣
接トソトの位相をずらしている。具体的には、各ドツト
を4つの位相にグループ分けし、各位相について個別に
フレー12レイトコントロールをiテう。■Flicker reduction is achieved by using predefined frame rate control to reduce flicker.
In order to do this, the phases of adjacent frames in the frame rate control are shifted. Specifically, each dot is grouped into four phases, and frame 12 rate control is performed individually for each phase.
ここで、・1つの(ひ川をl\、r3.C,Dとした場
合に、Rf、川へ、B、C,りの関係は、(ケ用へと(
ケ相Bとが〃いに180°すれており、位相Cと位il
l Dとか互いに180°才れでいる。また、位i]A
、Bの平均と位相C,Dの平均とが互いに180°ずれ
ろようになっている。例えば、輝度lの場合(1つのフ
レームのみオンとなる場合)は、各位相におけるドツト
のオンタイミングは、第11図のように設定される。Here, if one (hikawa is l\, r3.C, and D, then the relationship between Rf, river, B, C, and ri is as follows:
Phase B and phase B are 180 degrees apart, and phase C and phase il
L and D are 180 degrees older than each other. Also, position i]A
, B and the average of phases C and D are deviated from each other by 180°. For example, when the brightness is l (when only one frame is turned on), the timing of turning on the dots in each phase is set as shown in FIG.
ここで、各位相における階調を各々AO,AlA2・・
・ BO,[31,I32・・というように表した場
合の、輝度「1」および「2」におけろドツトのオンタ
イミングは第12図に示すようになる。Here, the gradations in each phase are AO, AlA2,...
- When expressed as BO, [31, I32, . . . , the on timing of the dot at luminance "1" and "2" is as shown in FIG.
」二連した各位相A−Dは表示面において第13図に示
す配(4に設定される。図示のように、位相ABCDΔ
BCD・・・・・の順で第0ラインが、位(目B A
I) Cr3 A D C・・・・の順で第1ラインが
、位相D CI3 A I) CB A・・・・・・の
順で第2ラインが、位相CD A 13 Cl)ΔB
・・・の順で第3ラインが各々構成されている。以下の
ラインについても上記第0〜第3ラインの位相構成と同
様となり、上記関係が繰り返される。'' Each of the two consecutive phases A-D is set to 4 on the display screen as shown in FIG. 13. As shown, the phases ABCDΔ
BCD...The 0th line is the place (eye B A
I) Cr3 A DC... The first line is the phase D CI3 A I) CB A... The second line is the phase CD A 13 Cl) ΔB
The third lines are configured in the order of... The following lines also have the same phase configuration as the 0th to 3rd lines, and the above relationship is repeated.
」二連の位相構成によれば、表示面は位相へと位相Bと
で構成される2×2ドツトのブロフクと、位相Cと位相
りとで構成される2×2ドツトのブロックとに分けられ
、さらに、−ヒ記各ブロゾクはfm 、)’!’Iの位
置を逆にした2つのタルーブに分けられろ。これを図示
のようにプロッタ1号[3、Iε8013.013′と
表すと、表示面には、これらのブ【ノックが走査方向に
ブロックE13.OB、Er3Or3・・・の1頃で交
互に・112び、その下の列にブロックO13’lΣB
’、OB−,r’:+3− ・が並ぶ。According to the double phase configuration, the display screen is divided into a 2 x 2 dot block consisting of phase to phase B, and a 2 x 2 dot block consisting of phase C and phase difference. Moreover, -Each brozok is fm, )'! 'Divided into two taroubs with the I position reversed. If this is expressed as plotter No. 1 [3, Iε8013.013' as shown in the figure, these blanks will appear in the scanning direction as blocks E13. 112 alternately around 1 of OB, Er3Or3..., and block O13'lΣB is placed in the row below.
', OB-, r': +3- are lined up.
そして、これらの列が取直方向に交互に配置される画面
となる。上述のような位相配置としたのは、i4接する
l・ットか出来ろたけ交互にオノ/才)するようにしf
こた。/)であり、フリッカか大幅に(1モ減されるか
らである。Then, a screen is formed in which these columns are arranged alternately in the retrieval direction. The reason for the above-mentioned phase arrangement is that the i4 tangent l and the f are arranged alternately as much as possible.
Kota. /), and the flicker is significantly reduced (1 mo).
まfこ、第13図においてD Cはドツトカウント、L
Cはラインカウントを示している。In Figure 13, D is the dot count, and L is the dot count.
C indicates line count.
■−に記■、■の動作を組合せ、これによって2ヒツト
人力のP W M液晶デイスプレィドライバを制御する
場合の動作原理。① - Operation principle when combining the operations ① and ② to control a two-hit human-powered PWM liquid crystal display driver.
まず、PNVM液晶デイスプレィドライバの人力階調デ
ータをPMI(2’ビツト)およびF’MO(2°ビツ
ト)とし、これらと階調データCCとのフレームf7j
の関係を位相へについて第14図に示す。この第14図
は、i「I述した第1O図に対応4°ろらのであり、第
14図に示4′階調およびフレームについての階調デー
タFMI、FMOの値は、第1O図の対応する部分にお
けろ○内の数値(即し、階J、j1番号)に一致する。First, let the manual gradation data of the PNVM liquid crystal display driver be PMI (2' bit) and F'MO (2° bit), and frame f7j between these and gradation data CC.
FIG. 14 shows the relationship between phase and phase. This FIG. 14 corresponds to FIG. In the corresponding part, it matches the number in circles (i.e., floor J, j1 number).
例えば、階調データCCr 8 jの第3フレームにお
いては、F M lは“ 1 ” (21ヒ ソ ト
− 1 ) 、 F 〜10 は “ 0 ”
(2。For example, in the third frame of the gradation data CCr8j, FMl is "1" (21st - 1), and F to 10 are "0".
(2.
ピッl−== 0 )てあろから、その(:1’iは[
−2」となり、対応上ろ部分の第1O図の数値[■」と
一致する。Pi-== 0), so the (:1'i is [
-2'', which coincides with the numerical value [■'' in FIG. 1O of the corresponding upper part.
したかって、第171図にしたかって1)〜■\1液晶
デイスプレィドライバの入力階7J、jlデータF!〜
11、F M Oを作成すれば、第10図に示4゛よう
な1〕\■Mとフレームレイトコント〔ノールのil1
合仕による階、;1.’、]制御か行えることになる。1) ~■\1 LCD display driver input floor 7J, jl data F! ~
11. After creating FMO, set 1]\■M and frame rate control [Knoll's IL1] as shown in Figure 10.
Floor by joining; 1. ',] can be controlled.
そして、これを他の位相r3.C,Dについても同様に
行い、表示面のドツトの(i′7.置に応した階調パタ
ーンを選択する。Then, apply this to the other phase r3. The same process is performed for C and D, and a gradation pattern corresponding to the (i'7. position) of the dot on the display surface is selected.
ここで、階J1−1データCCから階調データFMI。Here, gradation data FMI is obtained from floor J1-1 data CC.
FMOを作成する方法について説明する。本実施例にお
いては、このデータ変換を効率よく、高速に行うために
、以下の方法をとっている。The method for creating an FMO will be explained. In this embodiment, the following method is used to perform this data conversion efficiently and at high speed.
まず、前述のように定義した各位相についての階調パタ
ーンAO,AI、A2・・・・・・については、第9図
から解るように以下の関係がある。First, the gradation patterns AO, AI, A2, . . . for each phase defined as described above have the following relationships as can be seen from FIG.
、へ 0 ・−A5.AI ・−A 4 、A
2 ・−A 3 ・・・ ・・・ (1)(ここで
、−は反転をき味し、第14図ではバー[−1で表しで
ある。)
また、他の(ケHIB、C,I)についてらと記と同様
の関係か成り)rつ。ここで、位相へについて上記(1
)の関係を加味し、符号PIICとして各階調におけろ
階J、lパターンを表す、。, to 0 ・-A5. AI ・-A 4 , A
2 ・-A 3 ... ... (1) (Here, - indicates reversal, and in Fig. 14 it is represented by bar [-1.) Also, other (keHIB, C, The same relationship as in I) is established. Here, regarding the phase (1
), the gradation J, l pattern at each gradation is represented by the code PIIC.
次に、階7J7JパターンΔ0.Δ1.A2.−AO。Next, floor 7J7J pattern Δ0. Δ1. A2. -A.O.
A1.−A2・・ に「−」がある場合(すなわし、補
数の場合)に22の桁を“!”、補数でない場合に当該
桁を“0”とし、さらに、階調パターンの数値部分であ
る1−Oj、rlj、r2jをそのまま21.2°の桁
とした2進数を定義する。A1. -A2... If there is a "-" (that is, in the case of a complement), the 22nd digit is set as "!", and if it is not a complement, the corresponding digit is set as "0", and furthermore, in the numerical part of the gradation pattern, A binary number is defined in which 1-Oj, rlj, and r2j are directly converted into digits of 21.2°.
そして、この2進数を、階調データFMIについてはF
Sl2.FSI 1.I”SIO(各々2221.2°
軒i)、階調データFMOについてはFSO2、FSO
l、FSoo (各々22.2+、Q“1)と定義する
。そして、これらの2進敢の値をFSl、 Fsoとす
ると、これらは第1・1図に示すように、IOJ、Il
l、r2j、r4J、r5J「6」の6種の値となる。Then, convert this binary number into F for the gradation data FMI.
Sl2. FSI 1. I”SIO (2221.2° each
For eaves i), gradation data FMO, FSO2, FSO
l, FSoo (22.2+, Q"1, respectively). Then, if these binary values are FSl and Fso, these are IOJ, Il, as shown in Figure 1.1.
There are six values: l, r2j, r4J, and r5J "6".
そして、第14図からfりるように、h+I F S
lとFs oの組合せは階出1データCCに一対一に対
応する。しノニかって、階?JMデータCGをデコード
して(直FS1.FS()をイ乍成し、これから1皆J
、−1データI”Ml、FNloの各データパターンを
読出してI−) W〜1液晶デイスプレィトライバのデ
ータ人力々1”16に供給すれば、フレームレイトコン
ト[1−ルとl) W Mの組合せによる16階、凋表
示を行うことかできろ。Then, as shown in Fig. 14, h+I F S
The combination of l and Fso corresponds one-to-one to the floor 1 data CC. Is that a floor? Decode the JM data CG (directly FS1.FS(), and from now on
, -1 data I"Ml, FNlo are read out and supplied to I-) W~1 liquid crystal display driver data 1"16, frame rate control [1-le and l) W Is it possible to display the 16th floor with the M combination?
以−ヒが、この実施例のJl(本動作原理である。This is the Jl (principle of operation) of this embodiment.
(2実施例の構成) 次に、実施例の具体的な(1が成について説明する。(Configuration of 2nd embodiment) Next, a specific example (1) will be explained.
第1図は、実施例の全体構成を示すブロック図である。FIG. 1 is a block diagram showing the overall configuration of the embodiment.
図において、Iは装置各部を制御するCPU(中実処理
装置)てあり、2はCP U Iで用いられろブし1グ
ラムが記憶されたプログラムエリアおよびワークエリア
からなるメモリてある。3はCP Ull、7)制御の
下に、vnノ\M (ヒデオラム゛)・1内の画像デー
タを表示筒のスギトンに対[Cして読出し、読出した画
像データに′1[応する階、Jl’、IデータCCを:
、1ηHJ、+4制位11回路5に供給するディスプレ
イコントローラである。階調制御回路5は、階調データ
CCに応して1111述した第1O図に示す階調制御方
法に従い、この結果iU)られろ1〕〜■x1用の2ピ
ットの階、J、′、Iう′−タF〜11.1−”MO(
第1〆1図参照)を出力十ろ9,6はI) WM方式の
、(k晶トライバと液晶表示7トリタスから(1”り成
される液晶パネルであり、階6周指、ぽデータ12〜i
1.FTh、10に従って各ドツトを駆動上る。ここで
、第2図は液晶パネル6の(1■成を示1(ブロック図
であり、図において10は信号1u極と走査電極から構
成される液晶表示マトリクスてあり、その信号゛・π陽
はセグメントトライバ11によって駆動され、走査電極
はコモンドライバ12によって駆動される。セグメント
ドライバ11には階DAI制御回路5から階調指示デー
タF’MIF’MOか供給されるとともに、表示のため
の各種制御信号か供給される。ここで、これらの制御信
号について説明する。In the figure, I is a CPU (solid processing unit) that controls each part of the device, and 2 is a memory that is used by the CPU I and consists of a program area and a work area in which one gram of data is stored. 3 is CP Ull, 7) Under the control, the image data in vn\M (hideorum) 1 is read out against the screen of the display tube, and the read image data is read out from the corresponding floor. , Jl', I data CC:
, 1ηHJ, +4 control 11 circuits 5. The gradation control circuit 5 follows the gradation control method shown in FIG. , I'-taF~11.1-"MO(
(See Figure 1.1) Output Tenro 9, 6 is a liquid crystal panel made of (1") WM type (k crystal driver and liquid crystal display 7 tritas). 12~i
1. Drive up each dot according to FTh, 10. Here, FIG. 2 is a block diagram showing the configuration of the liquid crystal panel 6. In the figure, 10 is a liquid crystal display matrix consisting of a signal 1u pole and a scanning electrode, and the signal is driven by a segment driver 11, and the scan electrode is driven by a common driver 12.The segment driver 11 is supplied with gradation instruction data F'MIF'MO from the floor DAI control circuit 5, and also has data for display. Various control signals are supplied.Here, these control signals will be explained.
ノフトクロソクSCK二階EデータFMI、FMOは、
このンフトク〔1ツクS CKに従ってセグメントトラ
イバll内のレジスタに順次記憶される。Noft clock SCK second floor E data FMI, FMO,
This data is sequentially stored in registers in the segment driver 11 according to SCK.
水平同期信号HS Y N C:走査ラインの開始を示
す信号であり、セグメントトライバ11は、水平同期信
号1(S Y N Cが供給されると、信号電極の駆動
を開始する。Horizontal synchronizing signal HSYNC: A signal indicating the start of a scanning line. When the segment driver 11 is supplied with the horizontal synchronizing signal 1 (SYNC), it starts driving the signal electrodes.
重みクロックW C,T CK・セグメントドライバ1
1は、階IA[データFMI、FMOの値と、重みクロ
ックWG T CKのカウント値とに基づいて、パルス
幅変J、−1された駆動信号を出力するようになってい
る。Weighted clock WC, T CK/segment driver 1
1 outputs a drive signal whose pulse width is changed by J and -1 based on the values of the floor IA [data FMI, FMO and the count value of the weighted clock WGTCK.
ここで、セグメントトライバ11の動作波形図を第3Δ
図に、出ツノ段の回路構成を第3B図に各々示す。Here, the operating waveform diagram of the segment driver 11 is shown at the third Δ
The circuit configuration of the output stage is shown in FIG. 3B.
第3F3図に示す回路は、セグメントドライバ11の出
力回路であり、この出力回路が第0〜第m番の信号’i
u極に各々対応して設けられている。なお、第31図に
一点鎖線で示す回路はJ(皿部分であり、−点鎖線以外
の部分が6信号電極に対応して設置すられている。The circuit shown in FIG. 3F3 is an output circuit of the segment driver 11, and this output circuit is used for the 0th to mth signals 'i'.
They are provided corresponding to the u-poles, respectively. Note that the circuit indicated by the dashed line in FIG. 31 is the J (plate part), and the parts other than the dashed line are installed corresponding to the six signal electrodes.
第313図に示す出力回路においては、フリソブフC)
−7プF F lの出力信号か駆動信号として信号tu
l−jgに出力されるようになっている。したかって、
フリップフロップ12F1かセットされている間、)ν
動信けが出力される。In the output circuit shown in FIG. 313, Frisobuch C)
-7 output signal of F F l or signal tu as a drive signal
It is designed to be output to l-jg. I wanted to,
) ν while flip-flop 12F1 is set
A moving signal is output.
また、谷信号電極にスrL6′する階調データP M
IP M Oは、第3B図に示4〜ように、ノフトクロ
ソクに同III してレジスタlit E Gに取り込
まれるようにな−)でいろ。このレジスタfl E G
の第Oおよび第1ビツト出力は、各々オアゲート(OL
IO,OIt l l一方の入力端に供vnされる。W
CTflは重みクロックW G T CKをカウント
する3進のカウンタであり、第0ビット、1jよび第1
ビツト出力信号は、オアゲートOI”tlO,0fll
+の各曲刃の入力端に供給される。これらオアゲート0
R10Orjllの各出力信号、水平同期信号HS Y
N Cの反転信号および虫みクロックWGTCKの反
転信号は、アントゲ−1−A N 3によって論理積が
取られるようになっている。そして、このアンドゲート
AN3の出力信号は、フリップフロップFF1のセット
入力端に供給されるようになって4jす、“1”信号に
立ち上がるとフリップフロップI?F1がセットされて
、駆動信号が出力される。また、フリップフロップFF
lのリセット端11には、水平同期信号1−r S
Y N Cか(j1袷されるようになっている。In addition, gradation data P M to be applied to the valley signal electrode
The IP MO is then taken into the register LITEG at the noft clock as shown in FIG. 3B. This register fl E G
The 0th and 1st bit outputs of
IO, OItl l is supplied to one input terminal. W
CTfl is a ternary counter that counts the weight clock WGTCK, and the 0th bit, 1j, and
The bit output signal is the OR gate OI”tlO, 0fll
+ is supplied to the input end of each curved blade. These or gates 0
Each output signal of R10Orjll, horizontal synchronization signal HS Y
The inverted signal of NC and the inverted signal of the insect clock WGTCK are ANDed by ant game 1-AN3. Then, the output signal of this AND gate AN3 is supplied to the set input terminal of the flip-flop FF1, and when it rises to a "1" signal, the flip-flop I? F1 is set and a drive signal is output. Also, flip-flop FF
A horizontal synchronizing signal 1-r S
Y N C (j1)
」二足構成において、第3A図(イ)に示すように水平
同期信号■I S Y N Cか出力されると、フリッ
プフロップFF 11かりセットされ、これにより、駆
動信号はそれ以11りの状態にかかわら1゛停止状態に
なる。そして、階調データPM1.FMOが「0」の場
合は、オアケー1−OI711 、 Orb I 2ノ
各一方の端子に常に“0”信号が供給され、かつ、3進
のカウンタW CT flの第11第0ビット出力が双
方とも“I”になることはないから、これらオアゲート
0fll 1.OR+2が」(に“1”信号を出力する
ことはない。したがって、アンドゲートAN3か“l”
信号を出力することはなく、フリップフロップF’FI
はセットされない。すなわち、第3A図(ニ)に示すよ
うに、駆動信号は出力されない。In the two-legged configuration, when the horizontal synchronizing signal ISYNC is output as shown in Figure 3A (a), the flip-flop FF 11 is set, and the drive signal is then set to 11. Regardless of the state, it will be in a 1゛stop state. Then, the gradation data PM1. When FMO is "0", a "0" signal is always supplied to one terminal of each of Orb I711 and Orb I2, and the 11th 0th bit output of the ternary counter WCTfl is supplied to both terminals. These or gates 0fll 1. OR+2 never outputs a "1" signal to "(". Therefore, AND gate AN3 or "l"
It does not output a signal, and the flip-flop F'FI
is not set. That is, as shown in FIG. 3A (d), no drive signal is output.
階調データFM1.FMOがrljのときは、オアゲー
ト0R10の一方の入力端に“1”信号か供給される。Gradation data FM1. When FMO is rlj, a "1" signal is supplied to one input terminal of OR gate 0R10.
さらに、211.’l1口の市みクロックWG i”
CKか出力されるI寺刻L2において、カウンタ\V
Ci’ Hの第1ビツト出力端から“1”信号か出力さ
れ、これによってオアケー+−OR+1の(山刃の入力
端に“l”信−号か供給される。この結果、オアゲート
0R11,01t12の各出力信号が共に“l”信号と
なる。したかって、2側目の重みクロックW G ′r
CK h<立ち下がる時刻においてアントゲートAN3
から“1”信号が出力され、フリップフロップFFIが
セットされる。そして、フリップフロップFFIのセッ
ト状態は、次の水平同期信号HS Y N Cが出力さ
れる時刻t4まで継続する。Furthermore, 211. 'l1 market clock WG i'
At Iji time L2 where CK is output, the counter \V
A "1" signal is output from the first bit output terminal of Ci'H, and an "l" signal is supplied to the input terminal of the (crested edge) of OR gate 0R11, 01t12. The respective output signals of both become "l" signals.Therefore, the second side weight clock W G ′r
Ant gate AN3 at the time when CK h<falls
A "1" signal is output from the flip-flop FFI, and the flip-flop FFI is set. The set state of the flip-flop FFI continues until time t4 when the next horizontal synchronization signal HSYNC is output.
階調データFM1.FMOが「2」のときは、オアゲー
1−0R11の一方の入力端に“1”信号が供給され、
さらに、l fl、”pl目の重みクロック〜■GTC
Kか出力される時刻L2においてオアゲート0R10の
入力端にカウンタW CT Rの第0ヒツト出力端から
“l”信号がfJ%給される。したがって、時刻t2に
おいて、オアゲート01111.01え12の双方の出
力端から“1”信号が出力され、この結果、1側目の重
みクロックW G T CKが立し下がる時刻において
、アンドゲートΔN3から“1”信号が出力され、フリ
・ツブフロ・ツブF Flがセットされる。このセント
状態は上述の場合と同様に次の水平同期信号の立上り(
時刻L4)まで継続するから、駆動信号は時刻L1から
+4まで出力される。Gradation data FM1. When FMO is "2", a "1" signal is supplied to one input terminal of ORGAME 1-0R11,
Furthermore, l fl, “pl-th weight clock ~■GTC
At time L2 when K is output, an "l" signal fJ% is supplied from the 0th hit output terminal of the counter WCTR to the input terminal of the OR gate 0R10. Therefore, at time t2, a "1" signal is output from both output terminals of OR gates 01111.01 and 12, and as a result, at the time when the first side weight clock W G T CK falls, a signal of "1" is output from AND gate ΔN3. A "1" signal is output, and the free-turn-flow-turn F Fl is set. This cent state is the same as the above case, when the next horizontal synchronization signal rises (
Since the drive signal continues until time L4), the drive signal is output from time L1 to +4.
階調データFMI、FMOが「3」の場合は、カウンタ
WCTRの出力に拘わらず、オアゲート0rt11.0
1112の双方の入力端に“1”信号が供給されるから
、時刻し1において立ち上がった水平同期信号の立ち下
がり時において直ちにアンドゲートΔN3が“1”信号
を出力してフリップフロシブPFIがセットされ、駆動
信号かに出力される。When the gradation data FMI and FMO are "3", regardless of the output of the counter WCTR, the OR gate 0rt11.0
Since the "1" signal is supplied to both input terminals of the 1112, the AND gate ΔN3 immediately outputs the "1" signal at the fall of the horizontal synchronization signal that rose at time 1, and the flip-flop PFI is set. and output as a drive signal.
以北のように、上記回路によれば、カウンタWc ′r
rtのカウント値が階調信号FM1.FMOの補数と
なったときから駆動信号が出力される。この結果、階調
データFMI、FMOの値と駆動信号の出力時間とが対
応し、これにより、表示面のコントラストが階調データ
に応じたものとなる。According to the above circuit, the counter Wc ′r
The count value of rt is the gradation signal FM1. A drive signal is output from when it becomes the complement of FMO. As a result, the values of the gradation data FMI and FMO correspond to the output time of the drive signal, so that the contrast of the display surface corresponds to the gradation data.
また、この実施例においては、第3A図(ロ)に示すよ
うに、重みクロックW G T CKは等間隔には出力
されない。これは液晶表示器のコントラストと駆動信号
の実効値との関係がリニアでないためである。そこで、
階調データと実際の表示面上のコントラストとを正確に
リニアな関係とするため、液晶表示器の特性に応じて、
重みクロックWGTCKの間隔をずらし各階調における
実効値をhlt正している。Furthermore, in this embodiment, as shown in FIG. 3A (b), the weighted clocks WGTCK are not output at regular intervals. This is because the relationship between the contrast of the liquid crystal display and the effective value of the drive signal is not linear. Therefore,
In order to create an accurate linear relationship between the gradation data and the contrast on the actual display screen, depending on the characteristics of the liquid crystal display,
The interval of the weighted clock WGTCK is shifted to correct the effective value at each gradation level.
例えば、液晶表示器と駆動信号の実効値との関係は、第
3C図に示すようになっているが、この特性において実
効値を等間隔に区切って階調を設定すれば、非線形部分
の影響により、階調データと実際の輝度とが一致しなく
なる。For example, the relationship between the liquid crystal display and the effective value of the drive signal is as shown in Figure 3C. In this characteristic, if the effective value is divided into equal intervals and the gradation is set, the effect of the nonlinear part As a result, the gradation data and the actual brightness do not match.
そこで、この実施例に↓jいては、図示のように各階調
における実効値の大きさを異なら仕、」−記不都合の解
消を図っている。この場合において、実効値の大きさに
よって区切った各階調の間が、フレームレイトコントロ
ールによって更に階、凋制御されるから、各階調の間が
フレームレイトコントロールによって直線hlt間され
ることになる。第3C図において、−点鎖線中にドツト
で示す部分がフレームレイトコントロールによる直線補
間の階調である。Therefore, in this embodiment, as shown in the figure, the magnitude of the effective value at each gradation is made different, in order to solve the problem described above. In this case, since the intervals between each gradation divided by the magnitude of the effective value are further controlled by the frame rate control, the interval between each gradation is a straight line hlt by the frame rate control. In FIG. 3C, the portions indicated by dots in the dashed-dotted line are the gradations of linear interpolation by frame rate control.
さらに、この実施例においては、ディスプレイコントロ
ーラ3が出力する重みクロックW G ’I″OKの出
力間隔は、ディスプレイコントローラ3に設定されるパ
ラメータにより1% Q、に設定されるようになってい
る。したがって、PWMによる階調■と■の1(1度間
隔、■と■の輝度間隔および■と■の輝度間隔を(T:
=に設定することができる。これにより、【)〜V M
の各階調の間に(1″1.置する階調データのグループ
fiに直線捕間部分の傾き(第3C図の一点斜線の傾き
)を設定することができる。Furthermore, in this embodiment, the output interval of the weighted clock W G'I''OK output by the display controller 3 is set to 1% Q by a parameter set in the display controller 3. Therefore, the 1 degree interval between gradations ■ and ■ by PWM, the luminance interval between ■ and ■, and the luminance interval between ■ and ■ (T:
= can be set. As a result, [) ~ V M
The slope of the linear interpolation portion (the slope of the one-dot diagonal line in FIG. 3C) can be set for the group fi of the gradation data placed between each gradation (1" 1.).
一般に、輝度と視覚感度とは直線的関係になく、このた
め、各システムfljに目視等によって直線補間部分の
傾きを設定する必要があるか、」二足のように傾きを自
由に設定することができろと極めて好適である。In general, there is no linear relationship between brightness and visual sensitivity. Therefore, it is necessary to set the slope of the linear interpolation part by visual inspection for each system flj, or it is possible to set the slope freely like two feet. It is extremely suitable to be able to do this.
次に、階調制御回路5について説明する。Next, the gradation control circuit 5 will be explained.
第4図は階調制御回路5の構成を示すブロック図である
。図において、20は階調パターンノエネレータであり
、11[i述した階調パターンAt、A2.131.[
32,CI、C2,DI、B2 (第12図参照)を発
生ずるものである。具体的には第5図に示すように、ル
ープ状に縦続接続された5flJi(7) D 9 イ
フ7 ’) ソファ a ッ7’ D F F l −
D F F5と、4個のオアゲー1− ORI〜OR4
から構成されている。これらのDタイプフリップフロッ
プDFF I〜DFF5のクロック端子およびリセント
端子には、ディスプレイコントローラ5から垂直同期信
号VSYNおよび初期リセット信号IN1 ′!’が各
々供給されるようになっている。FIG. 4 is a block diagram showing the configuration of the gradation control circuit 5. As shown in FIG. In the figure, 20 is a gradation pattern generator, and 11[i mentioned gradation patterns At, A2.131. [
32, CI, C2, DI, B2 (see FIG. 12). Specifically, as shown in FIG. 5, 5flJi(7) D 9 If7') Sofa a7' DFF F l- are connected in cascade in a loop shape.
D F F5 and 4 or games 1-ORI~OR4
It consists of A vertical synchronizing signal VSYN and an initial reset signal IN1'! from the display controller 5 are supplied to the clock terminals and recent terminals of these D-type flip-flops DFF I to DFF5. ' are supplied respectively.
」二足構成によれば、■〕タイプフリップフロツブD
I;” F5のQ出力信号が初期状態において“1゛信
号となり、この“l”信号が垂直同期信号VSYNか供
給される毎に、■〕タイプフリップフロノブD F F
l −D I” F2− D F F 3 →D F
F 4−1)【?F5なるループで循環する。したかっ
て、l)タイブフリップフaツブDI”I’ Iの出力
信号は、第0フレーj・によ3いて“1”、第1〜第、
1フレームにおいて“0”となり、階:JA]パターン
Δlに対応オろらのとなる。また、同様にして、■〕タ
イプフリップフロップD [;’ F 2 I) l
) F 3 D F B4の各出力信号は階、凋パタ
ーンCI 、 +31 、 I) Iに対応するしのと
なる。” According to the two-leg configuration, ■] type flip-flop D
I;" The Q output signal of F5 becomes a "1" signal in the initial state, and every time this "L" signal is supplied with the vertical synchronization signal VSYN,
l -D I” F2- D F F 3 →D F
F 4-1) [? It circulates in a loop called F5. Therefore, l) the output signal of the type flip-flop DI"I'I is "1" according to the 0th frame, and
It becomes "0" in one frame, and becomes the ora corresponding to the floor: JA] pattern Δl. Also, in the same way, ■] type flip-flop D [;' F 2 I) l
) Each output signal of F 3 D F B4 becomes a signal corresponding to the floor pattern CI, +31, I) I.
また、第12図から判るように、階、、1.1パターン
ΔlとB1の論理和をとれば、階調パターンA2になる
から、オアゲート0rtlの出力信号は1竹凋パターン
A2に対応するらのとなる。同様にしてオアゲートOr
’t2.Or’t3.OR4の各出力信号は、各々階調
1パターン132.C2,I)2に対応する。Also, as can be seen from FIG. 12, if the logical sum of the 1.1 pattern Δl and B1 is taken, the gradation pattern A2 is obtained, so the output signal of the OR gate 0rtl corresponds to the 1-bit pattern A2. becomes. Similarly, orgate or
't2. Or't3. Each output signal of OR4 has one gradation pattern 132. C2, corresponds to I)2.
以」−が階調パターンノエネレータ20の構成である。The following is the configuration of the gradation pattern generator 20.
次に、第4図に示ず21は、データ変換回路でコうり、
階調データCCをデータFS1.FSoに変換する。こ
のデータ変換回路21の構成は第6図に示電ようになっ
ている。第6図において、DIEcIは、4ヒツトのデ
ータをデコードするデコーダてあり、OI’t 6 0
R70R80R9はデコーダI) I> CIの出力
信号をエンコードしてデータF’SOO,F’5(11
,FSIOFSIIを作成するオアケートである。この
回路においては、データFs12については変換処理は
行わない。Next, 21, not shown in FIG. 4, is a data conversion circuit.
The gradation data CC is converted into data FS1. Convert to FSo. The configuration of this data conversion circuit 21 is shown in FIG. In FIG. 6, DIEcI is a decoder that decodes 4 hits of data, and OI't 6 0
R70R80R9 is a decoder I) which encodes the output signal of I> CI and generates data F'SOO, F'5 (11
, FSIOFSII is created. In this circuit, no conversion processing is performed on the data Fs12.
これはデータFS12は、階調データCC3と同じにな
るため、当該1腑凋データCC3をそのままデータPS
12として用いればよいからである。This is because the data FS12 is the same as the gradation data CC3, so the 1st level data CC3 is directly converted to the data PS.
This is because it can be used as 12.
次に、第4図に示す22は、位相識別回路であり、表示
するドツトがいずれの川に属するかを識別する。この位
相識別回路22は、第7図に示すように3個のイクスク
ルーノブオアケートEXOR1〜3から構成されており
、ディスプレイコントローラ5から供給される信号1)
Co、1)CI、LCO,LCIに対して論理演算を行
う。信号DCO1DCIは、各々ドツトカウンタの第0
ビツトおよび第1ヒントの信号であり、信号LCO。Next, 22 shown in FIG. 4 is a phase identification circuit, which identifies which river the dot to be displayed belongs to. As shown in FIG. 7, this phase discrimination circuit 22 is composed of three exclusive knobs or outputs EXOR1 to EXOR3, and is supplied with a signal 1) from the display controller 5.
Co, 1) Perform logical operations on CI, LCO, and LCI. Signals DCO1DCI are the 0th dot counters, respectively.
bit and first hint signal, signal LCO.
LCIは各々ラインカウンタの第0ヒツトおよび第1ヒ
ツトの出力信号である。したかって、信号DCOは1ド
ツト毎に“1”/“0”が反転し、信号[7COはlラ
インI7Nに“l”/”0”か反転する。また、信号1
) CIは2 Fソt・単位で“1”/”0”が反転し
、信号L Clは2ライン単位で“l”/“0”が反転
する。これらの信号に対して論理演算を施すことにより
、以下のように位(・IIを識別することができる。LCI are the output signals of the 0th hit and the 1st hit of the line counter, respectively. Therefore, the signal DCO is inverted between "1" and "0" for each dot, and the signal [7CO is inverted between "l" and "0" on the l line I7N. Also, signal 1
) CI inverts "1"/"0" in units of 2F, and signal LCl inverts "1"/"0" in units of 2 lines. By performing logical operations on these signals, the position (•II) can be identified as follows.
ずなイっも、イクスクルーシブオアゲートEXOR1の
出力信号を信号13 L S、イクスクルーノブオアゲ
ートEXOrt2の出ツノ信号を信号EO9とすると、
これらの信号と位相A−Dとの関係は、第13図に示す
ドツトカウントDCとラインカウントLCの関係から明
らかなように、次表に示すようになる。Assuming that the output signal of the exclusive or gate EXOR1 is the signal 13LS, and the output signal of the exclusive knob or gate EXOrt2 is the signal EO9,
The relationship between these signals and phases A-D is as shown in the following table, as is clear from the relationship between dot count DC and line count LC shown in FIG.
表1
」二足);!1から判るように、信号[3L SとEO
9の値の組合せによっていずれの位相であるかが識別さ
れる。Table 1 ``Biped);! As can be seen from 1, the signal [3L S and EO
Which phase is identified by the combination of 9 values.
次に、第、1図に示す23.24は、各々階調データF
MO,FMlを出力する階調データ選択部である。階調
データ選択部23は信号BLS、EO8およびデータF
SOO,FSOI、FSO2に基づいて各位…における
階調パターンを選択し、階調データ選択部24は信号B
LS、EO9およびデータF’S I O,FS 11
. FS l 2 (CC3)に基づいて各位相におけ
る階調パターンを選択する。階調データ選択部23.2
4の構成は、第7図に示すようになっている。Next, 23 and 24 shown in FIG. 1 are each gradation data F
This is a gradation data selection section that outputs MO and FMl. The gradation data selection section 23 uses signals BLS, EO8 and data F.
Based on SOO, FSOI, and FSO2, the gradation pattern for each location is selected, and the gradation data selection unit 24
LS, EO9 and data F'SI O, FS 11
.. A gradation pattern at each phase is selected based on FS l 2 (CC3). Gradation data selection section 23.2
The configuration of No. 4 is as shown in FIG.
まず、階調データJA択部23は、第7図に示すように
セレクタ30とセレクタ31から構成されおり、セレク
タ30は4ビツトの入力端を有するセレクト部30 a
、 30 b 、 30 c 、 30 dを有して
いる。各セレクト部30a、30b、30c30dの第
1ビツト入力端には階調パターンノエネレータ20から
階調パターンA1.131.CIDIが各々供給され、
また、第2ビツト入力端には階、’JMIパターンA2
.r32.C2,D2か各々供給される。各セレクト部
30a、30b、30c30(jの第0ビツトおよび第
3ヒツト入力端は各々接地されている。このセレクタ3
0の第0、第1ヒツト制御端には、各々データFSOO
およびFSOIが供給される。したがって、データFS
00、FSOIの(直がrlJ、r2Jのときは谷セレ
クト部30a〜30dは第1ピツト入力端および第2ビ
ツト入力端に供給されている階調パターンA1〜DIお
よびA2〜D2を各々選択する。First, the gradation data JA selection section 23 is composed of a selector 30 and a selector 31, as shown in FIG. 7, and the selector 30 has a 4-bit input terminal.
, 30b, 30c, and 30d. The first bit input terminal of each select section 30a, 30b, 30c30d receives the gradation pattern A1.131. CIDI is supplied respectively,
Also, the second bit input terminal has the floor, 'JMI pattern A2
.. r32. C2 and D2 are each supplied. The 0th bit and 3rd input terminal of each selector 30a, 30b, 30c30 (j are grounded.
The 0th and 1st hit control terminals of 0 each have data FSOO.
and FSOI are provided. Therefore, the data FS
00, FSOI (direction is rlJ, r2J), the valley select sections 30a to 30d select the gradation patterns A1 to DI and A2 to D2 supplied to the first pit input terminal and the second bit input terminal, respectively. .
また、データF S 00、FSOIの値が「0」のと
きは、セレクト部30a〜30dは、接地されている第
0ビツト入力端を選択する。この場合は、常に”0”と
なるパターンを選択したこととなり、すなわち、階、、
lAIパターンAO〜DOを選択したこととなる。この
ように、セレクタ3′0における選択処理は、データF
SOO1FSolの値に対応した階調パターンを選択す
る処理となる。 次に、セレクタ31は8ヒツトの入力
端を有しており、第0〜第3ビツト入力端にはセレクト
部30a〜30dのY出力端の信号が供給され、第4〜
第7ヒツト入力端にはセレクト部30a〜30dのマ出
力端の信号が供給される。セレクタ31の第0、第1ヒ
ツト制御入力端には、各々信号EO9,BL Sか供給
され、752ヒツト入力端にはデータFS()2が(」
(給される。したがって、信号FSO2の値が”l“の
ときは、第4ビツト〜第7ヒツト入力端のいずれかを選
択し、信号F S O2h<“0”のときは第0〜第3
ビツト入力端のいずれかを選択する。ここで、信号F’
SO2が“1”のときは階調パターンが補数て示される
場合であり、この場合において第4〜第7ビツト入力端
が選択されてセレクト部30a〜30dのマ出力端が選
択されるから、信号FSO2の機能とセレクタ31の選
択動作とが対応するようになっている。また、信号EO
9,l13LSが位相Aを示ず場合は(第1表参照)、
セレクタ31は位相Aの階調パターンが供給される第0
または第、1ビツト入力端を選択する。同様に信号IE
O8,BLSが位相B、Cおよび【)を示す場合は、セ
レクタ31は位相BCおよび1)の階′JΔjパターン
か供給される第11第5ビツト入力端、第2、第6ビツ
ト入力端および第3、第7ヒツト人力喘を各々選択する
。以上のように、信号EO3,BLsが示ず位相と、セ
レクタ31が選択する階調パターンの位相は一致してい
る。Further, when the values of the data F S 00 and FSOI are "0", the select sections 30a to 30d select the grounded 0th bit input terminal. In this case, a pattern that is always "0" has been selected, that is, the floor...
This means that lAI patterns AO to DO have been selected. In this way, the selection process in the selector 3'0 is performed by the data F.
This is a process of selecting a gradation pattern corresponding to the value of SOO1FSol. Next, the selector 31 has 8 bit input terminals, and the signals from the Y output terminals of the select sections 30a to 30d are supplied to the 0th to 3rd bit input terminals, and the signals from the Y output terminals of the select sections 30a to 30d are supplied to the 0th to 3rd bit input terminals, and
A signal from the output terminals of the select sections 30a to 30d is supplied to the seventh input terminal. Signals EO9 and BLS are supplied to the 0th and 1st hit control input terminals of the selector 31, respectively, and data FS()2 is supplied to the 752 hit input terminal.
Therefore, when the value of the signal FSO2 is "1", one of the 4th to 7th bits is selected, and when the signal FSO2h<"0", the 0th to 7th bits are selected. 3
Select one of the bit input terminals. Here, signal F'
When SO2 is "1", the gradation pattern is shown as a complement, and in this case, the 4th to 7th bit input terminals are selected and the main output terminals of the select sections 30a to 30d are selected. The function of signal FSO2 corresponds to the selection operation of selector 31. Also, the signal EO
If 9,l13LS does not show phase A (see Table 1),
The selector 31 selects the 0th gradation pattern to which the phase A gradation pattern is supplied.
Or select the first bit input terminal. Similarly signal IE
When O8,BLS indicates phases B, C and Select the 3rd and 7th human power inputs, respectively. As described above, the phase of the signals EO3 and BLs matches the phase of the gradation pattern selected by the selector 31.
階、凋データ選択部24は、・1ピント入力のセレクト
部32a〜32(jをイイするセレクタ32と、8ビツ
ト人力のセレクタ33とからh’4成されてよ3リ、重
連の階が1−1デ一タ選択部23と同様の構成になって
いる。たたし、セレクタ32の第0、第1ヒツト制御入
力端にはデータFSIO1FSIIか供給され、セレク
タ33の第0、第1、第2ビット人力コ11シには、各
々(3号EO8,13LSおよびデータ1?S l 2
(CC3)が供給されるようになっている。したがっ
て、セレクタ33の出力信号で1.5る階調データ[2
M1は、位(1]および階調にχ・を応−4゛るパター
ンとなる(第14図参照)。The floor data selection section 24 is composed of select sections 32a to 32 (one focus input selector 32 for selecting "j" and an 8-bit manual selector 33). has the same configuration as the 1-1 data selection section 23. However, data FSIO1FSII is supplied to the 0th and 1st hit control input terminals of the selector 32, and the 0th and 1st data selection portions of the selector 33 1, 2nd bit human power controller 11, respectively (No. 3 EO8, 13LS and data 1?S l 2
(CC3) is supplied. Therefore, the output signal of the selector 33 is 1.5 gradation data [2
M1 becomes a pattern corresponding to the digit (1) and the gradation by -4° (see FIG. 14).
(3実施例の動作)
次に、−に記R/を成によるこの実施例の動作について
説明−53゛ろ。(Operation of Embodiment 3) Next, the operation of this embodiment will be explained by forming R/ in -53.
よ、3゛、ディスプレイコントローラ;うは、V IN
A\11内の画像データをスキャンにχ1むして順次
読11シ、1)11凋データCCを階調制御回路5に出
力する。階jλ1制御回路5は、この階調データCCと
ラインカウト信号LC1,0およびドツトカウント信号
1)CI、Oに基づいて第0フレームにおけるM JA
]データFM1.F’MOを作成する。Yo, 3゛, display controller; uh, V IN
The image data in A\11 is scanned sequentially through χ1, and 1) 11x data CC is output to the gradation control circuit 5. The gradation jλ1 control circuit 5 controls the M
] Data FM1. Create F'MO.
今、第13図に示ずライン0の第Oドツトにつての階調
データF M l 、 F M Oを作成する場合は、
上記信号LCI、Oおよびr)CI、Oの値によりII
11]かΔであることか位+1J識別回路22によっ
て識別される。この結果、第7図に示4−階調データ選
択iNB 23 、24 (7) セL/ フタ3I
、:33 h< 共ニ位相へのパターンが供給されてい
る入力端を選択する。そして、階JhjデータCCがデ
ータ変換回路20によってデータFSO1FStに変換
され、このデータI’;” S 01FSIに従って第
7図に示すセレクタ30.31お、Lびセレクタ32.
33が対応する階調(AO−A3、−Δ0〜−A、 2
)のパターンを選択計ろ。これにより、位+’llΔ
の当該階、Jl、+に対応ケろ第θフレームの階調デー
タF M 11?MOか各々セレクタ31.33から出
力され、セグメントトライバ+1(第2図参照)に(J
l、給される。次に、第0ラインの第1トソトについて
の階調データF M l 、 F M Oの作成が」二
足と同様に行われる。ただし、このドツトの位相はBで
ある(第13図参照)。以後は、順次同様にして位相に
対応した階調データFMI、FMOの作成が行われてい
く。そして、上述のように作成された第Oラインの階調
データFM l 、FMOは、シフトクロックSCKに
従ってセグメントドライバ111こ供j′合されていく
。Now, when creating gradation data F M l and F M O for the O-th dot of line 0, which is not shown in FIG.
II according to the values of the above signals LCI, O and r) CI, O
11] or Δ is identified by the +1J identification circuit 22. As a result, the 4-gradation data selection iNB 23, 24 (7) cell L/lid 3I is shown in FIG.
, :33 h< Select the input terminal to which the pattern to the common phase is supplied. Then, the floor Jhj data CC is converted into data FSO1FSt by the data conversion circuit 20, and the selectors 30, 31, L and 32, .
33 corresponds to the gradation (AO-A3, -Δ0 to -A, 2
) Select and measure the pattern. As a result, position +'llΔ
Gradation data of the θth frame corresponding to the relevant floor, Jl, + FM 11? MO is output from selectors 31 and 33, respectively, and sent to segment driver +1 (see Figure 2) (J
l, to be provided. Next, the gradation data F M l and F M O for the first tosoto of the 0th line are created in the same manner as for the two pairs. However, the phase of this dot is B (see FIG. 13). Thereafter, gradation data FMI and FMO corresponding to the phase are created in the same manner one after another. Then, the O-th line gradation data FM l and FMO created as described above are provided to the segment driver 111 j' in accordance with the shift clock SCK.
ここで、第0フレームの表示を行う場合におけろ各信号
のタイミングヂャートを第8図に示す。FIG. 8 shows a timing diagram of each signal when displaying the 0th frame.
同図(イ)、(ロ)は、各々垂直同期信号および水平開
1υ(信号を示しており、(ハ)は各水平表示M間中に
おける1竹調データF Ml 、 P M Oの出力タ
イミングを示している。また、同図(ニ)〜(ト)は1
ユ図(イ)〜(ハ)の時間を拡大した図である。図示の
ように、階、j、q制御回路5において作成された第O
ラインの階調データFMI、FMOは、シフトクロック
SGKによってセグメントドライバ11(第2図参照)
に取り込まれ、垂直同期信号V S Y N Cが立ち
上がった後の次の水平同期信号14 S Y N Cの
立ら下がり時刻tloにおいて信号・[極に一斉に出力
される。このとき、コントライバ12(第2図参照)は
第0番のコモン電極をドライブし、これによって、第θ
フレームにおける第0ラインの表示が行われる。また、
第8図(チ)、(す)は、更に時間を拡大した図であり
、シフトクロックSCKと階調データFM1.FMOの
関係を示している。Figures (a) and (b) show the vertical synchronizing signal and horizontal open 1υ (signal), respectively, and (c) shows the output timing of the one-bamboo tone data F Ml and P M O during each horizontal display M interval. In addition, (d) to (g) in the same figure show 1.
This is an enlarged view of the time in U diagrams (A) to (C). As shown in the figure, the Oth
The line gradation data FMI and FMO are transmitted to the segment driver 11 (see Fig. 2) by the shift clock SGK.
The signals are taken in and output all at once to the signal [[] at the falling time tlo of the next horizontal synchronizing signal 14 S Y N C after the rise of the vertical synchronizing signal V S Y N C. At this time, the controller 12 (see FIG. 2) drives the 0th common electrode, thereby causing the θth
The 0th line in the frame is displayed. Also,
FIGS. 8(H) and 8(S) are diagrams in which the time is further expanded, showing the shift clock SCK and the gradation data FM1. It shows the relationship of FMO.
以後、上記と同様にして各ラインの表示が行われていき
、第0フレームの表示が終了する。次に、ディスプレイ
コントローラ3は、垂直同期信号VSYNCを出力した
後、VRAMd内の画像データを再びスキャンし、第0
フレーム場合と同様にして階調制御回路5に出力する。Thereafter, each line is displayed in the same manner as above, and the display of the 0th frame ends. Next, after outputting the vertical synchronization signal VSYNC, the display controller 3 scans the image data in the VRAMd again, and
It is output to the gradation control circuit 5 in the same manner as in the frame case.
階1週制御回路5は、第0フレームと同様の処理により
、階:y;、+データFM1.F’MOを作成するが、
垂直間+01信号■S YNCが出力されているため、
階調パターンジェネレータ20から出力されるパターン
は、第1フレームについてのらのになる。そして、第1
フレームについての階EデータFMI、FMOの作成が
行われ、これに基づ<PWM階調表示がされていく。以
後同様にして各フレームについての表示が行なわれてい
き、第4フレームの表示が終了すると、1画面について
の表示が完了する。これにより、第1O図に示すように
、PWMとフレームレイトコント〔1−ルのm合仕方式
による16階調に示か行われろ。The floor 1 week control circuit 5 processes floor:y;, +data FM1. Create F'MO,
Since the vertical +01 signal ■SYNC is output,
The pattern output from the gradation pattern generator 20 is the same for the first frame. And the first
Floor E data FMI and FMO for the frame are created, and <PWM gradation display is performed based on this. Thereafter, each frame is displayed in the same manner, and when the display of the fourth frame is completed, the display of one screen is completed. As a result, as shown in FIG. 1O, 16 gradations are performed using the combination of PWM and frame rate control.
なお、」−記実ず血例においては、4つの位相を設けて
フレームレイi・コント〔1−ルを行ったので、フリッ
カを極めて少なくし得ろ効果か得られる。In addition, in the case of "1-Record", since the frame ray control was performed by providing four phases, the effect of extremely reducing flicker can be obtained.
この場合、フリッカかあまり問題にならなければ、2つ
の位相によるフレームレイトコントロールを行ってらよ
い。In this case, if flicker is not a big problem, frame rate control using two phases may be used.
また、フレームレイトコツト〔l−ルとPWMとて分担
セる階1′:J、’、I数は実施例の場合に限らず任行
で、45る。例えば、り〜■〜1て5階、+7.I、フ
レームレイトコ1ンl−(J−ルて41皆、;17.1
< 3分割)、あるいはP WNlで9階コ2−1、
フレームレイトコントロールで3階+7.I (2分割
)としてもよい。Furthermore, the number of frame rates shared between the frame rate and the PWM is not limited to the embodiment, but is up to 45. For example, ri ~ ■ ~ 1 5th floor, +7. I, frame rate control 1-(J-ru te 41 all, ;17.1
< 3 divisions) or PWNl on the 9th floor 2-1,
3rd floor +7 with frame rate control. I (divided into two) may be used.
さらに、5+らなる分割数のフレームレイトコント〔l
−ルを組み合わせて用いてしよい。例えば、4分割、3
分割、2分割等のフレームレイトコントロールを周期的
に行つうことら可能である。このように、少ない分割数
のフレームレイトコントロールを混合することにより、
フリッカ低減の効果をさらに向」ニさせることができる
。Furthermore, the frame rate control [l
- may be used in combination. For example, 4 divisions, 3
It is possible to periodically perform frame rate control such as division or two-division. In this way, by mixing frame rate controls with a small number of divisions,
The flicker reduction effect can be further improved.
また、タイリング等との組合せにより、より多階調にす
ることも可能である。Further, by combining with tiling or the like, it is possible to create more gradations.
また、に記実施例は、以下のような変形が可能である。Further, the embodiment described in 2 can be modified as follows.
例えば、実施例において用いた位相A−Dに加えて新た
に位相Eを設定し、この位相Eを所定のライン毎に位相
りと切り換える。すなわち、第15図(イ)に示すよう
に、2ライン単位で位相りと位411 Eとを切換る。For example, in addition to the phases A-D used in the embodiment, a new phase E is set, and this phase E is switched to a different phase for each predetermined line. That is, as shown in FIG. 15(a), the phase difference and the position 411E are switched in units of two lines.
図においては、第2ラインおよび第3ラインの位相りの
部分が位相Eに変換されている。ここで、位相Eについ
ての階調1−1」および[2−1を示すと、第16図(
イ)、(ロ)に示すように、階1]rlJ(階調パター
ンEl)にあっては、第4フレームにおいて表示がオン
となり、階調「2」(階調パターンE2)にあっては、
第1および第4フレームにおいて表示がオンとなる。In the figure, the out-of-phase portions of the second and third lines are converted to phase E. Here, when gradation levels 1-1'' and [2-1 for phase E are shown, FIG. 16 (
As shown in a) and (b), in the gradation 1] rlJ (gradation pattern El), the display is turned on in the fourth frame, and in the gradation "2" (gradation pattern E2), the display is turned on. ,
The display is turned on in the first and fourth frames.
上述のような位相設定を行うためには、例えば、第17
図に示すようなセレクタ35を設け、さらに、第5図に
示すようにDタイプフリップフロップD F F 5の
出力信号を階調パターンE+として(史用し、また、D
タイプフリップフロノブDFF5とDFF2の論理和を
とるオアゲート01”+5を設置1、このオアゲー1−
O+75の出力信号を階調パターンE2として使用す
る。そして、セレクタ35のセレンl−!:i 35
a、35bの各第0入力端に階調パターンDI、l)2
を供給し、セレクト部35a、35bの各第1ヒツト入
力端に階調パターンEl、E2を供給する。また、セレ
クタ35の制御入力端にラインカウンタの第1ピツト信
号LCIを(」(給し、セレクト部35a、35bの各
出力信号をDI 、D2−とじて、第7図に示すセレ
クト部30 dの第1、第2ヒツトに供給する。In order to perform the above-mentioned phase setting, for example, the 17th
A selector 35 as shown in the figure is provided, and as shown in FIG.
Type Flip Fronob Install OR gate 01"+5 that takes the logical sum of DFF5 and DFF2, and this or game 1-
The output signal of O+75 is used as the gradation pattern E2. And selenium l- of selector 35! :i 35
Gradation pattern DI, l) 2 at each 0th input terminal of a, 35b
is supplied, and gradation patterns El and E2 are supplied to the respective first hit input terminals of the select sections 35a and 35b. Further, the first pit signal LCI of the line counter is supplied to the control input terminal of the selector 35 ("), and each output signal of the select sections 35a and 35b is divided into DI and D2-, so that the select section 30d shown in FIG. to the first and second humans.
−に連ように構成すると、第4 n、第(4n+1)ラ
イン(nはO,l、2・・・・の整数)の表示の時は、
信号1、C1が“0”となり、階調パターンD1、D2
が各々信号1)l−、D2−となる。この結果、第4n
、第(4n→−1)ラインにおいては、重連の実施例と
同様に位相りのパターンが使用される(第15図(イ)
に示す第O1第1ライン参照)。また、第(4n+2)
、第(4n+3)ラインの表示の時は、信号LCIが“
1”となり、階調パターンE1.E2が各々信号DI−
,D2’となる。この結果、第(4n+2) 、第(4
n+3)ラインにおいては、位相りに代えて位相Eが使
用される。(第15図(イ)に示す第2、第3ライン参
照)。-, when displaying the 4th nth and (4n+1)th lines (n is an integer of O, l, 2, etc.),
Signals 1 and C1 become “0” and gradation patterns D1 and D2
become the signals 1)l- and D2-, respectively. As a result, the 4th n
, in the (4n→-1)th line, a phase-shifting pattern is used as in the multiplex embodiment (Fig. 15(A)).
(See the O1 first line shown in ). Also, the (4n+2)th
, when the (4n+3)th line is displayed, the signal LCI is “
1”, and the gradation patterns E1 and E2 are respectively signal DI-
, D2'. As a result, the (4n+2)th and (4th
In the n+3) line, phase E is used instead of phase shift. (See the second and third lines shown in FIG. 15(a)).
また、第17図に示すセレクタ35の制御入力端にライ
ンカウンタの第2ビツト信号である信号LC2を供給す
ると、上記と同様の動作により4ライン毎に位相の切換
が行われろ。すなわち、第n〜第(n+3)ラインは位
相D h<使用され、第(n+4)〜(n+7)ライン
は位相Eが使用される(第15図(ロ)に示す第0〜第
7ライン参jjj()。Further, when the signal LC2, which is the second bit signal of the line counter, is supplied to the control input terminal of the selector 35 shown in FIG. 17, the phase is switched every four lines by the same operation as described above. That is, the phase D h< is used for the nth to (n+3) lines, and the phase E is used for the (n+4) to (n+7) lines (see the 0th to 7th lines shown in FIG. 15 (b)). jjj().
このように、位相りと位相Eとを所定のライン毎に切り
換えて用いると、1つのフレームが5種類の位相によっ
て構成されることになる。そして、5種類の位相によっ
てフレームが構成されると、各位相によるドツトのオン
/オフが4種の位相(Δ〜D)を用いた場合より平均化
さ41、フリッカの…殺効果か大きいという不11点が
得られる。In this way, if the phase difference and the phase E are switched and used for each predetermined line, one frame will be composed of five types of phases. When a frame is composed of five types of phases, the on/off of dots due to each phase is averaged out more than when four types of phases (Δ~D) are used41, and the effect of eliminating flicker is greater. A score of 11 points was obtained.
また、上記変形例は異なる位1目の並びによって構成さ
れるマトリクスが4×4または4×8ドツト(第15図
(イ)、(ロ)参照)であったが、11相の種類をさら
に増やし、位相の並びに変化を1+Pたせる制御範囲を
さらに拡大することしてきろ。In addition, in the above modification, the matrix composed of the different order of the first dots was 4 x 4 or 4 x 8 dots (see Figure 15 (a) and (b)), but the types of 11 phases were further changed. Please try to further expand the control range to increase the phase arrangement and change by 1+P.
例えば、第18図は、さらに位相Fを追加して異なる位
相の並びによろマ]・リクスを8×8ドツトとじた場合
の例である。ここで、位相Fは他の位相と表示のオンタ
イミングが異なるように設定された位…であり、第19
図に階調「2」の場合におけろ各位相の階調パターンA
2〜F2を示す。For example, FIG. 18 shows an example in which a phase F is further added and a matrix of different phases is combined into 8×8 dots. Here, the phase F is set so that the on-timing of the display is different from other phases, and is the 19th phase.
In the figure, the gradation pattern A of each phase in the case of gradation "2"
2 to F2 are shown.
また、第18図に示す位相配置を実現する回路は、位相
「2」については、例えば、第20図に示すように構成
すればよい。図において、40はセレクタであり、2ヒ
ツト人力のセレクト部40aを有している。このセレク
ト部402Lの第1ビット入力端には階調パターンA2
が供給され、第1ビット入力端には階、具1パターンF
2が供給される。セレクタ・10の制御入力端には、ラ
インカウンタの第2ビツト出力信号とドツトカウンタの
第2ヒント出力信号との論理積をとるアンドゲート42
の出力信号が供給される。そして、セレクト部5103
の出力信号は、信号A2−とじて、第7図に示すセレク
ト部30aおよび32aの第2ヒツト入力端に供給され
る。41は2ヒツトの入力端を(iするセレクト部41
aを有・1”るセレクタであり、制御入力端にラインカ
ウンタの第2ビツト出力信号とドツトカウンタの第2ヒ
ツト出力信号の排池的論理和をとるイクスクルーノブオ
アゲ−1・・13の出力(3号が供給される。そして、
セレクト部・11aの出力信号は、信号D 2−として
第7図に示ずセレクト11ζ30dおよび32dの第2
入力端に供給される。Further, the circuit that realizes the phase arrangement shown in FIG. 18 may be configured as shown in FIG. 20 for phase "2", for example. In the figure, 40 is a selector, which has a two-hit manual selection section 40a. The first bit input terminal of this select section 402L has a gradation pattern A2.
is supplied, and the first bit input terminal has the floor, tool 1 pattern F
2 is supplied. At the control input terminal of the selector 10, there is an AND gate 42 which takes the AND of the second bit output signal of the line counter and the second hint output signal of the dot counter.
output signal is provided. Then, the selection section 5103
The output signal is supplied as signal A2- to the second input terminals of select sections 30a and 32a shown in FIG. 41 is a select section 41 that selects the input end of 2 hits (i).
It is a selector with a and 1", and an exclusive OR game 1...13 which takes the exclusive OR of the second bit output signal of the line counter and the second hit output signal of the dot counter at the control input terminal. Output (No. 3 is supplied. And,
The output signal of the selector 11a is the signal D2-, which is not shown in FIG.
Supplied to the input end.
上記構成によれば、第13図に示す位相配置における第
4〜第7ライン(一般的に示せば4に〜(4に+3):
には1以上の整数)の位相パターンA2が位相パターン
F2に切り換えられるととらに、同ラインの位相パター
ンD2が位相パターンE2に切り換えられる。したがっ
て、第18図に示す位相パターンの配置となる。According to the above configuration, the fourth to seventh lines in the phase arrangement shown in FIG. 13 (generally speaking, 4 to (4 + 3):
is an integer greater than or equal to 1) is switched to phase pattern F2, and at the same time, phase pattern D2 on the same line is switched to phase pattern E2. Therefore, the phase pattern arrangement shown in FIG. 18 is obtained.
次に、第18図に示す位相配置マトリクスを構成した場
合の効果について階調[2]の場合を例にとって説明す
る。Next, the effect of configuring the phase arrangement matrix shown in FIG. 18 will be explained using the case of gradation [2] as an example.
今、第0ラインに着目ずれば、第0ドツト〜第3ドツト
についてのドツトのオン/オフは、第21図(イ)に示
すようになる。ずなわら、第0フレームにおいては、位
相A、I)のドツトがオン、第1フレームにおいては位
相Bのドツトがのみがオン、第2フレームにおいては位
相AとCのドツトがオン、第3フレームにおいては位相
BとDのおドツトかオンし、第4フレームにおいては、
位相Cのドツトのみかオンする。この結果、第0〜第4
フレームにおいて、順次2f1711,1個、2個、2
個、1個のドツトがオンすることなり、これらのドツト
についてのコントラストのリップルは50%である。Now, if we focus on the 0th line, the on/off states of the 0th to 3rd dots are as shown in FIG. 21(a). In the 0th frame, the dots of phases A and I) are on, in the 1st frame, only the dots of phase B are on, and in the 2nd frame, the dots of phases A and C are on, and the 3rd dot is on. In the frame, phase B and D dots are on, and in the fourth frame,
Only the phase C dot is turned on. As a result, the 0th to 4th
In the frame, sequentially 2f1711, 1, 2, 2
Each time, one dot turns on, and the contrast ripple for these dots is 50%.
また、第0ラインの第4〜第7ドノトについても、上記
と同様に50パーセントのリップルとなる。そして、第
4ラインに着目すれば、第O−第3ドヅトおよび第4〜
第7ドソトについてら、」二連の場合と同様に、50パ
ーセントのリップルとなる(第21図(〔1)〜(ニ)
参照)。Furthermore, the ripples for the 4th to 7th donots of the 0th line are also 50%, similar to the above. Then, if we focus on the 4th line, we can see the O-3rd line and the 4th-3rd line.
Regarding the 7th dosoto, the ripple is 50% as in the case of double series (Figure 21 ([1) to (d))
reference).
次に、第0ラインと第4ラインの同一のドツト番号つい
てl’?目すれば、第21図(ホ)に示すように、各フ
レームについてオフとなるドツトの数は、第0〜第4フ
レームの順では3.3.4,3゜3または3.3.3,
3.4となる。このことから’l’JIるように、同一
番号のトソトにつぃては、そのコントラストのリップル
は、25%となっている。さらに、第4〜第7トツト、
第4〜第7トツトは、同一画面を+1カ成するドツトで
あるから、1画面を構成する各フレームについてのドツ
トのオン数はL足金ドツトのオン数を加算したしのとな
り、第21図(へ)に示すようにG、6,7 6゜7と
なる。したかって、コントラストのリップルは、約14
%となる。Next, for the same dot numbers on the 0th and 4th lines, l'? As shown in FIG. 21(E), the number of dots that are off for each frame is 3.3.4, 3°3 or 3.3.3 in the order of the 0th to 4th frames. ,
It becomes 3.4. As can be seen from this, the ripple of the contrast is 25% for tosotos with the same number. Furthermore, the 4th to 7th tots,
The 4th to 7th dots are dots that make up one frame on the same screen, so the number of dots on for each frame that makes up one screen is the sum of the number of L-metal dots on, and the 21st As shown in the figure (f), it becomes G, 6,7 6°7. Therefore, the contrast ripple is about 14
%.
このように、第18図に示すような位l′ll溝成の表
示ブ「Iツク(マトリクス:)を構成すると、フレーム
レイトコントロ−ル
て低くすることかてき、フリッカを大幅に低減すること
ができろ。In this way, if the display block (matrix) is configured with the same groove structure as shown in FIG. 18, the frame rate can be controlled to be low, and flicker can be significantly reduced. Be able to do it.
なお、谷ラインを巽なろ位相の・1(2びによって構成
、1−るブvJツクの火5さは、第18図に示した例に
1≦iJらず、位相の数およびその配置の仕方により、
さらに人,Σくすることかてきろのは勿論である。Note that the valley line is composed of ・1 (2) of the phase of Tatsumi, and the fire 5 of 1-rubu vJtsuk is not 1≦iJ in the example shown in Fig. 18, but the number of phases and their arrangement. Depending on how
Of course, it is also important to make people even better.
[発明の効果」
以」4説明したように、この発明によれば、信号組(・
1j!と走査電極とのマトリクスによって(114成さ
れる/:!示パイ、ルの階,す、′.jを制御する階.
J!,I 1+制御方法において、li’j 5O信号
1[題への駆動信号のパルス幅を制御することによって
階調を制御するとと乙に、こツバJl/ス幅制御の各階
調1の間をフレームレイトコン!・C!−ルによってさ
らに19り副制御するようにし、また、上記方法に31
:ろ装置、システムを構成したので、輝度ムラがなく、
また、フリッカの問題の生しないという111点が得ら
れる。[Effects of the Invention] As explained in 4, according to this invention, the signal set (・
1j! and the scanning electrode matrix (114/:!Indication, the floor, s, '.j to control the floor.
J! , I 1+ control method, if the gradation is controlled by controlling the pulse width of the drive signal to the li'j 5O signal 1 [B], then the interval between each gradation 1 of the Jl/s width control is Frame rate con!・C! - further sub-control 19 times by means of the above method;
:Since the filter device and system are configured, there is no unevenness in brightness.
In addition, a score of 111 was obtained indicating that there was no flicker problem.
また、請求項(4)、(5)、(6)、(8)に記載し
たように、表示パネルにおけるFソトを′fSJ.数の
位相に区分けし、フレームレイトコントロールによって
表示がオンとなるフレームを各位相毎にずらすように構
成すると、フリッカを著しく低減することができる。こ
の場合において、区分けづ−る位相の数は(モQてあり
、また、区分けした位相を適宜組み合わせて任0のブロ
ツクを構成することらできる。したがって、システム等
に応じて最ら適切な位相敗およびブ[Jツク形態とする
ことかできろ。Further, as described in claims (4), (5), (6), and (8), the F-soto in the display panel is 'fSJ. By dividing the display into several phases and using frame rate control to shift the frame on which the display is turned on for each phase, flicker can be significantly reduced. In this case, the number of divided phases is (MoQ), and the divided phases can be combined appropriately to construct any block. Therefore, depending on the system etc., the most appropriate phase can be selected. Can you change it to defeat and bu[Jtsuku form?
第1図はこの発明の一実施例の全体(1vt成を示すブ
ロック図、
第2図は同実施例において用いられる液晶パネル6の構
成を示すブロック図、
第3図は液晶パネル6の動作を示すタイミングヂャート
、
第4図は同実施例のおける階調制御回路5の構成を示す
ブロック図、
第5図は階調制御回路5内の階調パターンジェネレータ
20の構成を示す回路図、
第6図は階調制御回路5内のデータ変換回路21の+M
成を示す回路図、
第7図は階調制御回路5内の位相識別回路22お,J、
び階調データ選択部23、24の構成を示す回路図1、
第8図は同実施例の全体動作を示すタイミングヂャート
、
第9図はフレームレイトコントロールにおいてドツトか
オンとなるフレームと階調との関係を示ケ図、
第1O図は同実1血例においてP ’iV fVlとフ
レームレイトコントロール
データと各フレームにおけろドツトのコントラストとの
関係を示す図、
第11図は位相A−Dにおいて階調rlJの場合に1ζ
ソトかオンとなるフレームを示す図、第12区1は階調
rlJ,r2Jの場合において、ドツトがオンとなるフ
レームを各位相A−D毎に示した図、
第13図は同実施例における表示面の位相を示す正面図
、
第14図は同実施例におけるセグメントドライバII(
PWMドライバ)に供給される階調データPMI,FM
oと階調データCCとの関係を示す図、
第15図は同実施例の一変形例における位相の配置を示
す正面図、
第16図は同変形例における各位相の階調パターンを示
す図、
第17図は同変形例において階調パターンを切り換える
切換回路の構成を示す回路図、第18図は他の変形例に
おける位相の配置を示す正面図、
第19図は同変形例における階調パターンを示す図、
第20図は同変形例において階調パターンの切換を行う
切換回路の構成を示す回路図、第21図は同変形例にお
けろリップル低減の効果を説明するための図である。
1・・・・・CPU(中央処理装置)、3・・・・・デ
イスプレィコン)・ローラ、4・・・VIIAM(画像
メモリ)、5・・・・・・階調制御回路(データ変換手
段)、6・・・・・・液晶パネル、10・・・・・・液
晶表示マトリクス(表示パネル)、11 ・・セクメン
トドライバ(パルス幅制御ドライバ)。
第1図FIG. 1 is a block diagram showing the entire embodiment of the present invention (1vt configuration), FIG. 2 is a block diagram showing the configuration of the liquid crystal panel 6 used in the same embodiment, and FIG. 3 is a block diagram showing the operation of the liquid crystal panel 6. 4 is a block diagram showing the configuration of the gradation control circuit 5 in the same embodiment; FIG. 5 is a circuit diagram showing the configuration of the gradation pattern generator 20 in the gradation control circuit 5; Figure 6 shows +M of the data conversion circuit 21 in the gradation control circuit 5.
7 is a circuit diagram showing the configuration of the phase discrimination circuit 22O, J,
8 is a timing chart showing the overall operation of the same embodiment, and FIG. 9 is a diagram showing the frames and gradations in which dots are turned on in the frame rate control. Figure 1O is a diagram showing the relationship between P'iV fVl, frame rate control data, and dot contrast in each frame in the same example. Figure 11 is a diagram showing the relationship between the phase A- In case of gradation rlJ in D, 1ζ
12th section 1 is a diagram showing frames where dots are on for each phase A-D in the case of gradations rlJ and r2J. A front view showing the phase of the display surface, and FIG.
Gradation data PMI, FM supplied to PWM driver)
15 is a front view showing the arrangement of phases in a modified example of the same embodiment; FIG. 16 is a diagram showing the gradation pattern of each phase in the modified example. , Fig. 17 is a circuit diagram showing the configuration of a switching circuit that switches the gradation pattern in the same modification, Fig. 18 is a front view showing the phase arrangement in another modification, and Fig. 19 shows the gradation in the same modification. FIG. 20 is a circuit diagram showing the configuration of a switching circuit for switching gradation patterns in the same modification, and FIG. 21 is a diagram for explaining the ripple reduction effect in the same modification. be. 1...CPU (central processing unit), 3...Display controller/roller, 4...VIIAM (image memory), 5...gradation control circuit (data conversion) means), 6...Liquid crystal panel, 10...Liquid crystal display matrix (display panel), 11...Segment driver (pulse width control driver). Figure 1
Claims (8)
される表示パネルの階調を制御する階調制御方法におい
て、前記信号電極への駆動信号のパルス幅を制御するこ
とによって階調を制御するとともに、このパルス幅制御
の各階調の間をフレームレイトコントロールによってさ
らに階調制御することを特徴とする階調制御方法。(1) In a gradation control method for controlling the gradation of a display panel constituted by a matrix of signal electrodes and scanning electrodes, the gradation is controlled by controlling the pulse width of a drive signal to the signal electrode, and , a gradation control method characterized in that gradation control is further performed between each gradation level of this pulse width control by frame rate control.
される表示パネルと、供給される階調データに基づき前
記信号電極への駆動信号のパルス幅を制御し、これによ
り多階調駆動を行うパルス幅制御ドライバと、このパル
ス幅制御ドライバの各階調間をフレームレイトコントロ
ールによってさらに多階調とする階調データを表示面の
階調を指示する入力階調データに基づいて作成するデー
タ変換手段とを具備することを特徴とする階調制御装置
。(2) A display panel composed of a matrix of signal electrodes and scanning electrodes, and a pulse width that controls the pulse width of the drive signal to the signal electrodes based on the supplied grayscale data, thereby performing multi-grayscale driving. a width control driver; and a data conversion means for creating gradation data for further increasing the number of gradations between each gradation level of the pulse width control driver by frame rate control based on input gradation data indicating the gradation level of a display surface. A gradation control device comprising:
をカウントするクロックカウント手段と、このクロック
カウント手段のカウント値とフレームレイトコントロー
ルが施された階調データとに基づいて表示パネルへ供給
する駆動信号のパルス幅を変調するパルス幅変調手段と
を具備することを特徴とする階調制御装置。(3) A clock counting means for counting weighted clocks whose output timing is arbitrarily set, and a drive signal supplied to the display panel based on the count value of this clock counting means and gradation data subjected to frame rate control. A gradation control device comprising: pulse width modulation means for modulating the pulse width of the gradation control device.
ドットを複数の位相に区分けし、フレームレイトコント
ロールによって表示がオンとなるフレームを各位相毎に
ずらしたことを特徴とする請求項(2)記載の階調制御
装置。(4) The data conversion means is characterized in that the dots on the display panel are divided into a plurality of phases, and the frame in which the display is turned on is shifted for each phase by frame rate control. gradation control device.
個のドットおよび前記2個のドットの上または下に隣接
する2個のドットから構成される4個のドットを1グル
ープとして設定し、かつ、前記グループを第1、第2の
位相によって構成されるとともに隣接するドットが異な
る位相となるように設定される第1のグループおよび第
3、第4の位相によって構成されるとともに隣接するド
ットが異なる位相となるように設定される第2のグルー
プに区分し、これらのグループが表示面において交互に
配置されるようにしたことを特徴とする請求項(4)記
載の階調制御装置。(5) The data converting means is configured to convert two data that are adjacent to each other on the same line.
4 dots consisting of 1 dot and 2 dots adjacent above or below the above 2 dots are set as 1 group, and the group is formed by 1st and 2nd phases. A first group is configured such that adjacent dots have different phases, and a second group is configured with third and fourth phases and is configured such that adjacent dots have different phases. 5. The gradation control device according to claim 4, wherein the gradation control device is divided into two groups, and these groups are arranged alternately on the display surface.
外の他の位相をも設定するとともに、前記1〜第4の位
相の特定の位相について所定ライン毎に前記他の位相と
切り換えることを特徴とする請求項(5)記載の階調制
御装置。(6) The data conversion means also sets phases other than the first to fourth phases, and switches a specific phase among the first to fourth phases to the other phase for each predetermined line. The gradation control device according to claim 5, characterized in that:
像メモリと、この画像メモリ内の画像データを読出し、
これに対応する階調データを出力すとともに、表示制御
用信号を出力するディスプレイコントローラと、信号電
極と走査電極とのマトリクスによって構成される表示パ
ネルと、供給される階調データに基づき前記信号電極へ
の駆動信号のパルス幅を制御し、これにより多階調駆動
を行うパルス幅制御ドライバと、このパルス幅制御ドラ
イバの各階調間をフレームレイトコントロールによって
さらに多階調とする階調データを前記ディスプレイコン
トローラが出力する階調データに基づいて作成するデー
タ変換手段と、前記ディスプレイコントローラを制御す
る中央処理装置とを具備することを特徴とする多階調表
示システム。(7) an image memory in which at least one screen worth of image data is stored, and reading out the image data in this image memory;
a display controller that outputs gradation data corresponding to the gradation data and a display control signal; a display panel configured of a matrix of signal electrodes and scanning electrodes; A pulse width control driver that controls the pulse width of a drive signal to thereby perform multi-gradation driving, and gradation data that further increases the number of gradations between each gradation of this pulse width control driver by frame rate control. What is claimed is: 1. A multi-gradation display system comprising: a data converter that generates data based on gradation data output by a display controller; and a central processing unit that controls the display controller.
される表示パネルの階調を制御する階調制御方法におい
て、以下の(a)、(b)、(c)の過程を有すること
を特徴とする階調制御方法。 (a)前記信号電極への駆動信号のパルス幅を制御する
ことによって階調を制御するとともに、このパルス幅制
御の各階調の間をフレームレイトコントロールによって
さらに階調制御する過程 (b)前記表示パネルにおけるドットを複数の位相に区
分し、フレームレイトコントロールによって表示がオン
となるフレームを各位相毎にずらす過程 (c)前記位相のうちの2種を互いに隣接せぬように配
置して2×2ドットの小マトリクスを構成し、かつ、用
いられる位相の種類を適宜異ならせた小マトリクスを複
数隣接配置して2n×2m(n、mは整数)の大マトリ
クスを構成し、この大マトリクスにおける各ラインの位
相の並び方がすべて異なるようにする過程(8) A gradation control method for controlling the gradation of a display panel constituted by a matrix of signal electrodes and scanning electrodes, characterized by comprising the following steps (a), (b), and (c). gradation control method. (a) The process of controlling the gradation by controlling the pulse width of the drive signal to the signal electrode, and further controlling the gradation between each gradation of this pulse width control by frame rate control (b) The display The process of dividing the dots on the panel into multiple phases and shifting the frame at which the display is turned on by frame rate control for each phase (c) Arranging two of the phases so that they are not adjacent to each other A large matrix of 2n x 2m (n and m are integers) is constructed by arranging a plurality of small matrices that are composed of a small matrix of 2 dots and suitably different types of phases are used, and a large matrix of 2n x 2m (n and m are integers) is constructed. The process of making the phase alignment of each line different
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14525188A JPH021812A (en) | 1988-06-13 | 1988-06-13 | Gradation control method, gradation controller, and multigradational display system |
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Application Number | Priority Date | Filing Date | Title |
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JP14525188A JPH021812A (en) | 1988-06-13 | 1988-06-13 | Gradation control method, gradation controller, and multigradational display system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH021812A true JPH021812A (en) | 1990-01-08 |
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