JPH02180443A - Parity error detection system - Google Patents
Parity error detection systemInfo
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- JPH02180443A JPH02180443A JP63333735A JP33373588A JPH02180443A JP H02180443 A JPH02180443 A JP H02180443A JP 63333735 A JP63333735 A JP 63333735A JP 33373588 A JP33373588 A JP 33373588A JP H02180443 A JPH02180443 A JP H02180443A
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- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信システムの回線監視に用いられ
るパリティエラー検出方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a parity error detection method used for line monitoring of a digital communication system.
従来、この種のパリティエラー検出方式は、送（ｉ側に
複数種類のスクランブルパターン（ｓｃｒａｍｂＩｅ
ｐａｔｔｅｒｎ）を用意し、受信側において送信側で主
信号に排他的論理和されたスクランブルパターンに一致
させたデスクランブルパターン（ｄｅｓｃｒａｍｂｌｅ
ｐａｔＬｅｒｎ）を用いて受信信号をデスクランブル
した後パリティ計数を行う方式を採っていた。Conventionally, this type of parity error detection method uses multiple types of scrambling patterns (scramble patterns) on the i side.
The receiver side prepares a descramble pattern (descramble pattern) that matches the scramble pattern exclusive ORed with the main signal on the transmitter side.
patLern) to descramble the received signal and then perform parity counting.
従って、第２図に示すように、中間中継局２０では、°
復調器２１．フレーム同期回路２２．変調器２３゜デス
クランブル回路２４及び区間パリティ計数回路２５の他
に送信側のスクランブルパターンと一致させた複数のデ
スクランブルパターン１発生回路２６とデスクランブル
パターン２発生回路２７とこれらを切り換える切換器２
８とを備えていた。Therefore, as shown in FIG.
Demodulator 21. Frame synchronization circuit 22. Modulator 23: In addition to the descrambling circuit 24 and the interval parity counting circuit 25, there are a plurality of descrambling pattern 1 generating circuits 26 and descrambling pattern 2 generating circuits 27 that match the scrambling pattern on the transmission side, and a switch 2 for switching between them.
It was equipped with 8.
上述した従来のパリティエラー検出方式にあっては、正
確なパリティ計数を行うために送信側のスクランブルパ
ターンと受信側のデスクランブルパターンを一致させね
ばならず、第２図に示すように中間中継局２０にあって
も送信側のスクランブルパターンに合わせた複数のデス
クランブル式ターフ１発生回路２６．デスクランブルパ
ターン２発生回路２７とを設けなければならない欠点が
あった。In the conventional parity error detection method described above, in order to perform accurate parity counting, it is necessary to match the scrambling pattern on the transmitting side and the descrambling pattern on the receiving side. 20 also includes a plurality of descrambling type turf 1 generation circuits 26 matching the scramble pattern on the transmitting side. There is a drawback that a descramble pattern 2 generation circuit 27 must be provided.
この結果、装置の小型化を図ることができなかった。As a result, it was not possible to downsize the device.
本発明の目的は、上記従来の課題を解決し、受信側での
デスクランブルパターンを切り換えることなく１つのデ
スクランブル回路によってデスクランブル可能なパリテ
ィエラー検出方式を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional problems and to provide a parity error detection method that allows descrambling by one descrambling circuit without switching the descrambling pattern on the receiving side.
本発明は、複数種類のスクランブルパターンを用いて順
次データをスクランブルして送信側から送信し、受信側
でこのスクランブルされたデータを受信し、このデータ
をデスクランブル回路においてデスクランブルパターン
発生回路からのデスクランブルパターンによりデスクラ
ンブルし、区間パリティ計数回路でこのデスクランブル
されたデータの区間パリティを計数することによりパリ
ティエラーを検出するパリティエラー検出方式であって
、
前記デスクランブルパターン発生回路は、前記送信側に
おける複数種類のスクランブルパターンに対応しかつパ
リティ区間での「１」の数が同数である複数種類のデス
クランブルパターンのうちいずれかのデスクランブルパ
ターンを発生するものであることを特徴とする。The present invention sequentially scrambles data using multiple types of scrambling patterns and transmits the scrambled data from the transmitting side, receives the scrambled data on the receiving side, and transmits this data in the descrambling circuit from the descrambling pattern generating circuit. A parity error detection method detects a parity error by descrambling using a descrambling pattern and counting the interval parity of the descrambled data using an interval parity counting circuit, the descrambling pattern generation circuit comprising: The present invention is characterized in that one of a plurality of descrambling patterns corresponding to a plurality of types of scrambling patterns on the side and having the same number of "1"s in the parity section is generated.
本発明の実施例について図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の一実施例に係るパリティエラー検出方
式を示す中間中継局のブロック図である。FIG. 1 is a block diagram of an intermediate relay station showing a parity error detection method according to an embodiment of the present invention.
中間中継局１は、その入力側に設けられた復調器２と、
この復調器２の出力側に設けられたフレーム同期回路３
と、このフレーム同期回路３の出力側に並列に配設され
た変調器４及びデスクランブル回路５と、デスクランブ
ル回路５にデスクランブルパターンを入力するデスクラ
ンブルパターン発生回路６と、デスクランブル回路５の
出力側に設けられ、デスクランブル回路５の出力データ
の区間パリティの計数を行う区間パリティ計数回路７と
を備えている。The intermediate relay station 1 includes a demodulator 2 provided on its input side,
A frame synchronization circuit 3 provided on the output side of this demodulator 2
A modulator 4 and a descrambling circuit 5 are arranged in parallel on the output side of the frame synchronization circuit 3, a descrambling pattern generating circuit 6 inputting a descrambling pattern to the descrambling circuit 5, and a descrambling circuit 5. The section parity counting circuit 7 is provided on the output side of the descrambling circuit 5 and counts the section parity of the output data of the descrambling circuit 5.
復調器２は、図示しない送信側のスクランブル回路にお
いてデータａをスクランブルパターンＳでスクランブル
して得られた信号ａ （ｆ） ｓを入力復調する機器で
ある。The demodulator 2 is a device that inputs and demodulates a signal a (f) s obtained by scrambling data a with a scramble pattern S in a scramble circuit on the transmitting side (not shown).
フレーム同期回路３は、復調器２で復調された信号ａ
（ｉ） ｓを入力し信号ａ■Ｓのフレーム同期をとって
変調器４とデスクランブル回路５に信号ａＯ３を出力す
る回路である。The frame synchronization circuit 3 receives the signal a demodulated by the demodulator 2.
(i) This is a circuit that inputs s, synchronizes the frame of the signal a and S, and outputs the signal aO3 to the modulator 4 and the descrambling circuit 5.
変調器４は、フレーム同期回路３からの信号ａ＋Ｓを変
調して次段の局に出力する機器である。The modulator 4 is a device that modulates the signal a+S from the frame synchronization circuit 3 and outputs it to the next station.
デスクランブル回路５は、フレーム同期回路３からの信
号ａ （ｆ） ｓをデスクランブルし、デスクランブル
ド信号すを区間パリティ計数回路７に出力する回路であ
る。The descrambling circuit 5 is a circuit that descrambles the signal a (f) s from the frame synchronization circuit 3 and outputs the descrambled signal S to the interval parity counting circuit 7.
デスクランブルパターン発生回路６は、デスクランブル
パターンｄ、又はｄ！を発生しデスクランブル回路５に
入力する回路である。デスクランブルパターンｄ、は送
信側のスクランブルパターン！、に一致し、デスクラン
ブルパターンｄ２はスクランブルパターンＳ２に一致し
ている。このデスクランブルパターンｄ１とｄ２は同じ
パリティ区間で「１」の数が同数になるように設定され
ている。The descrambling pattern generation circuit 6 generates a descrambling pattern d or d! This circuit generates and inputs it to the descrambling circuit 5. Descrambling pattern d is the scrambling pattern on the sending side! , and the descramble pattern d2 matches the scramble pattern S2. The descrambling patterns d1 and d2 are set so that the number of "1"s is the same in the same parity section.
区間パリティ計数回路７は、デスクランブル回路５から
のデスクランブルド信号すを入力し、信号すの区間パリ
ティを計数してその結果を示す信号Ｃを出力する回路で
ある。The section parity counting circuit 7 is a circuit that receives the descrambled signal from the descrambler circuit 5, counts the section parity of the signal, and outputs a signal C indicating the result.
次に、本実施例の動作について説明する。Next, the operation of this embodiment will be explained.
図示しない送信側では、データａをスクランブルパター
ンＳ１又はＳ２であるスクランブルパターンＳを用いて
スクランブル回路によりスクランブルし、そのスクラン
ブル回路号ａ＋ｓを中間中継局１に送信する。On the transmitting side (not shown), data a is scrambled by a scrambling circuit using scrambling pattern S, which is scrambling pattern S1 or S2, and the scrambling circuit number a+s is transmitted to intermediate relay station 1.
中間中継局１では、受信した信号ａ■Ｓを復調器２で復
調した後、フレーム同期回路３でフレーム同期をとる。In the intermediate relay station 1, the demodulator 2 demodulates the received signal a*S, and then the frame synchronization circuit 3 performs frame synchronization.
フレーム同期回路３から変調器４に到った信号ａＯＳは
、変調された後次段の局に送られる。The signal aOS that reaches the modulator 4 from the frame synchronization circuit 3 is modulated and then sent to the next station.
フレーム同期回路３からデスクランブル回路５に到った
信号ａＯ３は、デスクランブル回路５によりデスクラン
ブルされる。即ち、デスクランブル回路５がデスクラン
ブルパターン発生回路６から入力したデスクシンプルパ
ターンｄ１又はｄ２を用いて信号ａ Ｏｓをデスクラン
ブルし信号すとして区間パリティ計数回路７に出力する
。The signal aO3 reaching the descrambling circuit 5 from the frame synchronization circuit 3 is descrambled by the descrambling circuit 5. That is, the descrambling circuit 5 descrambles the signal aOs using the descrambling pattern d1 or d2 inputted from the descrambling pattern generating circuit 6, and outputs it to the interval parity counting circuit 7 as a signal.
ここでデスクランブルパターン発生回路６がデスクラン
ブルパターンｄ、のみを発生している場合について述べ
る。デスクランブルパターン発生回路５に入力した信号
ａ■ＳのスクランブルパターンＳがＳ、のときにはデス
クランブルパターンｄ、と一致するため、デスクランブ
ル回路５からの信号すはデータａを示す。スクランブル
パターンＳが３２のときにはデスクランブルパターンｄ
。Here, a case will be described in which the descramble pattern generation circuit 6 generates only the descramble pattern d. When the scrambling pattern S of the signal a*S input to the descrambling pattern generating circuit 5 is S, it matches the descrambling pattern d, so that the signal from the descrambling circuit 5 indicates data a. When the scramble pattern S is 32, the descramble pattern d
.
と−敗しない、従って信号すはデータａと異なる。and - not lost, so the signal is different from data a.
しかしデスクランブルパターンｄ１とｄ２とは同じパリ
ティ区間でｒｌＪの数が同数になるように設定しである
ため、信号すのパリティ数はデータａのパリティ数と一
致する。従って送信側から送られてきた信号ａ （ｉ）
ｓのスクランブルパターンＳがデスクランブルパター
ンｄ１に一致していようがいまいが無関係にデスクラン
ブル回路５はデータａと同パリティ数の信号すを出力す
る。この動作はデスクランブルパターン発生回路６がデ
スクランブルパターンｄ２のみを発生している場合につ
いても同じである。However, since the descrambling patterns d1 and d2 are set so that the number of rlJs is the same in the same parity section, the number of parities of the signal S matches the number of parities of the data a. Therefore, the signal a (i) sent from the transmitting side
Regardless of whether the scramble pattern S of s matches the descramble pattern d1 or not, the descramble circuit 5 outputs a signal with the same parity number as the data a. This operation is the same even when the descramble pattern generation circuit 6 generates only the descramble pattern d2.
信号すを入力した区間パリティ計数回路７は、信号すの
区間パリティを計数しその計数値とデータａの区間パリ
ティ数とを比較して異なれば区間パリティエラーと判断
する。The section parity counting circuit 7 which receives the signal S counts the section parity of the signal S, compares the counted value with the section parity number of the data a, and determines that there is a section parity error if they are different.
従って本実施例のパリティエラー検出方式にあっては、
１つのデスクランブル回路６を備えるだけで正確な区間
パリティ計数を行うことができる。Therefore, in the parity error detection method of this embodiment,
Accurate section parity counting can be performed by just providing one descrambling circuit 6.
以上説明したように本発明のパリティエラー検出方式は
、デスクランブルパターン発生回路を、送信側における
複数種類のスクランブルパターンに対応しかつパリティ
区間での「１」の数が同数である複数種類のデスクシン
プルパターンのうちいずれかのデスクランブルパターン
を発生するように構成したため、受信側でのスクランブ
ルパターンを切り換えることなく、１つのデスクランブ
ル回路でデスクランブルでき、回路の簡素化を図ること
ができる効果がある。As explained above, the parity error detection method of the present invention uses a descrambling pattern generation circuit to connect multiple types of descrambling patterns that correspond to multiple types of scrambling patterns on the transmitting side and that have the same number of "1"s in the parity section. Since the configuration is configured to generate one of the descrambling patterns among the simple patterns, descrambling can be performed using one descrambling circuit without switching the scrambling pattern on the receiving side, which has the effect of simplifying the circuit. be.
第１図は本発明の一実施例に係るパリティエラー検出方
式を示す中間中継局のブロック図、第２図は従来のパリ
ティエラー検出方式を示す中間中継局のブロック図であ
る。
ｌ・・・・・中間中継局
２・・・・・復調器
３・・・・・フレーム同期回路
４・・・・・変調器
５・・・・・デスクランブル回路
６・・・・・デスクランブルパターン発生回路FIG. 1 is a block diagram of an intermediate relay station showing a parity error detection method according to an embodiment of the present invention, and FIG. 2 is a block diagram of an intermediate relay station showing a conventional parity error detection method. l...Intermediate relay station 2...Demodulator 3...Frame synchronization circuit 4...Modulator 5...Descrambling circuit 6...De Scramble pattern generation circuit
Claims (1)
ータをスクランブルして送信側から送信し、受信側でこ
のスクランブルされたデータを受信し、このデータをデ
スクランブル回路においてデスクランブルパターン発生
回路からのデスクランブルパターンによりデスクランブ
ルし、区間パリテイ計数回路でこのデスクランブルされ
たデータの区間パリテイを計数することによりパリテイ
エラーを検出するパリテイエラー検出方式であって、前
記デスクランブルパターン発生回路は、前記送信側にお
ける複数種類のスクランブルパターンに対応しかつパリ
テイ区間での「１」の数が同数である複数種類のデスク
ランブルパターンのうちいずれかのデスクランブルパタ
ーンを発生するものであることを特徴とするパリテイエ
ラー検出方式。(1) Data is sequentially scrambled using multiple types of scrambling patterns and transmitted from the transmitting side, this scrambled data is received on the receiving side, and this data is sent to the descrambling circuit from the descrambling pattern generation circuit. A parity error detection method detects a parity error by descrambling using a scrambling pattern and counting the interval parity of the descrambled data in an interval parity counting circuit, wherein the descramble pattern generation circuit includes the It is characterized by generating one of a plurality of descrambling patterns corresponding to a plurality of types of scrambling patterns on the transmitting side and having the same number of "1"s in the parity section. Parity error detection method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333735A JPH02180443A (en) | 1988-12-29 | 1988-12-29 | Parity error detection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333735A JPH02180443A (en) | 1988-12-29 | 1988-12-29 | Parity error detection system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02180443A true JPH02180443A (en) | 1990-07-13 |
Family
ID=18269368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333735A Pending JPH02180443A (en) | 1988-12-29 | 1988-12-29 | Parity error detection system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02180443A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006525565A (en) * | 2003-05-02 | 2006-11-09 | ピルツ ゲーエムベーハー アンド コー．カーゲー | Method and apparatus for controlling safety-critical processes |
-
1988
- 1988-12-29 JP JP63333735A patent/JPH02180443A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006525565A (en) * | 2003-05-02 | 2006-11-09 | ピルツ ゲーエムベーハー アンド コー．カーゲー | Method and apparatus for controlling safety-critical processes |
| US7715932B2 (en) | 2003-05-02 | 2010-05-11 | Pilz Gmbh & Co. | Method and apparatus for controlling a safety-critical process |
| JP4691490B2 (en) * | 2003-05-02 | 2011-06-01 | ピルツ ゲーエムベーハー アンド コー．カーゲー | Method and apparatus for controlling safety-critical processes |
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