JPH02177722A - Output circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高速論理回路に関し、特にその出力回路に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to high-speed logic circuits, and particularly to output circuits thereof.
従来、この種の高速論理回路の出力回路には、トランジ
スタ・トランジスタ・ロジック（以下ＴＴＬと言う）回
路あるいはエミッタ・カップル・ロジック（以下ＥＣＬ
と言う）回路がある。Conventionally, the output circuit of this type of high-speed logic circuit has been a transistor-transistor logic (hereinafter referred to as TTL) circuit or an emitter-coupled logic (hereinafter referred to as ECL) circuit.
) There is a circuit.
第５図は従来の一例を示すＴＴＬ回路図、第６図は従来
の一例を示すＥＣＬ回路図である０例えば、ＴＴＬ回路
は、第５図に示すように、ショットキーダイオードクラ
ンプ付ｎｐｎ）ランジスタＱ１〜Ｑ４及びｎｐｎ）ラン
ジスタＴ１を使用し、入力トランジスタＱ１とこのトラ
ンジスタＱ１のコレクタに接続される位相分割段トラン
ジスタＱ２及び出力シンク電流をまかなう出力トランジ
スタロ３並にダーリントン接続された出力負荷充電用の
トランジスタＱ４とＴ、等から構成されている。FIG. 5 is a TTL circuit diagram showing an example of the conventional technology, and FIG. 6 is an ECL circuit diagram showing an example of the conventional technology.For example, as shown in FIG. Q1-Q4 and npn) transistor T1 is used for charging the output load connected to the input transistor Q1, the phase-dividing stage transistor Q2 connected to the collector of this transistor Q1, and the output transistor RO 3 which covers the output sink current, as well as the output load connected to Darlington. It is composed of transistors Q4 and T, etc.
ここで、この回路の動作を説明すると、例えば、入力ト
ランジスタＱｔのベースに低い電位の信号が入力された
とすると、このトランジスタＱｔはオフ状態になり、位
相分割段トランジスタＱ２のベース電位が高くなり、出
力トランジスタＱ３がオン状態となるに十分な電位、例
えば、１，６Ｖになる。出力トランジスタＱ３はショッ
トキーダイオードのクランプが付いているので、この出
力トランジスタＱ３の出力電位は、エミッタベース間の
順方向電圧、約０．７Ｖからショットキーダイオードの
クランプ電圧、約０．５Ｖより下った０、２Ｖという低
電位になる。Here, to explain the operation of this circuit, for example, if a low potential signal is input to the base of the input transistor Qt, this transistor Qt will be turned off, and the base potential of the phase division stage transistor Q2 will become high. The potential becomes sufficient to turn on the output transistor Q3, for example, 1.6V. Since the output transistor Q3 has a Schottky diode clamp, the output potential of the output transistor Q3 varies from the emitter-base forward voltage of about 0.7V to the Schottky diode clamp voltage of about 0.5V. The potential is as low as 0.2V.
一方、位相分割段トランジスタＱ２のコレクタ電位は、
このトランジスタＱ２がやはりショットキーダイオード
クランプ付のため、ベース電圧、ここでは、１．６■か
ら０．５Ｖ程度下がった１゜１Ｖ程度になるので、ダー
リントン接続されたトランジスタＱ４及びＴ１はともに
オフ状態になる。On the other hand, the collector potential of the phase division stage transistor Q2 is
Since this transistor Q2 is also equipped with a Schottky diode clamp, the base voltage here is about 1°1V, which is about 0.5V lower than 1.6V, so the Darlington-connected transistors Q4 and T1 are both in the off state. become.
また、入力トランジスタＱ１のベースに高電位の信号が
入力されると、このトランジスタＱ１がオン状態になり
、このトランジスタＱ１はショットキーダイオードクラ
ンプ付きなので、位相分割段トランジスタＱ２のベース
電位は、低い電位、例えば、０．２Ｖ程度となる。この
結果、位相分割段トランジスタＱ２及び出力トランジス
タＱ３はオフ状態になり、位相分割段トランジスタＱ２
のコレクタの電位が上昇し、ダーリントン接続されたト
ランジスタＱ４とＴｌがともにオン状態になり、出力電
位が高電位になる。Furthermore, when a high potential signal is input to the base of the input transistor Q1, this transistor Q1 is turned on, and since this transistor Q1 is equipped with a Schottky diode clamp, the base potential of the phase division stage transistor Q2 is set to a low potential. , for example, about 0.2V. As a result, phase division stage transistor Q2 and output transistor Q3 are turned off, and phase division stage transistor Q2
The potential of the collector of the transistor Q4 and Tl, which are connected to each other in Darlington, are both turned on, and the output potential becomes high.
次に、ＥＣＬ回路について説明すると、第６図に示すよ
うに、ＥＣＬ回路は、カレントスイッチを構成するトラ
ンジスタＴ１、Ｔ２及びＴ３と出力トランジスタＴ４等
からなっている。ここで、この回路の動作を説明する。Next, the ECL circuit will be explained. As shown in FIG. 6, the ECL circuit consists of transistors T1, T2, and T3 forming a current switch, an output transistor T4, and the like. Here, the operation of this circuit will be explained.
まず、トランジスタＴ１のベースに基準電圧ＶＲ１Ｆよ
り高電位の信号が入力されると、トランジスタＴｌがオ
ン状態になり、電流がＧＮＤから抵抗Ｒ１を経てトラン
ジスタＴ１のコレクタからエミッタへ、エミッタからト
ランジスタＴ３のコレクタからエミッタを経て抵抗Ｒ９
を通り電源ＶＥＥに流れる。このとき、トランジスタ下
２側には電流が流れないため、トランジスタＴ２のコレ
クタの電位は高電位となり、出力電位は、トランジスタ
Ｔ２のコレクタ電位より出力トランジスタＴ３のエミッ
タ・ベース間の順方向電圧（約０．７Ｖ）だけ下った高
電位になる。First, when a signal with a higher potential than the reference voltage VR1F is input to the base of the transistor T1, the transistor T1 is turned on, and the current flows from GND through the resistor R1, from the collector of the transistor T1 to the emitter, and from the emitter to the transistor T3. Resistor R9 from collector to emitter
and flows to the power supply VEE. At this time, since no current flows through the lower side of the transistor T2, the collector potential of the transistor T2 becomes a high potential, and the output potential is lower than the collector potential of the transistor T2 by the forward voltage between the emitter and base of the output transistor T3 (approximately 0.7V).
一方、基準電圧ＶＲＥＰより低い低電位の信号がトラン
ジスタＴ、のベースに入力されると、トランジスタＴ２
がオン状態になり、電流がＧＮＤから抵抗Ｒ２へ、Ｒ２
からトランジスタＴ２及びＩ・ランジスタＴ、へ、トラ
ンジスタＴ、から抵抗Ｒ３を経て電源ＶｐｐＨに流れる
。出力電位は、前述の高電位の場合より、抵抗Ｒ２の電
圧降下分だけさらに電位が下り、例えば、０．７Ｖ程度
下った低電位となる。On the other hand, when a low potential signal lower than the reference voltage VREP is input to the base of the transistor T, the transistor T2
turns on, current flows from GND to resistor R2, R2
The voltage flows from the transistor T2 and the I transistor T to the power supply VppH through the transistor T and the resistor R3. The output potential is further lowered by the voltage drop of the resistor R2 than the high potential described above, and becomes a low potential of about 0.7V, for example.
しかしながら、近年、トランジスタが高性能化し動作速
度が速くなるにつれてノイズの問題が大きくなってきて
いる。However, in recent years, as transistors have become more sophisticated and their operating speeds have become faster, the problem of noise has become more serious.
第７図は従来の出力回路のノイズの問題を説明するため
の等価回路図である。この図に示すように、Ｚ、及びＺ
２は出力インピーダンスであり、出力の電位によって異
なった値をもつ０例えば、第５図に示すＴＴＬ回路の場
合について説明すると、いま出力電位が低電位のときは
、Ｚｌは無限大、Ｚ２は、出力トランジスタＱ３のコレ
クタ・エミッタ静特性（ＣＥ特性）と等価なインピータ
ンスとなる。また、出力電位が高電位のときには、Ｚ２
が無限大、Ｚｌはダーリントン接続されたトランジスタ
Ｑ４、ＴＩと、抵抗Ｒ２、Ｒ４、Ｒ６のみの接続と等価
なインピータンスとなる。FIG. 7 is an equivalent circuit diagram for explaining the problem of noise in a conventional output circuit. As shown in this figure, Z, and Z
2 is the output impedance, which has a different value depending on the output potential.For example, in the case of the TTL circuit shown in FIG. 5, when the output potential is low, Zl is infinite and Z2 is, The impedance is equivalent to the collector-emitter static characteristics (CE characteristics) of the output transistor Q3. Furthermore, when the output potential is high, Z2
is infinite, and Zl becomes an impedance equivalent to the connection of only Darlington-connected transistors Q4 and TI and resistors R2, R4, and R6.
また、Ｚ２と並列に回路が形成されるインダクタンスし
及びコンデンサＣは、半導体チップ内の配線、ボンディ
ングワイヤやパッケージのリード線により起因する寄生
インダクタンス及び寄生容量である。ここで、寄生イン
ダクタンス成分に着目すると、ノイズの大きさ（ま、イ
ンダクタンスＬと動作速度ｄ ｉ ／ ｄ ｔとに比例
するので、例えば、この寄生インダクタンスが１０ ｎ
Ｈだとすると、動作速度が、例えば、ｄｉ＝１０ｍａ
、ｄｔ＝１ｎｓのとき、ノイズの電位は実に１００ｍＶ
に達する。Further, the inductance and capacitor C formed in a circuit in parallel with Z2 are parasitic inductance and parasitic capacitance caused by wiring within the semiconductor chip, bonding wires, and lead wires of the package. Here, if we focus on the parasitic inductance component, it is proportional to the noise size (well, inductance L and operating speed d i / d t, so for example, this parasitic inductance is 10 n
If H, the operating speed is, for example, di=10ma
, when dt=1ns, the noise potential is actually 100mV
reach.
近年、トランジスタの高性能化は益々ｄ ｉ ／ ｄｔ
の増加をもたらし、ノイズマージンを厳しくしている。In recent years, the performance of transistors has been increasing as d i / dt
This results in an increase in noise margins.
また、このノイズは電源線にもはね返り、特に、同時に
動作する出力がある場合に重畳され、もはや回路の正常
動作をなし得ないという問題がある。Further, this noise bounces back onto the power supply line, and is superimposed on the power supply line, especially when there are outputs that operate at the same time, causing the problem that the circuit can no longer operate normally.
本発明の目的は、出力のノイズを緩和する出力回路を提
供することにある。An object of the present invention is to provide an output circuit that reduces output noise.
１、本発明の第１の出力回路は、■ＣＣ電源とグランド
線間に設けられるとともに高電位あるいは低電位の信号
が入力される第１の入力トランジスタと、このトランジ
スタのコレクタに接続される第１の位相分割段トランジ
スタと、この位相分割段トランジスタのエミッタとその
ベースと接続される第１の出力トランジスタと、前記第
１の位相分割段トランジスタのコレクタとそのベースが
接続される第１の出力負荷充電用のトランジスタとを有
する第１の出力回路と、この第１の出力回路の出力を入
力する第２の入力トランジスタと、この第２の入力トラ
ンジスタのコレクタとそのベースが接続される第２の位
相分割段トランジスタと、このトランジスタのエミッタ
とそのベースが接続される第２の出力トランジスタとを
有する第２の出力回路とを備え、前記第２の出力回路が
前記第１の回路に直列に設けられるとともに前記第２の
出力回路の出力を前記第１の出力回路の出力に帰還させ
ることを備え構成される
２、本発明の第２の出力回路は、ＶＥＥ電源とグランド
線間に設けられるとともに高電位あるいは低電位の信号
が入力される第１の入力トランジスタを含む第１のカレ
ントスイッチトランジスタと第１の出力トランジスタを
有する第１の出力回路と、この出力回路の出力を入力す
る第２の入力トランジスタを含む第２のカレントスイッ
チトランジスタと第２の出力トランジスタを有する第２
の出力回路とを備え、前記第２の出力回路が前記第１の
回路に直列に設けられるとともにこの第２の出力回路の
出力を前記第１の出力回路の出力に帰還させることを備
え構成される
〔実施例〕
次に、本発明について図面を参照して説明する。1. The first output circuit of the present invention includes: a first input transistor provided between the CC power supply and the ground line and into which a high-potential or low-potential signal is input; and a first input transistor connected to the collector of this transistor. a first output transistor connected to the emitter of the phase division stage transistor and its base; and a first output connected to the collector of the first phase division stage transistor and its base; a first output circuit having a load charging transistor; a second input transistor to which the output of the first output circuit is input; and a second input transistor to which the collector and base of the second input transistor are connected. a second output circuit having a phase-dividing stage transistor and a second output transistor connected to the emitter of the transistor and its base, the second output circuit being in series with the first circuit; 2. The second output circuit of the present invention is provided between the VEE power source and the ground line. a first output circuit having a first current switch transistor including a first input transistor to which a high potential or low potential signal is input; and a first output transistor; a second current switch transistor including an input transistor and a second output transistor;
an output circuit, the second output circuit is provided in series with the first circuit, and the output of the second output circuit is fed back to the output of the first output circuit. [Example] Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例を示すＴＴＬ回路図、第
３図は従来及び本発明の実施例による出力電流及び出力
電位の波形をそれぞれ示す波形図である。FIG. 1 is a TTL circuit diagram showing a first embodiment of the present invention, and FIG. 3 is a waveform diagram showing waveforms of output current and output potential according to the conventional example and the embodiment of the present invention, respectively.
このＴＴＬ回路図は、回路１で示す従来のＴＴＬ回路の
出力端に、直列に回路２を設は出力端を接続している。In this TTL circuit diagram, a circuit 2 is connected in series to the output end of a conventional TTL circuit shown as a circuit 1.
この回路２は、第２の入力トランジスタＱ５と、この第
２の入力トランジスタＱ５のコレクタとそのベースが接
続される第２の位相分割段トランジスタＱ６と、このト
ランジスタＱ６のエミッタとそのベースに第２の出力ト
ランジスタＱフとからなる。This circuit 2 includes a second input transistor Q5, a second phase-dividing stage transistor Q6 to which the collector of the second input transistor Q5 is connected to its base, and a second phase-dividing stage transistor Q6 connected to the emitter of the transistor Q6 and its base. It consists of an output transistor Q and an output transistor Q.
次に、このＴＴＬ回路の動作を説明する０回路１の入力
トランジスタＱ１のベースに低い電位の信号が入力され
たとすると、従来例と同じように、回路１の出力電位は
低い電位になる。ここで、回路２は回路１の低い電位を
受け、第２の入力トランジスタがオフ状態になり、節点
Ｎ２が高電位となり、トランジスタＱ６及びＱｌがオン
状態になり、前述の回路１の出力からさらに電流を引き
込むことになる。Next, if a low potential signal is input to the base of the input transistor Q1 of the 0 circuit 1 to explain the operation of this TTL circuit, the output potential of the circuit 1 will be a low potential as in the conventional example. Here, circuit 2 receives the low potential of circuit 1, the second input transistor is in the off state, node N2 is in the high potential, transistors Q6 and Ql are in the on state, and further from the output of circuit 1 described above, It will draw current.
このように、回路１の出力に対して直列に回路２を設け
ることによて、第３図（ａ）に示す出力電位及び（ｂ）
に示す出力電流の時間的変化に於ける従来例で起きてい
た出力電位のリンキングが抑えられ、電流のオーバシュ
ートもなくなる。In this way, by providing the circuit 2 in series with the output of the circuit 1, the output potential shown in FIG.
The linking of the output potential that occurs in the conventional example in the temporal change in the output current shown in Figure 1 is suppressed, and current overshoot is also eliminated.
ここで、高い電位が入力のときには、特に、ノイズ対策
はされていないが、それはＴＴＬ出力において高電位の
ノイズマージンが段階的に大きいためである。Here, when a high potential is input, no noise countermeasures are particularly taken, but this is because the noise margin of the high potential increases in stages in the TTL output.
第２図は本発明の第２の実施例を示すＥＣＬ回路図であ
る。このＥＣＬ回路は、従来のＥＣＬ回路である回路１
の出力に、回路１と同じ回路２を設けたことである。FIG. 2 is an ECL circuit diagram showing a second embodiment of the present invention. This ECL circuit is a circuit 1 which is a conventional ECL circuit.
This is because a circuit 2, which is the same as circuit 1, is provided at the output of the circuit.
この動作を説明すると、従来例で説明したように基準電
圧ＶＲ，，より低い低電位の信号がトランジスタＴ、の
ベースに入力されるとき、回路１の出力は低電位となる
。この出力が回路２の第２の入力トランジスタＴ５に入
力し、トランジスタＴ８が作動する。この回路の出力が
回路１の出力に対し時間差をおき作用するので、回路１
に於ける出力電流の急激な変化（ｄ ｉ ／ ｄ ｔ
）を緩和する働きをもつ。また、入力電位が高いときも
同様に出力電流の急激な変化をやわらげノイズ成分が緩
和される。To explain this operation, as explained in the conventional example, when a low potential signal lower than the reference voltage VR is input to the base of the transistor T, the output of the circuit 1 becomes a low potential. This output is input to the second input transistor T5 of circuit 2, and transistor T8 is activated. Since the output of this circuit acts on the output of circuit 1 with a time difference, circuit 1
Rapid change in output current (d i / d t
) has the function of alleviating the Furthermore, even when the input potential is high, sudden changes in the output current are similarly softened and noise components are alleviated.
第４図は第１図のＴＴＬ回路図と第５図のＴＴＬ回路図
を組合せた回路図である。なお、本発明をマスクスライ
ス方式集積回路に適用する場合は、例えば、出力遅延を
追求する品種の場合は第４図の第１図に示す回路１を、
負荷駆動能力を要求する品種及び出力同時動作本数を要
求する品種の各々に対しては、第４図に示す第１図の回
路ｌと回路２との並列接続の回路を配線工程において使
い分けることによって、−マスタスライスで対応できる
利点がある。FIG. 4 is a circuit diagram that combines the TTL circuit diagram of FIG. 1 and the TTL circuit diagram of FIG. 5. Note that when the present invention is applied to a mask slice type integrated circuit, for example, in the case of a product that pursues output delay, the circuit 1 shown in FIG.
For each of the types that require load driving ability and the number of outputs that can be operated simultaneously, the parallel connection of circuit 1 and circuit 2 in Figure 1 shown in Figure 4 can be used in the wiring process. , -There is an advantage that it can be handled by a master slice.
以上説明したように本発明は、第１の出力回路の出力電
位を入力する第１の出力回路と構成が同じ第２の出力回
路を設けることにより、第１の出力回路の出力に第２の
出力回路で時間差をおいて第２の出力回路の出力を動作
させるので、寄生インダクタンスや寄生容量によって生
ずるノイズを緩和することの出来る出力回路が得られる
という効果がある。As explained above, the present invention provides a second output circuit that has the same configuration as the first output circuit that inputs the output potential of the first output circuit, so that the second output circuit is connected to the output of the first output circuit. Since the output circuit operates the output of the second output circuit with a time difference, it is possible to obtain an output circuit that can alleviate noise caused by parasitic inductance and parasitic capacitance.
第１図は本発明の第１の実施例を示すＴＴＬ回路図、第
２図は本発明の第、２の実施例を示すＥＣＬ回路図、第
３図は従来及び本発明の実施例による出力電流・出力電
位の波形を示す波形図、第４図は第１図のＴＴＬ回路図
と第５図のＴＴＬ回路図を組合せた回路図、第５図は従
来の一例を示すＴＴＬ回路図、第６図は従来の一例を示
すＥＣＬ回路図、第７図は従来の出力回路のノイズの問
題を説明するための等価回路図である。
Ｑｌ・・・入力トランジスタ、Ｑ２・・・位相分割段ト
ランジスタ、Ｑ３．７４・・・出力トランジスタ、Ｑ４
〜Ｔ１・・・出力負荷充電用トランジスタ、Ｔ１〜Ｔ３
・・・カレントスイッチ用トランジスタ、Ｚ。
Ｚ２・・・出力インピーダンス、Ｌ・・・インダクタン
ス、Ｃ・・・コンデンサ、Ｑ ｓ 、Ｔ ｓ・・・第２
の入力トランジスタ、Ｑ６・・・第２の位相分割段トラ
ンジスタ、Ｑｌ・・・第２の出力トランジスタ。Fig. 1 is a TTL circuit diagram showing a first embodiment of the present invention, Fig. 2 is an ECL circuit diagram showing a second embodiment of the present invention, and Fig. 3 is an output according to the conventional and embodiments of the present invention. A waveform diagram showing the waveforms of current and output potential. Fig. 4 is a circuit diagram that combines the TTL circuit diagram of Fig. 1 and the TTL circuit diagram of Fig. 5. Fig. 5 is a TTL circuit diagram showing a conventional example. FIG. 6 is an ECL circuit diagram showing a conventional example, and FIG. 7 is an equivalent circuit diagram for explaining the noise problem of the conventional output circuit. Ql...Input transistor, Q2...Phase division stage transistor, Q3.74...Output transistor, Q4
~T1...Output load charging transistor, T1~T3
... Current switch transistor, Z. Z2...Output impedance, L...Inductance, C...Capacitor, Qs, Ts...Second
Q6... second phase division stage transistor, Ql... second output transistor.
Claims (1)
に高電位あるいは低電位の信号が入力される第１の入力
トランジスタと、このトランジスタのコレクタに接続さ
れる第１の位相分割段トランジスタと、この位相分割段
トランジスタのエミッタとそのベースと接続される第１
の出力トランジスタと、前記第１の位相分割段トランジ
スタのコレクタとそのベースが接続される第１の出力負
荷充電用のトランジスタとを有する第１の出力回路と、
この第１の出力回路の出力を入力する第２の入力トラン
ジスタと、この第２の入力トランジスタのコレクタとそ
のベースが接続される第２の位相分割段トランジスタと
、このトランジスタのエミッタとそのベースが接続され
る第２の出力トランジスタとを有する第２の出力回路と
を備え、前記第２の出力回路が前記第１の回路に直列に
設けられるとともに前記第２の出力回路の出力を前記第
１の出力回路の出力に帰還させることを特徴とするＴＴ
Ｌによる出力回路。 ２、Ｖ＿Ｅ＿Ｅ電源とグランド線間に設けられるととも
に高電位あるいは低電位の信号が入力される第１の入力
トランジスタを含む第１のカレントスイッチトランジス
タと第１の出力トランジスタを有する第１の出力回路と
、この出力回路の出力を入力する第２の入力トランジス
タを含む第２のカレントスイッチトランジスタと第２の
出力トランジスタを有する第２の出力回路とを備え、前
記第２の出力回路が前記第１の回路に直列に設けられる
とともにこの第２の出力回路の出力を前記第１の出力回
路の出力に帰還させることを特徴とするＥＣＬによる出
力回路。[Claims] 1. A first input transistor provided between the V_C_C power supply and the ground line and into which a high potential or low potential signal is input, and a first phase division stage connected to the collector of this transistor. a first transistor connected to the emitter and the base of the phase-dividing stage transistor;
and a first output load charging transistor to which the collector and base of the first phase-dividing stage transistor are connected;
a second input transistor to which the output of the first output circuit is input; a second phase division stage transistor to which the collector of the second input transistor and its base are connected; a second output circuit having a second output transistor connected thereto, the second output circuit is provided in series with the first circuit, and the output of the second output circuit is connected to the first circuit. A TT characterized by feeding back to the output of the output circuit of
Output circuit by L. 2. A first output circuit having a first current switch transistor including a first input transistor provided between the V_E_E power supply and the ground line and into which a high potential or low potential signal is input, and a first output transistor; , a second output circuit having a second current switch transistor including a second input transistor inputting the output of the output circuit and a second output transistor, wherein the second output circuit is connected to the first output circuit. An output circuit using ECL, which is provided in series with the circuit and feeds back the output of the second output circuit to the output of the first output circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331132A JPH02177722A (en) | 1988-12-28 | 1988-12-28 | Output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63331132A JPH02177722A (en) | 1988-12-28 | 1988-12-28 | Output circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02177722A true JPH02177722A (en) | 1990-07-10 |
Family
ID=18240226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63331132A Pending JPH02177722A (en) | 1988-12-28 | 1988-12-28 | Output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02177722A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7373114B2 (en) | 2004-03-19 | 2008-05-13 | Hitachi, Ltd. | Signal transmission circuit, signal output circuit and termination method of signal transmission circuit |
-
1988
- 1988-12-28 JP JP63331132A patent/JPH02177722A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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