JPH02176936A - Digital fuzzy circuit - Google Patents

Abstract

PURPOSE:To freely define a succeeding part membership function by a simple constitution by multiplying or dividing areas of every inference result by designated parameters, and outputting a result of operation to plural addresses determined in advance. CONSTITUTION:Area data Si being an output of an area arithmetic circuit (succeeding part membership function defining circuit) 130 is inputted to multipliers 400, 402. To the multipliers 400, 402, parameters RM, RS are inputted in advance, respectively, and the multipliers 400, 402 execute multiplication of SiXRM and SiXRS, respectively, and output a result of multiplication to a multi-address designating circuit 404. The multi-address designating circuit 404 executes a multi-address designation by a consequent part main address input MA and a consequent part sub-address input SA, and outputs SiXRM and SiXRS to one of SO1-SO7. In such a way, a consequent part membership function can be defined freely by a simple constitution.

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はファジィ推論を行なうディジタルファジィ回
路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a digital fuzzy circuit that performs fuzzy inference.

［従来の技術］ ファジィ理論は１９７４年、ロンドン大学のマダムニ教
授により提案され、その後、種々の実現手段が提案され
ている。代表的な例として以下のものがある。特開昭５
８−１９２４０７号公報にはソフトウェアによる推論で
ノツチ変動回数を少なくする列車の運転制御が記載され
ている。特開昭６１−２０４２８号公報には電流回路に
より実現したアナログファジィ回路が記載されている。[Prior Art] Fuzzy theory was proposed by Professor Madamuni of the University of London in 1974, and various implementation means have been proposed since then. Typical examples include: Japanese Patent Application Publication No. 5
No. 8-192407 describes train operation control that reduces the number of notch fluctuations by software inference. Japanese Unexamined Patent Publication No. 61-20428 describes an analog fuzzy circuit realized by a current circuit.

日経エレクトロニクス１９８８年１０月３０号（Ｎｏ、
４５７）には法政大学、ノースカ口ライす大学などで実
施したメモリ方式によるものや、トガイ・インフラロジ
ック社等による命令用メモリに推論用のデータを書込む
ファジィコントローラ用専用プロセッサが記載されてい
る。Nikkei Electronics October 30, 1988 (No.
457) describes a memory method implemented at Hosei University, North Carolina University, etc., and a dedicated processor for fuzzy controllers that writes inference data to instruction memory by Togai Infralogic, etc. .

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述のものは次のような欠点がある。ソフトウェアによ
るものは現在のパーソナルコンピュータ、マイクロコン
ピュータ等で実現できるが、推論速度が非常に遅い。電
流回路によるアナログ方式は、ディジタルコンピュータ
のアクセサリとして使用する場合はインターフェースを
必要とする。メモリ方式や専用プロセッサを用いるもの
は、大規模な開発ツールが必要となるとともに、メモリ
を使用しているため、システムクロックが必要となり、
速い推論を行なうにはクロックを速くする必要がある。The above-mentioned method has the following drawbacks. Software-based methods can be implemented using current personal computers, microcomputers, etc., but the inference speed is extremely slow. Analog systems with current circuits require an interface when used as an accessory to a digital computer. Those that use memory methods or dedicated processors require large-scale development tools, and since they use memory, they require a system clock.
To perform fast inference, it is necessary to speed up the clock.

このため、アナログ回路などの近くで使用する場合はノ
イズ源となる欠点がある。Therefore, when used near analog circuits, etc., it has the disadvantage of becoming a noise source.

さらに、後件部メンバシップ関数の位置（アドレス）は
予め定められた離散的なアドレスに固定されているので
、後件部メンバシップ関数は一義的に決定され、自由に
定義することができなかった。Furthermore, since the position (address) of the consequent membership function is fixed at a predetermined discrete address, the consequent membership function is uniquely determined and cannot be freely defined. Ta.

この発明は上述した事情に対処すべくなされたもので、
簡単な構成で後件部メンバシップ関数を自由に定義でき
るディジタルファジィ回路を提供することである。This invention was made to deal with the above-mentioned circumstances,
An object of the present invention is to provide a digital fuzzy circuit that can freely define a consequent membership function with a simple configuration.

［課題を解決するための手段および作用］この発明によ
るディジタルファジィ回路は各推論結果毎の面積をそれ
ぞれ指定されたパラメータで乗算または除算する複数の
演算回路と、演算結果を予め定められた複数のアドレス
に出力する回路とを具備する。[Means and effects for solving the problem] The digital fuzzy circuit according to the present invention includes a plurality of arithmetic circuits that multiply or divide the area of each inference result by a designated parameter, and a plurality of arithmetic circuits that multiply or divide the area of each inference result by a predetermined parameter. and a circuit for outputting to the address.

［実施例］ この発明によるディジタルファジィ回路の実施例を説明
する前に、第２図を参照してファジィ推論の概要を説明
する。ファジィ推論とは、人間が日常の中で使用するあ
いまいな言葉で表現したファジィ・ルール（ファジィ推
論規則）を用いた推論である。ファジィ・ルールは「Ｉ
ｒ＾−Ｂｌ（ｉ　ａｎｄ　Ｂ−ＮＯＲＭＡＬ　Ｌｂｅｎ
　Ｘ−９ＭＡｌ、ＬＪのように記述できる。第２図で、
Ａ、Ｂは入力変数、Ｘは出力変数である。[Embodiment] Before describing an embodiment of the digital fuzzy circuit according to the present invention, an outline of fuzzy inference will be explained with reference to FIG. 2. Fuzzy inference is inference using fuzzy rules (fuzzy inference rules) expressed in vague words that humans use in their daily lives. The fuzzy rule is “I
r^-Bl(i and B-NORMAL Lben
It can be written as X-9MAl, LJ. In Figure 2,
A and B are input variables, and X is an output variable.

ルールが成立するための条件を書いた部分子ｌｌ’Ａ＝
ＢＩＧ　ａｎｄ　Ｂ−ＮＯＲＭＡＬ　Ｊを前件部、その
結論部分子　Ｘ−８ＭＡｌ、ｌ、　Ｊを後件部という。The part ll'A= that describes the conditions for the rule to hold.
BIG and B-NORMAL J is called the antecedent part, and its conclusion part molecules X-8MAl, l, J are called the consequent part.

ファジィ推論では各入力変数を０〜１の値に変換して演
算するが、この変換を定義するのがメンバシップ関数（
前件部メンバシップ関数）である。メンバシップ関数は
ファジィ・ルールで扱う命題（ＢＩＧ、　ＮＯＲＭＡＬ
。In fuzzy inference, each input variable is converted into a value between 0 and 1 for calculation, and this conversion is defined by the membership function (
antecedent membership function). Membership functions are propositions handled by fuzzy rules (BIG, NORMAL
.

Ｓ　Ｍ　Ａ　Ｌ　Ｌ等）毎に定義されている。メンバシ
ップ関数を参照して入力変数が各命題を満足する度合い
を計算する。前件部に命題が複数ある場合は、そのうち
の最小値を求める。これを最小値（Ｍ　Ｉ　Ｎ）演算と
いう。次に、各ルール毎のメンバシップ値を合成する。S M A L etc.). The degree to which the input variables satisfy each proposition is calculated by referring to the membership function. If there are multiple propositions in the antecedent part, find the minimum value among them. This is called a minimum value (M I N) operation. Next, the membership values for each rule are combined.

これは、各ルールの後件部を比べ、その最大値をとり新
しいメンバシップ関数を作ることにより行われる。これ
を最大値（ＭＡＸ）演算という。この合成されたメンバ
シップ関数の重心値が推論結果（出力値）となりこれに
基づいて、後段の制御が行なわれる。This is done by comparing the consequents of each rule and taking the maximum value to create a new membership function. This is called maximum value (MAX) calculation. The centroid value of this combined membership function becomes the inference result (output value), and subsequent control is performed based on this.

第２図の推論方式は代表的な例であるが、他にも１）＜
つかの推論方式が提案されている。ここでは、第２図の
推論方式に従って説明するが、この発明は他の推論方式
を採用した場合でも適応可能である。The inference method shown in Figure 2 is a typical example, but there are also 1) <
Several inference methods have been proposed. Here, explanation will be given according to the inference method shown in FIG. 2, but the present invention is also applicable to cases where other inference methods are adopted.

このようなファジィ推論を行なう実施例の全体的なブロ
ック図を第１図に示す。各ルール毎にファジィ推論回路
ＦＺ−１，ＦＺ−２，・・・が設けられ、ファジィ推論
回路ＦＺ−１，ＦＺ−２，・・・の出力がメンバシップ
関数合成回路（最大値演算回路）９４０を介して重心演
算回路９５０に入力され、それから推論結果が出力され
る。An overall block diagram of an embodiment for performing such fuzzy inference is shown in FIG. Fuzzy inference circuits FZ-1, FZ-2, ... are provided for each rule, and the outputs of the fuzzy inference circuits FZ-1, FZ-2, ... are used as a membership function synthesis circuit (maximum value calculation circuit). It is input to the center of gravity calculation circuit 950 via 940, and then the inference result is output.

各ファジィ推論回路ＦＺはメンバシップ関数定義回路９
１０、最小値（ＭＩＮ）演算回路９２０、後件部メンバ
シップ関数定義回路９３０からなる。Each fuzzy inference circuit FZ is a membership function definition circuit 9
10, a minimum value (MIN) calculation circuit 920, and a consequent part membership function definition circuit 930.

メンバシップ関数定義回路９１０は前件部入力の数だけ
設けられている。メンバシップ関数定義回路９１０はメ
ンバシップ関数定義パラメータに基づきメンバシップ関
数の定義を行い、メンバシップ関数を参照して各前件部
入力がルールを満足する度合い（メンバシップ値）を計
算し出力する。The number of membership function definition circuits 910 is equal to the number of antecedent part inputs. The membership function definition circuit 910 defines a membership function based on the membership function definition parameters, refers to the membership function, calculates and outputs the degree to which each antecedent input satisfies the rule (membership value). .

ここでは、メンバシップ関数定義回路９１０は１つのル
ール中２つとしているが、３つ以−にの場合もある。各
ルール毎のメンバシップ関数定義回路９１０から出力さ
れた複数のメンバシップ値は最小値演算回路９２０によ
り最小値が選択され、後件部メンバシップ関数定義回路
９３０に供給される。後件部メンバシップ関数定義回路
９３０は、後件部メンバシップ関数定義パラメータ及び
後件部入力に基づき後件部メンバシップ関数の定義を行
い、最小値演算回路の出力からルールに適合した後件部
メンバシップ関数を作る。ルール毎の後件部メンバシッ
プ関数はメンバシップ関数合成回路９４０で最大値演算
により合成される。この合成結果がファジィ推論結果と
なる。さらに、ファジィコントローラを実現する場合は
１つの確定値が必要であるので、合成結果の重心演算を
行なう。Here, there are two membership function definition circuits 910 in one rule, but there may be three or more. The minimum value of the plurality of membership values output from the membership function definition circuit 910 for each rule is selected by the minimum value calculation circuit 920 and is supplied to the consequent part membership function definition circuit 930. The consequent membership function definition circuit 930 defines a consequent membership function based on the consequent membership function definition parameter and the consequent input, and determines a consequent that conforms to the rules from the output of the minimum value calculation circuit. Create a membership function. The consequent membership functions for each rule are synthesized by a membership function synthesis circuit 940 by maximum value calculation. This synthesis result becomes the fuzzy inference result. Furthermore, when realizing a fuzzy controller, one determined value is required, so the center of gravity of the synthesis result is calculated.

重心演算回路９５０は合成されたメンバシップ関数から
そのｍ６値を計算し出力する。この出力がファジィコン
トロール用出力となる。The centroid calculation circuit 950 calculates and outputs the m6 value from the combined membership function. This output becomes the fuzzy control output.

以下、各ブロック回路の詳細を説明する。先ず、メンバ
シップ関数定義回路９１０について説明する。一般に、
メンバシップ関数は第３図に示すような曲線で表現され
るが、第４図に示すように直線で表現しても実用上は問
題ない。さらに、メンバシップ値は通常［０，１］の連
続的な値をとるが、第４図のように離散的な値から表現
してもよく、この方がディジタル回路の設計上取扱い品
い。The details of each block circuit will be explained below. First, the membership function definition circuit 910 will be explained. in general,
The membership function is expressed by a curve as shown in FIG. 3, but there is no problem in practical use if it is expressed by a straight line as shown in FIG. Further, although membership values usually take continuous values of [0, 1], they may also be expressed as discrete values as shown in FIG. 4, which is easier to handle in terms of digital circuit design.

このため、メンバシップ関数を定義するために、第５図
のような１６Ｘ３２のマトリクスを考える。Therefore, in order to define the membership function, consider a 16×32 matrix as shown in FIG.

メンバシップ値は［０，１］を１６分割して４ビツトの
バイナリコードで表現する。このようにすると、メンバ
シップ値は０から１５までの離散的な値となり、１６Ｘ
３２のマトリクス上に表現できる。一方、同様に入力変
数の値も０から３１までの５ビツトのバイナリコードで
表現する。メンバシップ関数を第４図のような三角型と
すれば、メンバシップ関数μ（Ｘ）はメンバシップ値が
最大値１５を示す入力値ＸＯと入力値Ｘにおけるメンバ
シップ値の傾きｋで定義することができる。The membership value is expressed as a 4-bit binary code by dividing [0, 1] into 16 parts. In this way, the membership value will be a discrete value from 0 to 15, and 16X
It can be expressed on 32 matrices. On the other hand, the values of input variables are similarly expressed in 5-bit binary codes from 0 to 31. If the membership function is triangular as shown in Figure 4, then the membership function μ(X) is defined by the input value XO where the membership value has a maximum value of 15 and the slope k of the membership value at the input value X. be able to.

この例では、入力Ｘは５ビツト、メンバシップ関数μ（
Ｘ）は４ビツトとしているが、使用状況に合せてビット
数を設定すれば良く、このビット数に限定する必要はな
い。In this example, the input X is 5 bits, the membership function μ(
Although X) is set to 4 bits, the number of bits may be set according to the usage situation, and there is no need to limit it to this number of bits.

メンバシップ関数の値は後段の演算で全部必要である訳
ではなく、前件部入力ｘ１に対応したメンバシップ値μ
（ｘｌ）が得られれば良い。第５図の１６Ｘ３２のマト
リクス」二でメンバシップ関数を定義すると、メンバシ
ップ関数μ（ｘｉ　）は次式で表わすことができる。The values of the membership function are not all required in the subsequent calculations, but the membership value μ corresponding to the antecedent input x1
It is sufficient if (xl) can be obtained. When the membership function is defined using the 16×32 matrix 2 shown in FIG. 5, the membership function μ(xi) can be expressed by the following equation.

ｕ　（ｘｌ　）　＝１５−ｋＸ　ｌ　ｘｏ　−ｘｉ　１
・・・（１） ここで、ｘｏはメンバシップ関数μ（Ｘ）が最大値１５
を取るＸの値、ｘｌは前件部入力、ｋはメンバシップ関
数の傾きを示す。第５図の例では、ｘｏ−１２，に−２
である。u (xl) = 15-kX l xo -xi 1
...(1) Here, xo has a membership function μ(X) with a maximum value of 15
, xl is the antecedent input, and k is the slope of the membership function. In the example in Figure 5, xo-12, -2
It is.

（１）式に基づいて構成されたメンバシップ関数定義回
路９１０の第−例を第６図に示す。この回路の入力は、
定義パラメータｘｏ、に、前件部入力ｘ１、形状パラメ
ータＫｌ、に２　（後で説明する）である。ここでは、
先ず、第１の減算回路１でｘｏとＸｌの減算結果の絶対
値１ｘ。A first example of a membership function definition circuit 910 constructed based on equation (1) is shown in FIG. The input of this circuit is
The definition parameter xo is an antecedent input x1, and the shape parameter Kl is 2 (described later). here,
First, the first subtraction circuit 1 calculates the absolute value 1x of the result of subtracting xo and Xl.

ｘｉ　　ｌを求める。次に、乗算回路２でメンバシップ
関数の傾きｋと減算結果１ｘｏ−ｘｉｌの積：１（ｘｌ
ｘｏ　−ｘｉ　　Ｉを求め、第２の減算回路３でメンバ
シップ値の最大値１５とｋＸｌｘ。Find xi l. Next, in the multiplication circuit 2, the product of the slope k of the membership function and the subtraction result 1xo-xil: 1(xl
xo −xi I is determined, and the second subtraction circuit 3 calculates the maximum membership value 15 and kXlx.

ｘｉ　　Ｉとの差：　１５−ｋｘ　Ｉ　ｘｏ　−ＸＩ　
　Ｉを求めることにより、入力ｘｉに対するメンバシッ
プ関数値μ（ｘｉ）を得ることができる。このとき、第
２の減算回路３における減算の結果、μ（Ｘｌ）く０と
なりアンダフローが発生した場合には、その減算結果、
すなわちメンバシップ値μ（ｘｉ　）を最小値０に固定
するために、減算回路３の後にアンド回路４が設けられ
ている。Difference from xi I: 15-kx I xo -XI
By determining I, the membership function value μ(xi) for input xi can be obtained. At this time, if the result of subtraction in the second subtraction circuit 3 is μ(Xl) 0 and an underflow occurs, the subtraction result is
That is, in order to fix the membership value μ(xi) to the minimum value 0, an AND circuit 4 is provided after the subtraction circuit 3.

なお、乗算回路２はメンバシップ関数の形状を第４図、
第５図に示すような三角型（Ａ関数と呼ぶ）形状から他
の形状（ＮｒＩ！１故、Ｓ関数、■関数）に変換する回
路（後で説明する）も含んでいる。The shape of the membership function of the multiplication circuit 2 is shown in FIG.
It also includes a circuit (described later) for converting from a triangular shape (referred to as A function) as shown in FIG. 5 to other shapes (NrI!1, hence S function, ■ function).

メンバシップ関数の形状はパラメータＫｌ、に２により
第７図に示すように変換される。Ａ関数、Ｎ関数、Ｓ関
数、■関数の形状を第８図（ａ）〜（ｄ）にそれぞれ示
す。The shape of the membership function is transformed by the parameter Kl,2 as shown in FIG. The shapes of the A function, N function, S function, and ■ function are shown in FIGS. 8(a) to 8(d), respectively.

第９図は（１）式を実現するメンバシップ関数定義回路
９１０の第二例である。第９図では回路を簡単化するた
めに、第６図の減算回路３とアンド回路４との接続順番
を逆にするとともに、アンド回路４の代りにオア回路４
ａを用いている。第１０図に第９図の回路をディジタル
論理回路で実現した場合の具体例を示す。同図中の１．
２．３゜４ａは、それぞれ第９図中の第１の減算回路、
乗算回路、第２の減算回路、オア回路に相当する。FIG. 9 shows a second example of a membership function definition circuit 910 that implements equation (1). In FIG. 9, in order to simplify the circuit, the connection order of the subtraction circuit 3 and the AND circuit 4 in FIG. 6 is reversed, and an OR circuit 4 is used instead of the AND circuit 4.
a is used. FIG. 10 shows a specific example in which the circuit shown in FIG. 9 is realized by a digital logic circuit. 1 in the same figure.
2.3゜4a are the first subtraction circuit in FIG. 9, respectively;
This corresponds to a multiplication circuit, a second subtraction circuit, and an OR circuit.

第１の減算回路１は４つの４ビツトの全加算器５ａ、５
ｂ、５ｃ、５ｄを有する。全加算器５＝ａ〜５ｄは、第
１１図に示すように、１ビツトの全加算器ＦＡを４個カ
スケード接続してなる。全加算器ＦＡの詳細を第１２図
に、その人出力関係を第１３図に示す。減算回路１は本
来８ビツトの減算回路として使用できるが、ここでは第
５図に示した１　６Ｘ３２のマトリクスにでメンバシッ
プ関数の定義を考えているので、５ビツトの減算回路と
して使用している。The first subtraction circuit 1 includes four 4-bit full adders 5a, 5.
It has b, 5c, and 5d. The full adders 5=a to 5d are each formed by cascading four 1-bit full adders FA, as shown in FIG. The details of the full adder FA are shown in FIG. 12, and the relationship between its outputs is shown in FIG. 13. Subtraction circuit 1 can originally be used as an 8-bit subtraction circuit, but here we are considering defining a membership function in the 16x32 matrix shown in Figure 5, so it is used as a 5-bit subtraction circuit. .

減算回路１の動作を実際に１５−１９１−１４を例にと
って、第１４図〜第１６図を参照して説明する。１９及
び５を５ビツトのバイナリコードで表現すると、それぞ
れ“１００１１”“００１０１″となる。５から１９を
減算するのであるから、“００１０１“　（−５）を第
１０図の入力ｘｏ　　（Ｄｌｌ、　　ＤＩ２．　　Ｄ１
３．　　Ｄ１４．　　Ｄ１５）、”１００１１”　（−
１９）を入力ｘ　Ｉ　　（Ｄ　２１゜Ｄ２２．　Ｄ２３
．　Ｄ２４．　Ｄ２５）にそれぞれ入力する。The operation of the subtraction circuit 1 will be explained using the subtraction circuit 15-191-14 as an example with reference to FIGS. 14 to 16. When 19 and 5 are expressed in 5-bit binary code, they become "10011" and "00101", respectively. Since we want to subtract 19 from 5, we input "00101" (-5) into the input xo (Dll, DI2.D1) in Figure 10.
3. D14. D15), "10011" (-
19) Input x I (D 21°D22.D23
．． D24. D25) respectively.

減算回路１は本来８ビツト用であるので、便宜」二ｘｏ
及びｘｉを８ビツトで表現すると、第１４図の３０．３
１で示すように“０００００１０１””０００１００１
１’となる。ｘｉ　　（Ｄ２１〜Ｄ２５）は入力後、イ
ンバータ回路６ａ、６ｂ、６ｃ。Subtraction circuit 1 is originally for 8 bits, so it is convenient
and xi are expressed in 8 bits as 30.3 in Figure 14.
"00000101""0001001 as shown in 1
It becomes 1'. xi (D21 to D25) are input to inverter circuits 6a, 6b, and 6c.

６ｄ、６ｅによって各ビット毎に反転され、補数表現“
１１１０１１００”　（第１４図の３２）とされ、全加
算器５ａ、５ｂに入力される。全加算器５ａ、５ｂも本
来は８ビツト入力であるので、使用しない上位３ビツト
は予め“１”に固定されている。同様に、Ｘ　Ｏ（Ｄ　
１１−　Ｄ　１５）も全加算器５ａ、５ｂに入力される
場合、８ビツト入力のうちの上位３ビツトは“Ｏ“に固
定されている。Each bit is inverted by 6d and 6e, and the complementary representation "
11101100" (32 in Fig. 14) and is input to the full adders 5a and 5b. Since the full adders 5a and 5b are also originally 8-bit inputs, the upper 3 bits that are not used are set to "1" in advance. Similarly, X O(D
11-D15) are also input to the full adders 5a and 5b, the upper 3 bits of the 8-bit input are fixed to "O".

全加算器５ａ、５ｂでは第１５図の３３に示すようにＸ
Ｏとｘｌの補数、及び“１″　（全加算器５ｂのキャリ
入力ＣＩ）を加算する。加算結果は第１５図の３４に示
すように“１１１１００１０”となり、この加算によっ
てはオーバフローは発生しない。そのため、全加算器５
ａのキャリ出力Ｃｏは“０”である。ｘｉの８ビツト補
数表現とは２５５−ｘｉであり、第１５図の３３に示す
加算は次の演算と等しい。In the full adders 5a and 5b, as shown at 33 in FIG.
The complements of O and xl and "1" (carry input CI of full adder 5b) are added. The addition result is "11110010" as shown at 34 in FIG. 15, and no overflow occurs due to this addition. Therefore, full adder 5
The carry output Co of a is "0". The 8-bit complement representation of xi is 255-xi, and the addition shown at 33 in FIG. 15 is equivalent to the following operation.

ｘｏ　＋　（２５５ｘｉ　）　＋１ −２５６＋　（ｘｏ　−ｘｉ　）　　　　　　−（２）
従って、この演算により全加算器５ａ、５ｂがオーバフ
ローを発生しないということはＸＯ−ｘ［＜Ｏというこ
とであり、この場合は全加算器５ａ、５ｂによる加算結
果がそのままｌ　ｘｏ　−ｘｌ　　Ｉの値ということに
はならない。そこで、全加算器５ａのキャリ出力Ｃｏ　
　（−“０“）をインバータ回路１０で反転して“１”
として、排他的オア（ＥＸＯＲ）回路７ａ、７ｂ、７ｃ
、７ｄ。xo + (255xi) +1 −256+ (xo −xi) −(2)
Therefore, the fact that full adders 5a and 5b do not overflow due to this operation means that It's not a value. Therefore, the carry output Co of the full adder 5a
(-“0”) is inverted by the inverter circuit 10 and becomes “1”
As, exclusive OR (EXOR) circuits 7a, 7b, 7c
, 7d.

８ａ、８ｂ、８ｃ、８ｄにより全加算’ＩＡ　５　ａ　
。Full addition 'IA 5 a by 8a, 8b, 8c, 8d
.

５ｂの加算結果（８ビツト）の全ビットを反転して補数
をとり“００００１１０１”　（第１５図の３５に示す
）とし、第１６図に示すように全加算″ｒＡ５ｃ、５ｄ
にてさらに“１″を加算する。すなわち、全加算器５ｃ
、５ｄは次のような演算を行なう。All bits of the addition result (8 bits) of 5b are inverted and complemented to "00001101" (shown at 35 in Figure 15), and as shown in Figure 16, full addition "rA5c, 5d
Further add "1" at . That is, full adder 5c
, 5d perform the following calculations.

２５５−　１２５６＋　（ｘｏ　−ｘｌ　）ｌ　　＋１
−２５６−　１２５６＋　（ｘｏ　−ｘｌ　）１＝ｘｌ
　−ｘｏ　　　　　　　　　　　　　・・・（３）この
結果、１ｘｏ−ｘｌｌが全加算器５　ｃ　。255- 1256+ (xo -xl)l +1
-256- 1256+ (xo -xl)1=xl
-xo (3) As a result, 1xo-xll is the full adder 5c.

５ｄの出力として得られる。第１６図の３７に示すよう
に、＋５−１９１の答が “００００１１１０″　（−１４）となる。It is obtained as the output of 5d. As shown at 37 in FIG. 16, the answer to +5-191 is "00001110" (-14).

逆に、全加算器５ａ、５ｂの演算でオーバフローが発生
するということは％Ｘ０−ＸＩ≧０ということであるの
で、この場合は、演算結果をそのまま出力すればよい。Conversely, if an overflow occurs in the calculations of the full adders 5a and 5b, it means that %X0-XI≧0, so in this case, the calculation results may be output as they are.

全加算Ｂ５ａでオーバフローが発生し、キャリ出力Ｃｏ
が“１″となると、インバータ回路１０により“０”が
排他的オア回路７ａ〜７ｄ、８ａ〜８ｄの２入力のうち
の１つの入力に加えられるため、排他的オア回路７ａ〜
７ｄ、８ａ　〜８ｄによる全加算＆　５　ａ　、　　５
　ｂの加算出力の全ビットの反転は行われない。また、
全加算器５ｄのキャリ入力Ｃ１も“０”であるため、全
加算Ｓ５ｃ、５ｄでは全加算器５ａ、５ｂの加算結果に
“０”が加算されるため、全加算器５ａ。An overflow occurs in the full addition B5a, and the carry output Co
When becomes "1", the inverter circuit 10 adds "0" to one of the two inputs of the exclusive OR circuits 7a to 7d and 8a to 8d.
Full addition by 7d, 8a to 8d & 5 a, 5
All bits of the addition output of b are not inverted. Also,
Since the carry input C1 of the full adder 5d is also "0", "0" is added to the addition results of the full adders 5a and 5b in the full additions S5c and 5d.

５ｂの加算結果がそのまま全加算６５ｃ、５ｄの加算結
果として出力される。The addition result of 5b is directly output as the addition result of full addition 65c and 5d.

ここで、乗算回路２においてに≧１としているので、減
算回路１の出力は最大で１５でよく、１６以上の場合に
はＯとする必要がある。そこで、全加算器５ｃのＬＳＢ
出力Ｓ１をオア回路９ａ。Here, in the multiplication circuit 2, since ≧1, the output of the subtraction circuit 1 may be 15 at maximum, and in the case of 16 or more, it is necessary to set it to O. Therefore, the LSB of the full adder 5c
The output S1 is sent to an OR circuit 9a.

９ｂ、９ｃ、９ｄからなる回路１１により、減算回路ｌ
の減算結果が１６以上の場合には回路１１の出力は全ビ
ットが“ｌ”となるようにしている。A subtraction circuit l is formed by a circuit 11 consisting of 9b, 9c, and 9d.
When the result of subtraction is 16 or more, the output of the circuit 11 is such that all bits become "1".

また、メンバシップ関数μ（Ｘ）は４ビツトとしている
ので、全加算Ｚ　５　ｃの出力Ｓ２．Ｓ３゜Ｓ４は使用
する必要はない。Also, since the membership function μ(X) is 4 bits, the output S2 . There is no need to use S3°S4.

乗算回路２は、メンバシップ関数の形状を入力パラメー
タＫｌ、に２により第４図、第５図のような三角型から
他の形状へ変換する形状変換回路２−１と、４ビツトの
バイナリコードどうしの乗算を行う乗算回路２−２とか
らなる。The multiplication circuit 2 includes a shape conversion circuit 2-1 that converts the shape of the membership function from a triangular shape as shown in FIGS. 4 and 5 to another shape using an input parameter Kl, and a 4-bit binary code It consists of a multiplication circuit 2-2 that performs multiplication.

形状変換回路２−１は、三角型メンバシップ関数（Ａ関
数）に対して演算加工をして第８図（ｂ）、（ｃ）、（
ｄ）に示すＮ関数、Ｓ関数。The shape conversion circuit 2-1 performs arithmetic processing on the triangular membership function (A function) to obtain the results shown in FIGS. 8(b), (c), and (
N function and S function shown in d).

■関数のメンバシップ関数を求める回路である。■This is a circuit that calculates the membership function of a function.

メンバシップ関数の形状は、パラメータＫｌ。The shape of the membership function is determined by the parameter Kl.

Ｋ２によって決まる。第７図に示すように、Ｋ１−“０
１　Ｋ２−１０１の場合には、形状変換回路２−１のア
ンド回路１９ａ、１９ｂの出力はともに“０“となるた
め、排他的ノア（ＥＸＮＯＲ）回路２０の出力は“１″
となる。これを受けてアンド回路２３ａ、２３ｂ、２３
ｃ、２３ｄは入力Ｄ３４．　Ｄ３３．　Ｄ３２．　Ｄ３
１の値をそのままＤ６４゜Ｄ８３．　Ｄ６２．　Ｄ６１
として出力する。従って、メンバシップ関数の形状はＡ
ｒｙ：Ｕ敗（第８図（ａ））となる。Determined by K2. As shown in FIG.
1 In the case of K2-101, the outputs of the AND circuits 19a and 19b of the shape conversion circuit 2-1 are both "0", so the output of the exclusive NOR (EXNOR) circuit 20 is "1".
becomes. In response to this, AND circuits 23a, 23b, 23
c, 23d is input D34. D33. D32. D3
Keep the value of 1 D64°D83. D62. D61
Output as . Therefore, the shape of the membership function is A
ry: U loses (Figure 8(a)).

Ｎ関数は第８図（ｂ）からもわかるように、Ａ関数にお
いてメンバシップ値が最大値をとる入力値Ｘｏ≧前件部
入力ｘｉの時にメンバシップ値を最大値としたものであ
る。ＸＯ≧ｘ１とはＸＯ−ｘｌ≧０であり、減算回路１
における減算結果の正負を示す信号（インバータ回路１
０の出力）ＫＯが“０″の時に、形状変換回路２−１の
出力Ｄ０４〜ＤＯＩがすべて“０”となればよい。ただ
し、後段の減算回路３では補数値変換を行うので、形状
☆換回路２−１の出力が０（１０進数）であった場合、
減算回路３への入力は１５、すなわちメンバシップ値の
最大値となる。Ｋ１−“Ｏ。As can be seen from FIG. 8(b), the N function has a maximum membership value when the input value Xo≧antecedent input xi, where the membership value takes the maximum value in the A function. XO≧x1 means XO−xl≧0, and subtraction circuit 1
A signal indicating the positive or negative of the subtraction result in (inverter circuit 1
When KO (output of 0) is "0", all outputs D04 to DOI of the shape conversion circuit 2-1 should be "0". However, since the subsequent subtraction circuit 3 performs complement value conversion, if the output of the shape conversion circuit 2-1 is 0 (decimal number),
The input to the subtraction circuit 3 is 15, that is, the maximum membership value. K1-“O.

Ｋ２−１“の場合、アンド回路１９ａの出力は“０”と
なる。また、排他的オア回路１８の出力−′″１”　、
に２−“１“より、アンド回路１９ｂはインバータ回路
２１の出力した値をそのまま出力する。また、前述した
ように、アンド回路１９ａの出力は“０″であるため、
排他的オア回路２０はアンド回路１９ｂの出力を反転し
て出力する。つまりこの場合の排他的オア回路２ｏの出
力はＫＯと等しいことになる。ＫＯは前述したようにｘ
ｏ−ｘｉ≧０、すなわちｘｏ≧ｘｉの時に“０１となる
ため、Ｋｌ−”０°　Ｋ２ｍ”ｌ”のとき、アンド回路
２３ａ〜２３ｄはすべて“０”を出力し、ＫＯ−“１”
　（ｘｏ　＜ｘｉ　）の場合にはアンド回路２３ａ〜２
３ｄは入力Ｄ３４〜Ｄ３１をそのまま出力する。従って
、Ｋ１−“０“　Ｋ２−“１″の時、Ａ関数はＮ関数に
変換されたことになる。K2-1", the output of the AND circuit 19a becomes "0". Also, the output of the exclusive OR circuit 18 -'"1",
2-“1”, the AND circuit 19b outputs the value output from the inverter circuit 21 as is. Furthermore, as mentioned above, since the output of the AND circuit 19a is "0",
The exclusive OR circuit 20 inverts the output of the AND circuit 19b and outputs it. In other words, the output of the exclusive OR circuit 2o in this case is equal to KO. As mentioned above, KO is x
Since it becomes "01" when o-xi≧0, that is, xo≧xi, when Kl-"0° K2m"l", the AND circuits 23a to 23d all output "0", and KO-"1".
In the case of (xo <xi), AND circuits 23a to 2
3d outputs the inputs D34 to D31 as they are. Therefore, when K1-“0” and K2-“1”, the A function is converted to the N function.

Ｓ関数は第８図（Ｃ）かられかるようにＮ関数とは逆に
、Ａ関数においてｘ、ｃ）＜ｘｉ、すなわちｘｏ　−ｘ
ｉ　＜Ｏの時にメンバシップ値を最大値としたものとい
うことができる。Ｋ１−“１“Ｋ２−０″の場合、アン
ド回路１９ｂの出力は“０”となる。また、排他的オア
回路の出力が“１°、Ｋｌ−“１”より、アンド回路１
９ａはＫＯの値をそのまま出力する。また、前述したよ
うに、アンド回路１９ｂの出力は“０“であるため、排
他的オア回路２０はアンド回路１９ａの出力を反転して
出力する。Ｋｌ−”１”　、に２−“０″の時、ｘｏａ
ｘｌならばＫＯ−“０“であるから、排他的ノア回路２
０は“１゛を出力し、それを受けてアンド回路２３ａ〜
２３ｄは入力Ｄ３４〜Ｄ３１をそのまま出力する。また
、ＸＯ＜ｘｉならばＫＯ−・“１″であり、排他的ノア
回路２０は“０”を出力するため、アンド回路２３ａ〜
２３　ｄはすべて“０＃を出力する。従って、Ｋ１−“
１゛　Ｋ２−“Ｏ”の時、Ａ関数がＳ関係へ変換された
ことになる。As can be seen from Figure 8(C), the S function is the opposite of the N function, and in the A function x, c) < xi, that is, xo -x
It can be said that the membership value is the maximum value when i <O. In the case of K1-“1”K2-0”, the output of the AND circuit 19b becomes “0”. Also, since the output of the exclusive OR circuit is “1°” and Kl-“1”, the output of the AND circuit 19b becomes “0”.
9a outputs the KO value as is. Furthermore, as described above, since the output of the AND circuit 19b is "0", the exclusive OR circuit 20 inverts the output of the AND circuit 19a and outputs it. When Kl-“1”, 2-“0”, xoa
If xl, then KO-“0”, so exclusive NOR circuit 2
0 outputs "1", and in response, the AND circuits 23a~
23d outputs the inputs D34 to D31 as they are. Furthermore, if XO
23 d all output "0#. Therefore, K1-"
1゛ When K2-“O”, it means that the A function has been converted to the S relation.

■関数はその変換演算の性格」−１後述する減算回路３
と組合せると回路が簡ｒ１ｔになるため、後で説明する
。■A function is the character of its conversion operation”-1 Subtraction circuit 3 to be described later
When combined with , the circuit becomes simple r1t, which will be explained later.

第１０図の４ビツト×４ビツトの乗算回路２−２は全加
算器１４　ａ、　　１４　ｂ、　　１４　ｃ、　　１４
　ｄ。The 4-bit x 4-bit multiplication circuit 2-2 in FIG. 10 includes full adders 14a, 14b, 14c, and 14.
d.

１４ｅ、１４ｆ、１４ｇ、１４ｈ、半加算器１３ａ、１
３ｂ、１３ｃ、１３ｄを有する。半加算器（ＨＡ）１３
ａ　〜１３ｄの詳細を第１７図に、その入出力関係を第
１８図に示す。乗算回路２−２は２個の４ビツトのバイ
ナリコード入力のうちの一方の各ビットを参照しながら
他方を左へ１段ずつシフトして加算をくり返すことによ
り乗算を行なっている。乗算回路２−２の動作を実際に
１３Ｘ９−１１７を例にとって、第１９図を参照して説
明する。１３及び９を４ビツトのバイナリコードで表現
すると、それぞれ“１１０１”“１００１″となる。０
１１０１″をＤ４１．　　Ｄ４２゜Ｄ　４３．　　Ｄ　
４４へ、“１００１°をＤ６１．　　Ｄ８２．　　Ｄ［
ｉ３゜Ｄ６４へ入力する場合を考えると、計算式は第１
９図の４２に示すようになる。先ず、Ｄ４１が“１”で
あるので、アンド回路１２ａ〜１２ｄの出力はＤ［１ｌ
−Ｄ６４の“１”または“０”をそのまま出力する。ま
たＤ４２は“０″であるので、アンド回路１２ｅ〜１２
ｈの出力はすべて０“となる。半加算５１３ａはアンド
回路１２ｂの出力とアンド回路１２ｅの出力とを加算す
る。全加算器１４ａはアンド回路１２ｃの出力、アンド
回路１２ｆの出力、半加算器１３ａのオーバフロー（く
り上り）Ｃｏとを加算する。全加算器１４ｂはアンド回
路１２ｄの出力、アンド回路１２ｇの出力、全加算器１
４ａのオーバフロー（くり上り）Ｃｏとを加算する。半
加算′５１３ｂは全加算器１４ｂのオーバフロー（くり
上り）Ｃｏとアンド回路１２ｈの出力とを加算する。ア
ンド回路１２ａの出力はそのまま乗算回路２−２の出力
Ｄ７１となっている。14e, 14f, 14g, 14h, half adder 13a, 1
3b, 13c, and 13d. Half adder (HA) 13
Details of a to 13d are shown in FIG. 17, and their input/output relationships are shown in FIG. 18. The multiplication circuit 2-2 performs multiplication by referring to each bit of one of the two 4-bit binary code inputs, shifting the other one to the left one step at a time, and repeating the addition. The operation of the multiplier circuit 2-2 will be explained using a 13X9-117 as an example with reference to FIG. When 13 and 9 are expressed in 4-bit binary code, they become "1101" and "1001", respectively. 0
1101″ to D41. D42°D 43.D
44, “1001° to D61. D82. D[
Considering the case of inputting to i3゜D64, the calculation formula is the first
It becomes as shown at 42 in Fig. 9. First, since D41 is "1", the outputs of the AND circuits 12a to 12d are D[1l
- Output "1" or "0" of D64 as is. Also, since D42 is "0", AND circuits 12e to 12
The outputs of h are all 0". The half adder 513a adds the output of the AND circuit 12b and the output of the AND circuit 12e. The full adder 14a adds the output of the AND circuit 12c, the output of the AND circuit 12f, and the half adder. 13a and the overflow Co.The full adder 14b adds the output of the AND circuit 12d, the output of the AND circuit 12g, and the full adder 1.
The overflow Co of 4a is added. The half addition '513b adds the overflow Co of the full adder 14b and the output of the AND circuit 12h. The output of the AND circuit 12a directly serves as the output D71 of the multiplication circuit 2-2.

これが第１９図の４３に示されている。以下同様にして
アンド回路と加算器により加算が進められる（第１９図
の４４．４５参照）。This is shown at 43 in FIG. Thereafter, addition is performed in the same manner by the AND circuit and the adder (see 44.45 in FIG. 19).

この結果、第１９図の４６に示す８ビツトのバイナリコ
ード“０１１１０１０１°が得られる。As a result, an 8-bit binary code "01110101°" shown at 46 in FIG. 19 is obtained.

これを１０進数に変換すると１１７となり、１３×９の
４ビツトのバイナリコードの乗算が乗算回路２−２によ
って行われたことになる。If this is converted into a decimal number, it becomes 117, which means that the multiplication of 13×9 4-bit binary code was performed by the multiplication circuit 2-2.

この説明では、ｋは整数としたが、乗算回路２−２を第
５０図に示すようにシフト演算回路（第３０図）から構
成すれば、ｋの値として１／２．１／４等の小数も設定
可能である。In this explanation, k is an integer, but if the multiplier circuit 2-2 is constructed from a shift calculation circuit (Fig. 30) as shown in Fig. 50, the value of k can be set to 1/2, 1/4, etc. Decimal numbers can also be set.

第６図に示すメンバシップ関数定義回路の第−例では、
第２の減算回路３の減算結果が負である場合、後段のア
ンド回路４でメンバシップ関数定義回路の出力を“０°
としていたが、第１０図に示したメンバシップ関数定義
回路の第二例では前述したように減算回路３の前段に第
６図のアンド回路４に相当するオア回路４ａが接続され
ており、しかも減算回路３は排他的オア回路１５ａ〜１
５ｄのみで構成されているので、この減算回路３ではそ
の減算結果の正負が判断できない。そこで、乗算回路２
−２の出力が１５を越える場合にメンバシップ関数定義
回路の出力が“０”になればよいので、乗算回路２−２
の出力の上位４ピツ）Ｄ７５〜Ｄ７ｇをオア回路１７．
１６ａ　〜１６ｄに入力より、乗算回路２−２の出力が
１５を越える場合にはオア回路４　（１６ａ〜１６ｄ）
の出力を常に１５となるようにしている。In the first example of the membership function definition circuit shown in FIG.
If the subtraction result of the second subtraction circuit 3 is negative, the output of the membership function definition circuit is changed to “0°” by the subsequent AND circuit 4.
However, in the second example of the membership function definition circuit shown in FIG. 10, an OR circuit 4a corresponding to the AND circuit 4 in FIG. 6 is connected before the subtraction circuit 3, as described above. The subtraction circuit 3 includes exclusive OR circuits 15a-1
5d, the subtraction circuit 3 cannot determine whether the subtraction result is positive or negative. Therefore, the multiplication circuit 2
If the output of -2 exceeds 15, the output of the membership function definition circuit should be "0", so the multiplier circuit 2-2
The top 4 output pins) D75 to D7g are OR circuit 17.
If the output of multiplier circuit 2-2 exceeds 15 from the input to 16a to 16d, OR circuit 4 (16a to 16d)
The output is always 15.

減算回路３は、１５と乗算回路２の出力の差を求める回
路である。この回路の出力はメンバシップ値であり、こ
の実施例では前述したようにメンバシップ値は最大で１
５までなので、乗算回路２の８ビツト出力のうち下位４
ビツトＤ７１〜Ｄ７４のオア回路４ａを介したデータＤ
８１〜Ｄ８４を減算回路３で全ビット反転して補数をと
ることにより、（１）式に示す１５−ｋＸ　Ｉ　ｘｏ　
−ｘｉ　　ｌの演算を行っている。１（ｘｌｘ□　−ｘ
ｉ　　Ｉは乗算回路２の乗算結果である。The subtraction circuit 3 is a circuit that calculates the difference between the output of 15 and the multiplication circuit 2. The output of this circuit is the membership value, and in this embodiment, as mentioned above, the membership value is at most 1.
5, the lower 4 of the 8-bit output of multiplier circuit 2
Data D via OR circuit 4a of bits D71 to D74
By inverting all bits of 81 to D84 in the subtraction circuit 3 and taking the complement, 15-kX I xo shown in equation (1) is obtained.
-xi l is being calculated. 1(xlx□ −x
i I is the multiplication result of the multiplication circuit 2.

次に、減算回路３は前述したようにメンバシップ関数を
■関数（第８図（ｄ））に変換する機能も有することを
説明する。■関数は第８図（ｄ）かられかるようにＡ関
数のメンバシップ値の補数をとったものといえる。一方
、減算回路３は入力値の全ビットを反転してｈｌｉ数を
とることにより、１５−ｋＸ　ｌ　ｘｏ　−ｘｉ　　ｌ
の演算を行っているので、減算回路３で入力値の全ビッ
トを反転するという操作を行わずに入力値をそのまま出
力すれば、Ａ関数がＶ関数へ変換されたことになる。そ
こで、減算回路３を排他的オア回路１５ａ〜１５ｄで構
成している。すなわち、メンバシップ関数をＡ関数、Ｎ
関数、Ｓ関数とする場合には、第７図よりＫｌ、に２は
それぞれ“０，０°２　“０，１２“１，０“となるの
で、形状変換回路２−１のナンド回路２２はいずれの場
合も“１”を出力するため、それを受けて減算回路３の
排他的オア回路１５ａ〜１５ｄはそれぞれ入力Ｄ８４〜
Ｄ８１の値を反転して出力し、１５−ｋＸ　ｌ　ｘｏ　
−ｘｉ　　ｌの演算を行なうことになる。一方、Ｋ１−
“１“Ｋ　２−−　”　ｌ″の場合には、ナンド回路２
２は“０゜を出力し、それを受けて排他的オア回路１５
ａ〜１５ｄはそれぞれ入力Ｄ８４〜Ｄ８１の値をそのま
ま出力する。従って、Ｋ１−“１”　Ｋ２−“１゜のと
きＡ関数がＶ関数に変換されたことになる。Next, it will be explained that the subtraction circuit 3 also has the function of converting the membership function into the (2) function (FIG. 8(d)) as described above. (2) The function can be said to be the complement of the membership value of the A function, as shown in FIG. 8(d). On the other hand, the subtraction circuit 3 inverts all bits of the input value and takes the hli number, so that 15-kX l xo -xi l
Therefore, if the subtraction circuit 3 outputs the input value as it is without inverting all bits of the input value, the A function is converted to the V function. Therefore, the subtraction circuit 3 is constructed of exclusive OR circuits 15a to 15d. That is, the membership functions are A function and N
When using a function, an S function, Kl and 2 are respectively "0, 0°2", "0,12", and "1,0" from FIG. 7, so the NAND circuit 22 of the shape conversion circuit 2-1 is In either case, since "1" is output, exclusive OR circuits 15a to 15d of subtraction circuit 3 receive inputs D84 to D84, respectively.
Invert the value of D81 and output it, 15-kX l xo
−xi l calculation will be performed. On the other hand, K1-
In the case of "1"K 2-- "l", NAND circuit 2
2 outputs “0°” and in response, exclusive OR circuit 15
A to 15d output the values of the inputs D84 to D81, respectively, as they are. Therefore, when K1-"1" and K2-"1°, the A function is converted to the V function.

次に、最小値演算回路について説明する。ファジィ推論
における最小値演算は与えられた複数のメンバシップ値
の最小値をとるものである。これとは逆に最大値をとる
ものに最大値演算がある。Next, the minimum value calculation circuit will be explained. The minimum value operation in fuzzy inference is to take the minimum value of a plurality of given membership values. On the contrary, there is a maximum value operation that takes the maximum value.

扱う数値がバイナリコードで表現されているディジタル
回路において、最小値演算回路を実現するにはディジタ
ルコンパレータを利用する方法がある。しかし、ディジ
タルコンパレータは２個の数値を扱う場合には比較的部
１１ｔな構成で実現できるが、３個以上の数値を扱う場
合には回路規模が大きくなり、余り良い方法といえない
。以下に、最小値演算回路の実施例としてディジタルコ
ンパレータを利用したものと、ディジタルコンパレータ
を利用しない別の考え方によるものについて説明する。In digital circuits in which numerical values are expressed in binary codes, one way to implement a minimum value calculation circuit is to use a digital comparator. However, although a digital comparator can be implemented with a relatively compact configuration when handling two numerical values, the circuit size becomes large when handling three or more numerical values, and this is not a very good method. Below, as examples of the minimum value calculation circuit, one using a digital comparator and another based on a different concept that does not use a digital comparator will be described.

先ず、第２０図にディジタルコンパレータを利用した最
小値演算回路の一例を示す。ディジタルコンパレータ５
０は４ビツトのバイナリコードどうしを比較するもので
あり、高速０ＭＯ８標準ロジックＩＣ７４ＨＣ８５等か
らなる。ディジタルコンパレータ５０の入出力関係を第
２１図に示す。First, FIG. 20 shows an example of a minimum value calculation circuit using a digital comparator. Digital comparator 5
0 is for comparing 4-bit binary codes, and is made of high-speed 0MO8 standard logic IC74HC85 or the like. The input/output relationship of the digital comparator 50 is shown in FIG.

ディジタルコンパレータ５０はカスケード入力端子（Ａ
＝Ｂ）Ｉｎが常に“１”　（“ｌｌｌｇｈ”　レベル）
に固定されているので、出力端子（Ａ−Ｂ）ｏｕｔは２
個の４ビツトバイナリコード入力Ａ、ＢがＡ≠Ｂの場合
には“０”を出力し、Ａ−Ｂの場合には“１゛を出力す
る。同様に、出力端子（Ａ＞Ｂ）ＯｕｔはＡ＞Ｂの時“
１″を、Ａ＜Ｂの時“０”を出力する。出力端子（Ａ＜
Ｂ）ｏｕｔはＡ＜Ｂの時“１″を、Ａ＞Ｂの時“０”を
出力する。The digital comparator 50 has a cascade input terminal (A
=B) In is always “1” (“lllgh” level)
Since it is fixed to , the output terminal (A-B) out is 2
When the 4-bit binary code inputs A and B are A≠B, it outputs “0”, and when A-B, it outputs “1”.Similarly, the output terminal (A>B) Out is when A>B”
1", and outputs "0" when A<B. Output terminal (A<
B) out outputs "1" when A<B, and outputs "0" when A>B.

バイナリコード入力Ａ、Ｂの大小関係がＡ＞Ｈの場合に
は、ディジタルコンパレータ５ｏの出力端子（Ａ＞Ｂ）
ｏｕＬは“１″を出力するため、アンド回路５３ａ、５
３ｂ、５３ｃ、５３ｄは４ビツトバイナリコード入力Ｂ
の各ビットＢ４．Ｂ３゜Ｂ２．Ｂｌの“１“または“０
”をそのまま出力する。このとき、出力端子（Ａ＜Ｂ）
ｏｕＬ及び出力端子（Ａ−Ｂ）ｏｕＬはともに“０”を
出力するため、オア回路５１は“０”を出力し、アンド
回路５２ａ、５２ｂ、５２ｃ、５２ｄは全て“０”を出
力する。このため、オア回路５４ａ、５４ｂ。When the magnitude relationship between binary code inputs A and B is A>H, the output terminal of digital comparator 5o (A>B)
Since ouL outputs "1", AND circuits 53a, 5
3b, 53c, 53d are 4-bit binary code input B
Each bit B4. B3゜B2. “1” or “0” of Bl
” is output as is. At this time, the output terminal (A<B)
Since both ouL and the output terminal (A-B) ouL output "0", the OR circuit 51 outputs "0", and the AND circuits 52a, 52b, 52c, and 52d all output "0". For this reason, OR circuits 54a and 54b.

５４ｃ、５４ｄはアンド回路５３ａ　〜５３ｄの出力、
すなわち入力コードＢを出力する。54c and 54d are outputs of AND circuits 53a to 53d;
That is, input code B is output.

一方、２個の入力バイナリコードＡ、Ｂの大小関係がＡ
≦Ｂ　（Ａ＜Ｂ、　またはＡ−Ｂ）の場合には、出力端
子（Ａ＞Ｂ）ｏｕｔは“０°を出力するため、アンド回
路５　”３　ａ〜５３ｄは全て”０″を出力する。また
、この場合、出力端子（Ａ−Ｂ）ｏｕｔ及び出力端子（
Ａ＜Ｂ）ｏｕｔはどちらが一方が必ず”１”を出力する
ので、オア回路５１の出力は“１″となり、アンド回路
５２ａ〜５２ｄは、入力コードＡの各ビットＡ４．Ａ３
．Ａ２．Ａｌの“１”または“０“をそのまま出力する
ため、オア回路５４ａ〜５４ｄは入力コードＡを出力す
る。On the other hand, the magnitude relationship of the two input binary codes A and B is A
In the case of ≦B (A<B, or A-B), the output terminal (A>B) out outputs “0°”, so AND circuit 5 “3 a to 53d all output” “0” . In addition, in this case, the output terminal (A-B) out and the output terminal (
Since one of A<B) out always outputs "1", the output of the OR circuit 51 becomes "1", and the AND circuits 52a to 52d output each bit A4. A3
．． A2. In order to output "1" or "0" of Al as is, OR circuits 54a to 54d output input code A.

Ａ−Ｂの場合には、ＡとＢのどちらを選んでも問題ない
が、ここではＡを最小値演算の出力としている。In the case of A-B, there is no problem in selecting either A or B, but here A is used as the output of the minimum value calculation.

このように、第２υ図の最小値演算回路は２個の４ビツ
トバイナリコード入力Ａ、Ｂに対し最小値演算を行なっ
ていることになる。入力が３個以１−の場合には、入力
の数をＮとするとＩＮＸ　（Ｎ−１））／２個のディジ
タルコンパレータと、アンド回路及びオア回路を組合せ
れば最小値演算回路が実現できる。In this way, the minimum value calculation circuit of FIG. 2υ performs minimum value calculation on two 4-bit binary code inputs A and B. If the number of inputs is 3 or more, a minimum value calculation circuit can be realized by combining INX (N-1))/2 digital comparators, an AND circuit, and an OR circuit, where the number of inputs is N. .

次に、ディジタルコンパレータを使用しない４ビツトバ
イナリコードの最小値演算回路の一例を第２２図に示す
。図中の６４ａ、６４ｂ。Next, FIG. 22 shows an example of a minimum value calculation circuit for a 4-bit binary code that does not use a digital comparator. 64a and 64b in the figure.

６４ｃ、６４ｄ、６９ａ、６９ｂ、６９ｃ。64c, 64d, 69a, 69b, 69c.

６９ｄ、７４ａ、７４ｂ、７４ｃ、７４ｄは、論理的に
は演算を行わないオーブンドレイン出力（バイポーラＩ
Ｃの場合はオーブンコレクタ出力）のノン・インバーテ
イング・バッファ回路である。69d, 74a, 74b, 74c, and 74d are oven drain outputs (bipolar I
In the case of C, it is a non-inverting buffer circuit (oven collector output).

オーブンドレイン出力のノン・インバーテイング・バッ
ファ回路の例を第２３図に示す。オーブンコレクタ出力
のノン・インバーテイング・バッファ回路の例を第２４
図に示す。第２３図において、Ｃ８（チップセレクト）
入力を“０″にすることにより、最小値演算回路が動作
停止中にプルアップ抵抗７５ａ、７５ｂ、７５ｃ、７５
ｄを通してノン・インバーテイング・バッファ回路６４
ａ〜６４ｄ、６９ａ　〜６９ｄ、７４ａ　〜７４ｄへ流
入する電流をカットし、回路の動作停止中の消費電力を
減少させている。これらのＣ８信号をすべて結合すれば
、回路をＩＣ化した場合に、Ｃ８はそのＩＣの動作スタ
ンバイ信号とすることができる。An example of a non-inverting buffer circuit with oven drain output is shown in FIG. An example of a non-inverting buffer circuit for oven collector output is shown in the 24th example.
As shown in the figure. In Figure 23, C8 (chip select)
By setting the input to "0", the pull-up resistors 75a, 75b, 75c, 75 are activated while the minimum value calculation circuit is not operating.
d through the non-inverting buffer circuit 64
The current flowing into a to 64d, 69a to 69d, and 74a to 74d is cut to reduce power consumption when the circuit is not operating. By combining all of these C8 signals, when the circuit is integrated into an IC, C8 can be used as an operation standby signal for the IC.

第２２図の６０．６５．７０は比較演算回路であり、そ
れらの出力は信号ラインＷＯＩ、ＷＯ２゜ＷＯ３，ＷＯ
４に・よりワイアード・オア接続されており、これらの
信号ラインがそのまま最小値演算回路の出力ＤＩ、Ｄ２
．Ｄ３．Ｄ４となっている。信号ラインＷＯＩ〜ＷＯ４
の“ＩＩ　ｌ　ｇ　ｈ″レベルプルアップ抵抗７５ａ〜
７５ｄにより決められている。Reference numerals 60, 65, and 70 in FIG.
4 are wired-OR connected, and these signal lines are directly connected to the outputs DI and D2 of the minimum value calculation circuit.
．． D3. It is D4. Signal line WOI~WO4
“II l g h” level pull-up resistor 75a~
75d.

この最小値演算回路は複数の４ビツトバイナリコード入
力に対し、それらの最上位ビット（ＭＳＢ）からビット
ごとに逐次、大小比較を行い、最小値演算を行っていく
。今、３個の４ビツトバイナリコード入力Ａ、Ｂ、Ｃが
それぞれ”１００１”　（−９）、　　“０１０１″　
（−５）。This minimum value calculation circuit sequentially compares the magnitudes of a plurality of 4-bit binary code inputs bit by bit starting from the most significant bit (MSB), and performs a minimum value calculation. Now, three 4-bit binary code inputs A, B, and C are "1001" (-9) and "0101" respectively.
(-5).

“０１１０°　（−６）である場合について、第２５図
を参照して説明する。まず、最上位ビットの大小比較は
、Ａ４−“１”、Ｂ４−“０゛Ｃ４−”０”であるから
Ａ４＞８４−Ｃ４という大小関係となり、この段階でＡ
＞８かつＡｒｃ。The case of "0110° (-6)" will be explained with reference to FIG. Therefore, the size relationship becomes A4>84-C4, and at this stage A4
>8 and Arc.

すなわちＡ、Ｂ、ＣのうちでＡが最大ということが明ら
かであるので一ド位３ビットについてはＢ。In other words, it is clear that A is the largest among A, B, and C, so B is the first three bits.

Ｃについて比較を行えば良いことがわかる。ここで、ノ
ン・インバーテイング・バッファ回路６４ａはＡ４−“
１”であるから、その出力はオーブン、すなわち高イン
ピーダンス状態となる。It can be seen that a comparison with respect to C is sufficient. Here, the non-inverting buffer circuit 64a is connected to A4-“
1'', its output is in an oven, ie, high impedance state.

一方、Ｂ４−Ｃ４−“０”であるからノンφインバーテ
イング・バッファ回路６９ａ、７４ａの出力はショート
、すなわち“０”となる。ノン・インバーテイング・バ
ッファ回路５４　ａ、　　６９　ａ。On the other hand, since B4-C4- is "0", the outputs of the non-φ inverting buffer circuits 69a and 74a are shorted, that is, "0". Non-inverting buffer circuits 54a, 69a.

７４ａの出力側は、信号ラインＷＯ４によってワイアー
ド・オア接続されているため、信号ラインＷＯ４は“Ｌ
ｏｗ　　レベル（−“０＃）となる。従って、最小値演
算回路としての出力Ｄ４−“０“となる。Since the output side of 74a is wired-OR connected by the signal line WO4, the signal line WO4 is “L”.
ow level (-“0#”). Therefore, the output D4 as the minimum value calculation circuit becomes “0”.

比較演算回路６０の中の排他的オア回路６１ａは、Ａ４
−“１”、ＷＯ４−“０”のため、その出力は“１”と
なる。これを受けてオア回路６３ａ、６２ａ、６２ｂの
出力も“１″となり、さらにオア回路６３ｂ、６３Ｃの
出力も“１２となる。このため、ノン・インバーテイン
グ・バッファ回路６４ｂ、６４ｃ、６４ｄの出力は入力
Ａ３．Ａ２．ＡＩの値にかかわらず高インピーダンス状
態となる。このことはすなわち、入力Ａの下位３ビット
Ａ３．Ａ２．ＡＩは最小値演算出力の下位３ビットＤ３
．Ｄ２．ＤＩに何ら影響を与えないと考えることができ
るので、入力の下位３ビットについては前述したように
ＢとＣについてのみ大小比較を行うことになる。The exclusive OR circuit 61a in the comparison arithmetic circuit 60 is A4
-“1” and WO4-“0”, so the output is “1”. In response to this, the outputs of the OR circuits 63a, 62a, 62b also become "1", and the outputs of the OR circuits 63b, 63C also become "12". Therefore, the outputs of the non-inverting buffer circuits 64b, 64c, 64d is in a high impedance state regardless of the value of input A3.A2.AI.This means that the lower 3 bits A3.A2.AI of input A are the lower 3 bits D3 of the minimum value calculation output.
．． D2. Since it can be considered that there is no influence on DI, the magnitude comparison is performed only for B and C as described above for the lower three bits of the input.

比較演算回路６５の排他的オア回路６６ａは前述したよ
うに８４−“０″、ＷＯ４−“０“のため、その出力は
、“０“であり、このためオア回路６８ａはＢ３の値を
そのままノン・インバーテイング・バッファ回路６９ｂ
へ供給する。同様に、Ｃ４−“０“、ＷＯ４−“１”で
あるから、比較演算回路７０のオア回路７３ａはＣ３の
値をそのままノン・インバーテイング・バッファ回路７
９ｂへ供給する。ここで８３の値は“１”であり、Ｃ３
の値も“１“、すなわちＢ５−Ｃ５であるため、ノン・
インバーテイング・バッファ回路６９ｂ、７４ｂの出力
はともに高インピーダンス状態となる。前述したように
ノン・インバーテイング・バッファ回路６４ｂの出力も
高インピーダンス状態であるから、ＷＯ３はプルアップ
抵抗７５ｃにより“Ｉｌｌｇｈ”レベル（＝“１”）と
なり最小値演算回路としての出力Ｄ３は“１“となる。As mentioned above, the exclusive OR circuit 66a of the comparison operation circuit 65 outputs "0" because 84-"0" and WO4-"0", and therefore the OR circuit 68a outputs the value of B3 as it is. Non-inverting buffer circuit 69b
supply to Similarly, since C4-“0” and WO4-“1”, the OR circuit 73a of the comparison operation circuit 70 directly transfers the value of C3 to the non-inverting buffer circuit 7.
Supply to 9b. Here, the value of 83 is “1”, and C3
Since the value of is also “1”, that is, B5-C5, it is a non-
The outputs of the inverting buffer circuits 69b and 74b are both in a high impedance state. As mentioned above, since the output of the non-inverting buffer circuit 64b is also in a high impedance state, WO3 becomes the "Illgh" level (="1") due to the pull-up resistor 75c, and the output D3 as the minimum value calculation circuit becomes "1".

比較演算回路６５の排他的オア回路６６ｂは、前述した
ように８３−“１”、ＷＯ３−“１ｍのためその出力は
“０“である。また、前述したように排他的オア回路６
６ａの出力も“０”であるから、オア回路６７ａの出力
は０″となるため、オア回路６８ｂはＢ２の値をそのま
ま出力する。The exclusive OR circuit 66b of the comparison operation circuit 65 outputs "0" because 83-"1" and WO3-"1m, as described above. Also, as described above, the exclusive OR circuit 66b
Since the output of 6a is also "0", the output of OR circuit 67a is 0", and therefore OR circuit 68b outputs the value of B2 as is.

同様にＣ３−”１”、ＷＯ３−“１″であるから比較演
算回路７０のオア回路７３ｂもＣ２の値をそのまま出力
する。ここで、Ｂ２は“Ｏ“であり、Ｃ２は“１″であ
るため、この段階でＣ＞Ｂが明らかになる。Ｂ２−“０
”のため、比較演算回路６５のノン・インバーテイング
Φバッファ回路６９ｃの出力はショート（−“０”）で
、Ｃ２−“１”のため、比較演算回路７０のノン・イン
バーテイング・バッファ回路７４ｃの出力は高インピー
ダンス状態となる。また、前述したように比較演算回路
６０のノン・インバーテイング・バッファ回路６４ｃの
出力も高インピーダンス状態であるから、ＷＯ２はワイ
アード・オア接続により“０”となり、最小値演算回路
としての出力Ｄ２は“０”となる。よって、Ｃ２−“１
”　ＷＯ２−０”のため、排他的オア回路７１Ｃの出力
は“１゛となる。これを受けてオア回路７２ｂの出力は
“１ｍとなり、さらにオア回路７３ｃの出力も“１”と
なるため、ノン・インバーテイング・バッファ回路７４
ｄの出力は高インピーダンス状態となる。一方、Ｂ２−
“０”、ＷＯ２−０”のため、排他的オア回路６６ｃの
出力は“０°であり、前述したようにオア回路６７ａの
出力は“Ｏｏのため、オア回路６７ｂの出力は“０”と
なり、オア回路６８ｃはＢ１の値をそのまま出力する。Similarly, since C3-"1" and WO3-"1", the OR circuit 73b of the comparison arithmetic circuit 70 also outputs the value of C2 as is. Here, since B2 is "O" and C2 is "1", C>B becomes clear at this stage. B2-“0
”, the output of the non-inverting Φ buffer circuit 69c of the comparison operation circuit 65 is shorted (-“0”), and since C2-“1”, the output of the non-inverting buffer circuit 74c of the comparison operation circuit 70 is shorted (−“0”). The output of WO2 is in a high impedance state. Furthermore, as described above, the output of the non-inverting buffer circuit 64c of the comparison arithmetic circuit 60 is also in a high impedance state, so WO2 becomes "0" due to the wired-OR connection. The output D2 as the minimum value calculation circuit becomes "0". Therefore, C2 - "1"
Because of "WO2-0", the output of the exclusive OR circuit 71C becomes "1". In response, the output of the OR circuit 72b becomes "1m", and the output of the OR circuit 73c also becomes "1", so Non-inverting buffer circuit 74
The output of d is in a high impedance state. On the other hand, B2-
Since “0” and WO2-0, the output of the exclusive OR circuit 66c is “0°”, and as mentioned above, the output of the OR circuit 67a is “Oo”, so the output of the OR circuit 67b is “0”. , the OR circuit 68c outputs the value of B1 as is.

さらに、前述したようにすでにノン・インバーテイング
・バッファ回路６４ｄの出力は高インピーダンス状態で
あるので、結局ＷＯＩはＡＩ。Furthermore, as described above, since the output of the non-inverting buffer circuit 64d is already in a high impedance state, the WOI is AI.

Ｃ１にかかわらずＢ１と等しいことになる。すなわちＢ
１−“１″であるからＷＯＩ−“１”となり、最大値演
算回路としての出力Ｄ１は“１”となる。It is equal to B1 regardless of C1. That is, B
1-"1", WOI-"1", and the output D1 as the maximum value calculation circuit becomes "1".

これより、第２５図に示すように、Ｂ４−“０“　Ｂ３
−″１”　　Ｂ２−”０’　　Ｄｌ−”］２となり、第
２２図の最小値演算回路の出力としでは“０１０１″　
（−５）がｉすられ、これは３個の入力Ａ−“１００１
°　（−９）、、Ｂ−“０１０１”　（−５）　、Ｃ−
“０１１０“　（−６）のうちの最小値であり、３個の
４ビツトバイナリコードの入力Ａ、Ｂ、Ｃに対して最小
値演算を行ったことになる。第２５図のＸは“０”、　
“１″のいずれでもよいことを表わす。From this, as shown in FIG. 25, B4-“0” B3
-"1"B2-"0'Dl-"]2, and the output of the minimum value calculation circuit in Fig. 22 is "0101".
(-5) is passed to i, which corresponds to the three inputs A−“1001
° (-9),, B-“0101” (-5), C-
"0110" is the minimum value among (-6), and means that the minimum value calculation has been performed on three 4-bit binary code inputs A, B, and C. X in Figure 25 is “0”,
Indicates that either “1” is acceptable.

４ビツトバイナリコードの入力を４個以上にする場合に
は、その入力数に応じて第２２図の比較演算回路６０．
６５．７０　（第２２図からもわかるように同一回路で
ある）をワイアード・オア接続して増設すれば良い。ま
た、比較演算回路６０゜６５．７０はＬＳＢ側に回路を
追加すれば５ビツト以」二のビット数にも対応できる。When using four or more 4-bit binary code inputs, the comparison operation circuit 60 of FIG. 22 is used depending on the number of inputs.
65 and 70 (which are the same circuit as shown in Fig. 22) can be added by connecting wired-or. Further, the comparison arithmetic circuit 60°65.70 can support a number of bits greater than 5 bits by adding a circuit to the LSB side.

次に、後件部メンバシップ関数定義回路９３０及びメン
バシップ関数合成回路９４０について説明する。前件部
のメンバシップ関数の定義のところで述べたように、後
件部のメンバシップ関数も第４図、第５図に示すように
三角型のメンバシップ関数（Ａ関数）として扱う。後件
部メンバシッブ関数は１．第２６図に示すように、前件
部入力に対するメンバシップ値を三角形のメンバシップ
関数の高さｈとし、後件部メンバシップ関数の広がりの
幅をＷとするとき、その三角形メンバーシップ関数の面
積Ｓとして定義される。ここで、前件部入力が複数ある
場合には、最小値演算によりその最小値をメンバシップ
関数の高さｈとしている。Next, the consequent membership function definition circuit 930 and membership function synthesis circuit 940 will be explained. As described in the definition of the membership function of the antecedent part, the membership function of the consequent part is also treated as a triangular membership function (A function) as shown in FIGS. 4 and 5. The consequent member function is 1. As shown in Figure 26, when the membership value for the antecedent input is the height h of the triangular membership function, and the width of the consequent membership function is W, then the triangular membership function It is defined as the area S. Here, if there are multiple antecedent part inputs, the minimum value is determined as the height h of the membership function by minimum value calculation.

後件部メンバシップ関数Ｓは次式のように表わせる。The consequent membership function S can be expressed as follows.

Ｓ　−ｗ　ｘ　ｈ　ｘ　（１／　２　）　　　　　　　
−（４）（４）式においてＷＸ　（１／２）をＷと置き
換えると、（４）式は次のように変形できる。S −w x h x (1/2)
-(4) If WX (1/2) is replaced with W in equation (4), equation (4) can be transformed as follows.

ｓ−ｈｘｗ　　　　　　　　　　　　・・・（５）（５
）式のＷは後件部メンバーシップ関数を定義するための
定義パラメータであるが、Ｗはパラメータとして相対的
な変化があれば良いので、（５）式の演算をディジタル
論理回路で実現し易いように、Ｗの基本値を“１”とし
て基本値に対する比としてＷを設定すれば良い。s-hxw...(5)(5
) in equation (5) is a definition parameter for defining the consequent membership function, but since W only needs to have a relative change as a parameter, it is easy to realize the calculation of equation (5) with a digital logic circuit. Thus, the basic value of W may be set as "1" and W may be set as a ratio to the basic value.

後件部メンバシップ関数が定義されると、後件部入力に
より後件部メンバシップ関数の位置（以後アドレスと呼
ぶ）が決まる。このアドレスは第２７図に示すように７
個あるのが一般的である。Once the consequent membership function is defined, the position (hereinafter referred to as address) of the consequent membership function is determined by the consequent input. This address is 7 as shown in Figure 27.
It is common that there are several.

それぞれのラベルは次のことを表わす。Each label represents the following:

Ｎ　Ｂ　：　Ｎｃｇａｔｌｖｏ　ＢＩｇ　（かなり小さ
い）Ｎ　Ｍ　：　Ｎｅｇａｔｉｖｅ　Ｍｃｄｉｕａ＋　
　（小さい）Ｎ　Ｓ　：　Ｎｃｇａｔｃｖｃ　Ｓｍａｌ
ｌ　（やや小さい）Ｚ　Ｏ：　Ｚｅｒｏ　（ゼロ） Ｐ　Ｓ　：　Ｐｏ５ｔｔｌｖｃ　Ｓｍａｌｌ　（やや大
きい）Ｐ　Ｍ　：　Ｐｏ５ｉｔｉｖｅ　Ｍｅｄｉｕｍ　
　（大きい）Ｐ　Ｂ　：　Ｐｏ５ｌＬ１ｖｃ　Ｂ！ｇ　
（かなり大きい）複数のファジィ・ルールから（５）式
の後件部メンバシップ関数Ｓが定義され、後件部メンバ
シップ関数定義回路９３０から出力されると、メンバシ
ップ関数合成回路９４０は個々のアドレス（ラベル）に
ついて最大値演算により関数の合成が行なわれる。NB: Ncgatlvo BIg (quite small) NM: Negative Mcdiua+
(Small) N S: Ncgatcvc Small
l (slightly small) Z O: Zero (zero) P S: Po5ttlvc Small (slightly large) PM: Po5itive Medium
(Large) P B: Po5lL1vc B! g
When the consequent membership function S of equation (5) is defined from a plurality of (quite large) fuzzy rules and is output from the consequent membership function definition circuit 930, the membership function synthesis circuit 940 Function composition is performed by maximum value calculation for addresses (labels).

第２８図にディジタル論理回路で構成したファジィ・ル
ール毎の後件部メンバーシップ関数定義回路１３０のブ
ロック図を示す。後件部メンバーシップ関数定義回路１
３０は三角形である後件部メンバーシップ関数の面積５
（（５）式参照）を求める。関数定義回路１３０は４ビ
ツトのバイナリコード加減算回路１４０とシフト演算回
路１４１を有する。加減算回路１４０は前件部メンバシ
ップ関数定義回路（第１０図）で説明した減算回路１を
変形して加算回路としても使用できるようにしたもので
あり、その回路構成を第２９図に示す。すなわち、加減
算回路１４０は減算回路１のインバータ回路６ｂ〜６ｅ
を排他的オア回路１６２ａ、１６２ｂ、１．６２ｃ、１
６２ｄに変え、加減算切換えの入力ＳＵＢを追加したも
のである。FIG. 28 shows a block diagram of the consequent membership function definition circuit 130 for each fuzzy rule, which is constructed from a digital logic circuit. Consequent membership function definition circuit 1
30 is the area of the consequent membership function which is a triangle 5
(See equation (5)). The function definition circuit 130 has a 4-bit binary code addition/subtraction circuit 140 and a shift calculation circuit 141. The addition/subtraction circuit 140 is a modification of the subtraction circuit 1 described in the antecedent membership function definition circuit (FIG. 10) so that it can also be used as an addition circuit, and its circuit configuration is shown in FIG. 29. That is, the addition/subtraction circuit 140 is connected to the inverter circuits 6b to 6e of the subtraction circuit 1.
Exclusive OR circuits 162a, 162b, 1.62c, 1
62d, and an addition/subtraction switching input SUB is added.

ここで、入力ＳＵＢをａｌ”にすると、排他的オア回路
１６２ａ　〜１６２ｄは入力ｂ４．ｂ３゜ｂ２．ｂｔに
対してインバータ回路と同様の働きをし、アンド回路１
６３はインバータ回路１６４の出力をそのまま出力する
ので、減算回路１を４ビツト用にした場合と同様の動作
をする。逆に、入力ＳＵＢを“０”にすれば、排他的オ
ア回路１６２ａ　〜１６２ｄは入力ｂ４〜ｂ１をそのま
ま出力し、アンド回路１６３は“０”を出力するため、
排他的オア回路１６５ａ〜１６５ｄ及び４ビツト全加算
器１６１は論理的に何も演算を行わないため、加減算回
路１４０は加算器として動作する。Here, when input SUB is set to "al", exclusive OR circuits 162a to 162d function similarly to an inverter circuit for inputs b4.b3°b2.bt, and AND circuit 1
Since subtraction circuit 63 outputs the output of inverter circuit 164 as it is, it operates in the same way as when subtraction circuit 1 is used for 4 bits. Conversely, if the input SUB is set to "0", the exclusive OR circuits 162a to 162d output the inputs b4 to b1 as they are, and the AND circuit 163 outputs "0".
Since the exclusive OR circuits 165a to 165d and the 4-bit full adder 161 perform no logical operation, the addition/subtraction circuit 140 operates as an adder.

第２８図のシフト演算回路１４１の詳細を第３０図に示
す。シフト演算回路１４１は６ビツトのバイナリコード
入力に対して、その各ビットをシフト制御入力ＳＴＩ、
ＳＴ２により設定された複数に応じてＬＳＢ　（最下位
ビット）側ヘシフトするものである。シフト演算回路１
４１の人出力関係を第３１図に示す。シフト制御入力が
５Ｔ２−“０”、５ＴＩ−“０１のとき、ノア回路１５
０ａは“１″を出力するため、アンド回路１５１ａ、１
５１ｂ、１５１ｃ、１５１ｄ。Details of the shift calculation circuit 141 shown in FIG. 28 are shown in FIG. 30. The shift calculation circuit 141 shifts each bit of the 6-bit binary code input to the shift control input STI,
The bits are shifted to the LSB (least significant bit) side according to the plurality set in ST2. Shift calculation circuit 1
Figure 31 shows the human output relationship for 41. When the shift control input is 5T2-“0”, 5TI-“01”, the NOR circuit 15
Since 0a outputs "1", AND circuits 151a, 1
51b, 151c, 151d.

１５１ｅ、１５１ｆはそれぞれ入力Ａ６〜ＡＩの値をそ
のまま出力する。ノア回路１５０ｂ。151e and 151f each output the values of inputs A6 to AI as they are. Noah circuit 150b.

１５０Ｃはともに“０”を出力するため、アンド回路１
５２ａ、１５２ｂ、１５２ｃ、１５２ｄ。Since both 150C output “0”, AND circuit 1
52a, 152b, 152c, 152d.

１５２ｅ、１５３ａ、１５３ｂ、１５３ｃ。152e, 153a, 153b, 153c.

１５３ｄはすべて“０°を出力する。よって、オア回路
１５４，１５５ａ、１５５ｂ、１５５ｃ。153d all output "0°. Therefore, OR circuits 154, 155a, 155b, 155c.

１５５ｄはそれぞれＡ５〜Ａ１の値を出力する。155d outputs the values of A5 to A1, respectively.

従って、５Ｔ２−“０″、５ＴＩ−“０″の時は、シフ
トは行われず、入力Ａ６〜Ａ１は出力Ｂ６〜Ｂ１へその
まま出力される。Therefore, when 5T2-"0" and 5TI-"0", no shift is performed and inputs A6-A1 are output as they are to outputs B6-B1.

５Ｔ２−”０’　　５ＴＩ−”１”の時は、ノア回路１
５０ａ、１５０ｃはともに“０″を出力するため、アン
ド回路１５１ａ　〜１５１ｆ、１５３ａ〜１５３ｄはす
べて“０“を出力する。ノア回路１５０ｂは“１°を出
力するため、アンド回路１５２　ａ　〜１５２　ｅはそ
れぞれ入力Ａ６〜Ａ２の値をそのまま出力する、よって
、オア回路１５４゜１５５ａ〜１５５ｄはそれぞれ入力
Ａ６〜Ａ２を出力し、Ｂ６は“０”となる。従って、入
力Ａ６〜Ａ１は１段ＬＳＢ側ヘシフトされ、８６〜Ｂ１
へ出力される。5T2-"0' 5TI-When "1", NOR circuit 1
Since both circuits 50a and 150c output "0", AND circuits 151a to 151f and 153a to 153d all output "0". Since the NOR circuit 150b outputs "1°, the AND circuits 152a to 152e output the values of the inputs A6 to A2, respectively. Therefore, the OR circuits 154°155a to 155d output the inputs A6 to A2, respectively. , B6 become "0". Therefore, the inputs A6 to A1 are shifted to the LSB side by one stage, and the inputs 86 to B1 are shifted to the LSB side by one stage.
Output to.

５Ｔ２−“１”　５ＴＩ−“０“の時は、ノア回路１５
０ａ、１５０ｂはともに“０°を出力するため、アンド
回路１５１ａ〜１５１ｆ。When 5T2-“1” 5TI-“0”, NOR circuit 15
Since both 0a and 150b output "0°," the AND circuits 151a to 151f.

１５２ａ〜１５２ｅはすべて“０”を出力する。152a to 152e all output "0".

ノア回路１５０Ｃは“１°を出力するため、アンド回路
１５３ａ〜１５３ｄはそれぞれ入力Ａ６〜八３の値をそ
のまま出力する。よって、オア回路１５５ａ　〜１５５
ｄはそれぞれ入力Ａ６〜Ａ３を出力し、一方オア回路１
５４は“０”を出力し、Ｂ６は“０”である。従って、
入力Ａ６〜Ａ１は２段ＬＳＢ側ヘシフトされ、８６〜Ｂ
１へ出力される。Since the NOR circuit 150C outputs "1 degree," the AND circuits 153a to 153d output the values of the inputs A6 to 83, respectively. Therefore, the OR circuits 155a to 155
d outputs inputs A6 to A3, respectively, while OR circuit 1
54 outputs "0", and B6 is "0". Therefore,
Inputs A6 to A1 are shifted to the LSB side by two stages, and 86 to B
Output to 1.

５ＴＩ−“１”、５Ｔ２−“１”のときは、ノア回路１
５０ａ〜１５０Ｃはすべて“０”を出力するため、アン
ド回路１５１ａ〜１５１ｆ。When 5TI-“1” and 5T2-“1”, NOR circuit 1
Since 50a to 150C all output "0", AND circuits 151a to 151f are provided.

１５２ａ　〜１５２ｅ、１５３ａ　〜１５３ｄもすべて
“０°を出力し、さらにそれを受けてオア回路１５４．
１５５ａ　〜１５５ｄもすべて′″０″を出力する。従
って、出力８６〜Ｂ１は入力Ａ６〜Ａ１の値にかかわら
ずすべて“０“となる。152a to 152e and 153a to 153d all output "0°," and in response, the OR circuit 154.
155a to 155d also all output ``0''. Therefore, the outputs 86 to B1 are all "0" regardless of the values of the inputs A6 to A1.

なお、このシフト演算回路１４１は後述の重心演算回路
でも使用する都合−１−１６ビツト入力、６ビツト出力
となっているが、後件部メンバシップ関数定義回路１３
０では４ビツトあれば十分であるので、第２８図ではシ
フト演算回路１４１の入力の上位２ビットＡ６．Ａ５の
値は“０゛に固定している。Note that this shift calculation circuit 141 has a 1-16-bit input and a 6-bit output because it is also used in the center of gravity calculation circuit described later, but the consequent part membership function definition circuit 13
0, 4 bits are sufficient, so in FIG. 28, the upper 2 bits A6 . The value of A5 is fixed at "0".

前述したように、（５）式のＳを求めるのに必要なパラ
メータＷは計算を簡略化するためにその基本値を１，０
としている。そして、この実施例ではＷ−１，０の他に
Ｗ−０，７５，Ｗ−１，２５，Ｗ−１，５の３つの値を
設定できるようにしである。Ｗはそれぞれ第３２図に示
す２ビットバイナリコードＷＢＩ、ＷＢ２により可変さ
れる。すなわち、第２８図の後件部メンバシップ関数定
義回路１３０において、ＷＢ２−“０“ＷＢＩ−“０“
の時はアンド回路１４２は“０゛を出力するため、加減
算回路１４０は加算器として動作する。一方、ノア回路
１４３は“１″を出力するために、それを受けてオア回
路１４４ａ。As mentioned above, the basic value of the parameter W required to find S in equation (5) is changed to 1,0 in order to simplify the calculation.
It is said that In this embodiment, in addition to W-1,0, three values can be set: W-0,75, W-1,25, and W-1,5. W is varied by 2-bit binary codes WBI and WB2 shown in FIG. 32, respectively. That is, in the consequent membership function definition circuit 130 of FIG.
At this time, the AND circuit 142 outputs "0", so the addition/subtraction circuit 140 operates as an adder.On the other hand, the NOR circuit 143 outputs "1", so the OR circuit 144a receives it.

１４４ｂは、ともに“１”を出力する。また、インバー
タ回路１４５は“１°を出力するため、アンド回路１４
６の出力は“１°となり、結局、シフト演算回路１４１
のＳｒ１．ＳＴＩはともに“１“が入力されるため、第
３１図の関係よりシフト演算回路１４１は８６〜Ｂ１に
すべて“０”を出力する。よって、加減算回路１４０で
はｈと０との加算が行われるため、ＷＢ２−“０”ＷＢ
Ｉ−“０”のときには後件部メンバシップ関数定義回路
１３０の出力Ｓはｈとなり、（５）式％式％ ＡＮＤ回路１４２は“０”を出力するため、加減算回路
１４０は加算器として動作する。一方、ノア回路１４３
は“０”を出力するために、それを受けてオア回路１４
４ａ、１４４ｂはそれぞれＷＢ２．ＷＢＩの値をそのま
ま出力する。インバータ回路１４５は“１１を出力する
ために、アンド回路１４６はオア回路１４４ｂの出力を
そのまま出力する。よって、シフト演算回路１４１のＳ
ｒ１．ＳＴＩにはそれぞれＷＢ２．ＷＢｌの値がそのま
ま入力される。すなわちＷＢ２−“０“ＷＢＩ−“１”
であるから５Ｔ２−“０”５ＴＩ−“１゛となり、第３
１図の関係よりシフト演算回路１４１は入力Ａ６〜Ａ１
をＬＳＢ側べ１段シフトし、８６〜Ｂ１へ出力する。つ
まり、シフト演算回路１４１へ入力されたｈは（１／２
）ｈとして出力され、加減算回路１４０ではｈと（１／
２）ｈの加算が行われるため、ＷＢ２−“０”　　ＷＢ
Ｉ−１１の時には後件部メンバシップ関数定義回路１３
０の出力Ｓはｈ＋（１／２）ｈ−１，５ｈとなり、（５
）式よりＷ箇１．５ということになる。144b both output "1". In addition, since the inverter circuit 145 outputs "1°," the AND circuit 14
The output of 6 becomes “1°,” and as a result, the shift calculation circuit 141
Sr1. Since "1" is input to both STIs, the shift arithmetic circuit 141 outputs "0" to all 86 to B1 based on the relationship shown in FIG. Therefore, since the addition/subtraction circuit 140 performs addition of h and 0, WB2−“0”WB
When I- is "0", the output S of the consequent membership function definition circuit 130 becomes h, and the AND circuit 142 outputs "0", so the addition/subtraction circuit 140 operates as an adder. do. On the other hand, the NOR circuit 143
In order to output “0”, the OR circuit 14
4a and 144b are WB2. Outputs the WBI value as is. In order for the inverter circuit 145 to output "11", the AND circuit 146 outputs the output of the OR circuit 144b as is.
r1. WB2. The value of WBl is input as is. That is, WB2-“0” WBI-“1”
Therefore, 5T2-“0”, 5TI-“1゛, and the third
From the relationship shown in Figure 1, the shift calculation circuit 141 has inputs A6 to A1.
is shifted by one step on the LSB side and output to 86 to B1. In other words, h input to the shift calculation circuit 141 is (1/2
)h, and the addition/subtraction circuit 140 outputs h and (1/
2) Since h is added, WB2-“0” WB
When I-11, consequent membership function definition circuit 13
The output S of 0 is h+(1/2)h-1,5h, which is (5
) According to the formula, W is 1.5.

ＷＢ２−“１”、ＷＢＩ−”０”の時は、ＷＢ２−“Ｑ
”、ＷＢＩ−１”の時と同様にアンド回路１４２は“０
°を出力するため、加減算回路１４０は加ｎ器として動
作し、またオア回路１４４ａ１アンド回路１４６はそれ
ぞれＷＢ２゜ＷＢＩの値をそのまま出力する。すなわち
ＷＢ２−”１’　　ＷＢＩ−“０°であるから５Ｔ２−
“１”　５ＴＩ−“０”となり、第３１図の関係よりシ
フト演算回路１４１は入力Ａ６〜Ａ１をＬＳＢ側へ２段
シフトし８６〜Ｂ１へ出力する。When WB2-“1”, WBI-“0”, WB2-“Q”
”, WBI-1”, the AND circuit 142 outputs “0”.
In order to output .degree., the addition/subtraction circuit 140 operates as an adder, and the OR circuit 144a1 and the AND circuit 146 each output the value of WB2.degree.WBI as is. That is, WB2-"1'WBI-"Since it is 0°, 5T2-
"1" 5TI - "0", and based on the relationship shown in FIG. 31, the shift calculation circuit 141 shifts the inputs A6 to A1 by two stages to the LSB side and outputs them to 86 to B1.

つまり、シフト演算回路１４１へ入力されたｈは（１／
４）ｈとして出力され、加減算回路１４０ではｈと（１
／４）ｈの加算が行われるため、ＷＩ３２−　”１″、
ＷＢＩ−“Ｏ”の時には後件部メンバシップ関数定義回
路１３０の出力Ｓはｈ＋（１／４）ｈ−１，２５ｈとな
り、（５）式よりＷ−１，２５ということになる。In other words, h input to the shift calculation circuit 141 is (1/
4) h, and the addition/subtraction circuit 140 outputs h and (1
/4) Since h is added, WI32- “1”,
When WBI-"O", the output S of the consequent membership function definition circuit 130 becomes h+(1/4)h-1,25h, which means W-1,25 from equation (5).

ＷＢ２−“ｌ”　　ＷＢＩ−“１２の時は、アンド回路
１４２は“１“を出力するため加減算回路１４０は減算
器として動作する。一方、ノア回路１４３は“０°を出
力するためにそれを受けてオア回路１４４ａ、１４４ｂ
はそれぞれＷＢ２゜ＷＢＩの値をそのまま出力する。ま
た、インバータ回路１４５は“０”を出力するため、ア
ンド回路１４６は′″０″を出力する。よって、シフト
演算回路１４１のＳＴ２にはＷＢ２の値“１″が入力さ
れるが、ＳＴ１にはアンド回路１４６により“０″が入
力される。従って、５Ｔ２−“１”５ＴＩ−“０°であ
るから、第３１図の関係よりシフト演算回路１４１は入
力Ａ６〜Ａ１をＬＳＢ側へ２段シフトし８６〜Ｂ１へ出
力する。つまり、シフト演算回路１４１へ入力されたｈ
は１／４ｈとして出力され、加減算回路１４０ではｈか
ら（１／４）ｈが減算されるため、ＷＢ２−−１″ＷＢ
Ｉ−”］”の時には後件部メンバシップ関数定義回路１
３０の出力Ｓはｈ−（１／４）ｈ−０，７５ｈとなり、
（５）式よりＷ−０，７５ということになる。When WB2-“l” WBI-“12”, the AND circuit 142 outputs “1”, so the addition/subtraction circuit 140 operates as a subtracter. On the other hand, the NOR circuit 143 operates as a subtracter to output “0°”. OR circuits 144a, 144b
outputs the value of WB2°WBI as is. Furthermore, since the inverter circuit 145 outputs "0", the AND circuit 146 outputs ``0''. Therefore, the value "1" of WB2 is input to ST2 of the shift calculation circuit 141, but "0" is input to ST1 by the AND circuit 146. Therefore, since 5T2-"1" and 5TI-"0°, based on the relationship shown in FIG. h input to circuit 141
is output as 1/4h, and the addition/subtraction circuit 140 subtracts (1/4)h from h, so WB2−-1″WB
When I-”]”, consequent membership function definition circuit 1
The output S of 30 is h-(1/4)h-0,75h,
From equation (5), it becomes W-0.75.

なお、第２８図かられかるように後件部メンバシップ関
数定義回路１３０の出力Ｓは５ビツトのバイナリコード
であるが、以後の重心演算回路などの説明を簡単にする
ために、Ｗは１．０のみの設定とし、出力Ｓは４ビツト
のバイナリコードとして扱うことにする。ここで、Ｗ−
１，０に限定した専用ファジィ回路の場合は、後件部メ
ンバシップ関数定義回路１３０は必要ない。As shown in FIG. 28, the output S of the consequent membership function definition circuit 130 is a 5-bit binary code, but in order to simplify the explanation of the center of gravity calculation circuit, etc., W is 1. It is assumed that only .0 is set, and the output S is treated as a 4-bit binary code. Here, W-
In the case of a dedicated fuzzy circuit limited to 1, 0, the consequent membership function definition circuit 130 is not necessary.

次に、メンバシップ関数合成回路９４０を説明する。第
３３図にディジタル論理回路で構成したメンバシップ関
数合成回路１３１のブロック図を示す。関数合成回路１
３１は各ルール毎の後件部メンバシップ関数定義回路１
３０ａ、１３０ｂ。Next, membership function synthesis circuit 940 will be explained. FIG. 33 shows a block diagram of a membership function synthesis circuit 131 composed of digital logic circuits. Function synthesis circuit 1
31 is a consequent membership function definition circuit 1 for each rule.
30a, 130b.

・・・に接続されるデータセレクト回路１３２ａ。A data selection circuit 132a connected to...

１３２ｂ、・・・と、各データセレクト回路１３２ｇ。132b, . . . and each data select circuit 132g.

１３２ｂ、・・・の出力に接続される最大ＩＪ（ＭＡＸ
）演算回路１３３ａ、１３３ｂ、１３３ｃ。The maximum IJ (MAX
) Arithmetic circuits 133a, 133b, 133c.

１３３ｄ、１３３ｅ、１３３ｆ、１３３ｇから成る。It consists of 133d, 133e, 133f, and 133g.

第３４図にデータセレクト回路１３３ａ。FIG. 34 shows a data select circuit 133a.

１３３ｂ、・・・の−例を示す。後件部メンバシップ関
数定義回路１３０から供給された面積データＳｉはアド
レスデコーダ１７０の出力により制御される。アンド回
路を介して出力端子Ｓｏｌ〜Ｓｏ７のいずれか１つから
出力される。アドレスデコーダ１７０は標堕ロジックｌ
　Ｃ７４ＨＣ２３７等からなり、その人出力関係を第３
５図に示す。第３５図で、Ｘは“０″″１″のいずれで
もよいことを表わし、「蚕出力を保持ＪはＬＥ（ラッチ
イネーブル）が“０°の時のアドレス状態による。すな
わち、アドレスデコーダ１７０は３ビツトのアドレス入
力ＡＯ〜Ａ２に対して出力ＹＯ〜Ｙ７のいずれか１つが
“１”となり、残りの７つの出力はすべて０”となるよ
うに定義されている。例えば、アドレス入力が“０００
”であったとすると、アドレスデコーダ１７０は出力Ｙ
Ｏに“１″を出力し、他の出力Ｙ１〜Ｙ７には“０”を
出力するため、入力Ｓｔに供給された４ビツトのバイナ
リコードは出力ＳＯ７から出力され、他の出力ＳＯＩ〜
ＳＯ６はすべてｏｏｏｏ°を出力する。このようにアド
レスデコーダ１７０は３ビツトのアドレス入力により、
入力Ｓｉを出力８０１〜ＳＯ７のいずれかに出力する。An example of 133b, . . . The area data Si supplied from the consequent membership function definition circuit 130 is controlled by the output of the address decoder 170. It is output from any one of the output terminals Sol to So7 via an AND circuit. The address decoder 170 is a drop-down logic l.
C74HC237, etc., and the output relationship is the third
It is shown in Figure 5. In FIG. 35, X represents either "0" or "1", and "Hold silkworm output J" depends on the address state when LE (latch enable) is "0°." That is, the address decoder 170 is defined so that, in response to 3-bit address inputs AO to A2, one of the outputs YO to Y7 becomes "1" and the remaining seven outputs become all 0. For example, , the address input is “000”
”, the address decoder 170 outputs Y
Since "1" is output to O and "0" is output to other outputs Y1 to Y7, the 4-bit binary code supplied to input St is output from output SO7 and is output from other outputs SOI to Y7.
All SO6 outputs oooo°. In this way, the address decoder 170 receives the 3-bit address input.
The input Si is output to any of the outputs 801 to SO7.

第３３図に示すように、データセレクト回路１３２ａ、
１３２ｂ、・・・から出力された面積データは後件部メ
ンバーシップ関数の各アドレス（ＰＢ、ＰＭ、ＰＳ、２
０．ＮＳ、ＮＭ、ＮＢ）毎に最大値演算回路１３３ａ〜
１３３ｇに入力される。最大値演算回路１３３では複数
のファジィ・ルールからの出力のうち最大値をえらんで
ファジィ推論結果を出力する。ここで、専用ファジィ回
路の場合、後件部メンバシップ関数定義回路１３０の出
力ＳはＳｏｌ〜ＳＯ７のいづれに接続されるかは決定し
ているのでこのデータセレクト回路１３２は必要ない。As shown in FIG. 33, a data select circuit 132a,
The area data output from 132b, ... are each address (PB, PM, PS, 2) of the consequent membership function.
0. Maximum value calculation circuit 133a~ for each of NS, NM, NB)
133g. The maximum value calculation circuit 133 selects the maximum value among the outputs from a plurality of fuzzy rules and outputs the fuzzy inference result. Here, in the case of a dedicated fuzzy circuit, the data selection circuit 132 is not necessary because it has already been determined which of Sol to SO7 the output S of the consequent part membership function definition circuit 130 is connected to.

すなわち、ファジィ・ルール毎の後件部メンバシップ関
数定、義回路１３０の出力Ｓを直接ＰＢ−ＮＢのいづれ
かの最大値演算回路１３３ａ〜１３３ｇに接続すれば良
い。That is, the output S of the consequent membership function definition circuit 130 for each fuzzy rule may be directly connected to any of the maximum value calculation circuits 133a to 133g of PB-NB.

次に、最大値演算回路１３３について説明する。Next, the maximum value calculation circuit 133 will be explained.

ファジィ論理における最大値演算は与えられた複数のメ
ンバーシップ値の最大値をとるものである。The maximum value operation in fuzzy logic is to take the maximum value of a plurality of given membership values.

最小値演算と同様に、扱う数値がバイナリコードである
ようなディジタル回路において最大値演算回路を実現す
るには、ディジタルコンパレータなどを利用する方法が
ある。しかし、ディジタルコンパレータは２個の数値を
扱う場合には比較的簡単な構成で実現できるが、３個以
上の数値を扱う場合には回路規模が大きくなり、余り良
いノｊ法とは言えない。以下に、最大値演算回路の例と
して、ディジタルコンパレータを利用したものと、ディ
ジタルコンパレータを利用しない別の考え方によるもの
について説明する。Similar to the minimum value calculation, there is a method of using a digital comparator or the like to implement a maximum value calculation circuit in a digital circuit where the numerical value handled is a binary code. However, although a digital comparator can be implemented with a relatively simple configuration when handling two numerical values, when handling three or more numerical values, the circuit scale becomes large, so it cannot be said to be a very good method. Below, as examples of maximum value calculation circuits, one using a digital comparator and one based on a different concept that does not use a digital comparator will be described.

先ず、第３６図にディジタルコンパレータを利用した最
大値演算回路の一例を示す。８０は４ビツトデイジタル
コンパレータ（高速Ｃ−ＭＯＳ標準ロジックＩ　Ｃ７４
ＨＣ８５に相当）で、その人出力関係は最小値演算回路
において説明した第２１図に示すものである。ディジタ
ルコンパレータ８０はカスケード入力（Ａ−Ｂ）Ｉｎが
常に“１”（“Ｉｆ　ｌ　ｇ　Ｉ＋“レベル）に設定さ
れているので、２個の４ビツトバイナリコード入力Ａ、
Ｂ７！ｌ（Ａ＃Ｂの場合にば、出力（Ａ−Ｂ）ｏｕｔは
“０１を出力し、Ａ−Ｂの場合には“１″を出力する。First, FIG. 36 shows an example of a maximum value calculation circuit using a digital comparator. 80 is a 4-bit digital comparator (high-speed C-MOS standard logic IC74
(equivalent to HC85), and its human output relationship is shown in FIG. 21, which was explained in connection with the minimum value calculation circuit. Since the cascade input (A-B) In of the digital comparator 80 is always set to "1"("If l g I+" level), two 4-bit binary code inputs A,
B7! l(In the case of A#B, the output (A-B) out outputs "01", and in the case of A-B, it outputs "1".

同様に、出力（Ａ＞Ｂ）ｏｕｔはＡ＞Ｂの時“１”を、
Ａ＜Ｂの時“０”を出力し、出力（Ａ＜Ｂ）ｏｕｔはＡ
くＢの時“１“を、Ａ＞Ｂの時“０″を出力する。Similarly, the output (A>B) out is “1” when A>B,
When A<B, outputs “0”, and output (A<B) out is A
Outputs “1” when A>B, and outputs “0” when A>B.

２個の４ビツトバイナリコードの入力Ａ、Ｂの大小関係
がＡ＜Ｂの場合には、ディジタルコンパレータ８０の出
力（Ａ＜Ｂ）ｏｕｔは“１”を出力するため、アンド回
路８３ａ、８３ｂ、８３ｃ。When the magnitude relationship between the two 4-bit binary code inputs A and B is A<B, the output (A<B)out of the digital comparator 80 outputs "1", so the AND circuits 83a, 83b, 83c.

８３ｄは４ビツトバイナリコードの入力Ｂの各ビットＢ
４．Ｂ３．Ｂ２．Ｂｌの“１′または“０”をそのまま
出力する。このとき、出力（Ａ＞Ｂ）ｏｕＬ及び（Ａ−
Ｂ）ｏｕＬは、ともに０°を出力するため、オア回路８
１は“０″を出力し、アンド回路８２ａ、８２ｂ、８２
ｃ、８２ｄは全て０ｍを出力するため、オア回路８４ａ
、８４ｂ。83d is each bit B of input B of the 4-bit binary code
4. B3. B2. "1' or "0" of Bl is output as is. At this time, the outputs (A>B)ouL and (A-
B) ouL both output 0°, so the OR circuit 8
1 outputs "0", AND circuits 82a, 82b, 82
Since c and 82d all output 0m, the OR circuit 84a
, 84b.

８４ｃ、８４ｄはアンド回路８３ａ　〜８３ｄの出力、
すなわち入力Ｂを出力する。84c and 84d are outputs of AND circuits 83a to 83d;
That is, input B is output.

一方、２個の入力Ａ、Ｂの大小関係がＡ≧Ｂ（Ａ　＞　
Ｂ、またはＡ−Ｂ）の場合には出力（Ａ＞Ｂ）ｏｕｔは
′″０”を出力するため、アンド回路８３ａ〜８３ｄは
全て“０”を出力する。また、この場合、出力端子（Ａ
−Ｂ）ｏｕｔ及び（Ａ＞Ｂ）ｏｔｔはどちらか一方が必
ず“１”を出力するので、オア回路８１の出力は“１°
となり、アンド回路８２ａ　〜８２ｄは、入力Ａの各ビ
ットＡ４．Ａ３゜Ａ２．Ａｌのａ１＃または°０”・を
そのまま出力するため、オア回路８４ａ〜８４ｄは入力
Ａを出力する。Ａ−Ｂの場合にはＡとＢのどちらを選ん
でも問題ないが、ここではＡを最大値演算の出力として
いる。On the other hand, the magnitude relationship between the two inputs A and B is A≧B (A >
B or AB), the output (A>B)out outputs ``0'', so the AND circuits 83a to 83d all output ``0''. In addition, in this case, the output terminal (A
- Since either one of B) out and (A>B) ott always outputs “1”, the output of the OR circuit 81 is “1°”.
The AND circuits 82a to 82d input each bit A4 . A3゜A2. In order to output the a1# or °0" of Al as is, the OR circuits 84a to 84d output the input A. In the case of A-B, there is no problem in selecting either A or B, but here A is selected. This is the output of the maximum value calculation.

このように、第３６図の最大値演算回路は２個の４ビツ
トバイナリコード入力Ａ、Ｂに対し最大値演算を行って
いることになる。入力が３個以上の場合には、入力の数
をＮとすると１Ｎｘ（Ｎ−１）ｌ　／２個のディジタル
コンパレータと、アンド回路及びオア回路を組合せれば
最大値演算回路が実現できる。In this way, the maximum value calculation circuit shown in FIG. 36 performs maximum value calculation on two 4-bit binary code inputs A and B. When there are three or more inputs, a maximum value calculation circuit can be realized by combining 1Nx(N-1)l/2 digital comparators, where the number of inputs is N, with an AND circuit and an OR circuit.

次に、ディジタルコンパレータを使用しない４ビツトバ
イナリコードの最大値演算回路の一例を第３７図に示す
。図中の１０４ａ、１０４ｂ。Next, FIG. 37 shows an example of a maximum value calculation circuit for a 4-bit binary code that does not use a digital comparator. 104a and 104b in the figure.

１０４ｃ、１０４ｄ、１０９ｇ、１０９ｂ。104c, 104d, 109g, 109b.

１０９ｃ、１０９ｄ、１１４ａ、１１４ｂ。109c, 109d, 114a, 114b.

１１４ｃ、１１４ｄは、オーブンドレイン出力（バイポ
ーラｔＣの場合オーブンコレクタ出力）のインバーテイ
ング・バッファ回路である。オーブンドレイン出力のイ
ンバーテイング・バッファ回路の一例を第３８図に示す
。オーブンコレクタ出力のインバーテイング・バッファ
回路の一例ヲ第３９図に示す。第３８図のＣ３（チップ
セレクト）入力を“０“にすることにより、最大値演算
回路が動作停止中にプルアップ抵抗１１５ａ。114c and 114d are inverting buffer circuits for oven drain output (oven collector output in the case of bipolar tC). FIG. 38 shows an example of an inverting buffer circuit for oven drain output. An example of an inverting buffer circuit for oven collector output is shown in FIG. By setting the C3 (chip select) input in FIG. 38 to "0", the pull-up resistor 115a is activated while the maximum value calculation circuit is stopped operating.

１１５ｂ、１１５ｃ、１１５ｄを通してインバーテイン
グ・バッファ回路１０４ａ〜１０４ｄ。Inverting buffer circuits 104a-104d through 115b, 115c, and 115d.

１０９ａ　〜１０９ｄ、１１４ａ　〜１１４ｄへ流入す
る電流をカットし、回路の動作停止中の消費電力を減少
させている。これらのＣＳ信号をすべて結合すれば回路
をＩＣ化した場合に、Ｃ８はそのＩＣの動作スタンバイ
信号とすることができる。The current flowing into the circuits 109a to 109d and 114a to 114d is cut to reduce power consumption when the circuit is not operating. By combining all of these CS signals, when the circuit is integrated into an IC, C8 can be used as an operation standby signal for the IC.

第３７図において、比較演算回路１００゜１０５．１１
０は信号ラインＷＯＩ〜ＷＯ４によリワイア〜ド・オア
接続されており、信号ラインＷＯＩ〜ＷＯ４のレベルを
インバーテイングφバッファ回路１１６ｄ、１１６ｃ、
１１６ｂ。In FIG. 37, the comparison calculation circuit 100°105.11
0 is rewired-OR connected to the signal lines WOI to WO4, and inverts the levels of the signal lines WOI to WO4.
116b.

１１６ａで反転出力したものが最大値演算の出力となっ
ている。信号ラインＷＯ１〜ＷＯ４はプルアップ抵抗１
１５ａ〜１１５ｄによりそれぞれの“旧ｇｈ＃　レベル
が決められている。The inverted output at 116a is the output of the maximum value calculation. Signal lines WO1 to WO4 are pull-up resistors 1
Each "old gh# level" is determined by 15a to 115d.

この最大値演算回路は睨数の４ビツトバイナリコード入
力に対し、それらの最上位ビット（ＭＳＢ）からビット
ごとに逐次、大小比較を行い、最大値演算を行っていく
。今、３個の４ビツトバイナリコード入力Ａ、Ｂ、Ｃに
それぞれ“０１１０“　（−６）　、“１０１０”（−
１０）、’１００１’　　（−９）を入力した場合の動
作について、第４０図を参照して説明する。This maximum value calculation circuit sequentially compares the magnitude of each bit of the 4-bit binary code input starting from the most significant bit (MSB) and calculates the maximum value. Now, “0110” (-6) and “1010” (-
10), the operation when inputting '1001' (-9) will be explained with reference to FIG.

先ず、最上位ビットの大小比較は、Ａ４−“０”Ｂ４−
“１”　Ｃ４−“１“であるからＡ４＜８４−０４とい
う大小関係となり、この段階でＡくＢかつＡｒｃ、すな
わちＡ、Ｂ、ＣのうちでＡが最小ということが明らかで
あるので、下位３ビツトについてはＢ、Ｃについてのみ
比較を行えば良いことがわかる。ここで、インバーテイ
ング・バッファ回路１０４ａはＡ４−“０°であるから
、その出力は“オーブン”すなわち高インピーダンス状
態となる。一方、Ｂ４−Ｃ４−“１０であるから、イン
バーテイング・バッファ回路１０９ａ。First, the most significant bit is compared with A4-“0”B4-
Since "1" C4 - "1", the magnitude relationship is A4 < 84-04, and at this stage it is clear that A is B and Arc, that is, A is the smallest among A, B, and C. It can be seen that it is sufficient to compare only B and C for the lower three bits. Here, since the inverting buffer circuit 104a is A4-"0°, its output is in an "oven", that is, high impedance state. On the other hand, since the inverting buffer circuit 104a is B4-C4-"10, the inverting buffer circuit 109a .

１１４ａの出力はショート（“！、ｏｖ　　レベル）と
なる。インバーテイング・バッファ回路１０４　ａ。The output of the inverting buffer circuit 104a becomes short (“!, ov level).

１０９ａ、１１４ａの出力側は信号ラインＷＯ４によっ
てワイアード・オア接続されてるいため、ＷＯ４は“Ｌ
ｏｗ　　レベル（−“０”）となる。最大値演算回路と
しての出力Ｄ４はインバーテイング・、バッファ回路１
１６ａによりＷＯ４が反転されるので、Ｄ４−“１”と
なる。比較演算回路１００のオア回路１０１ａはＡ４−
　”０’ＷＯ４−００＃のため、その出力は“０°とな
る。Since the output sides of 109a and 114a are wired-OR connected by signal line WO4, WO4 is “L”.
ow level (-“0”). The output D4 as a maximum value calculation circuit is an inverting/buffer circuit 1.
Since WO4 is inverted by 16a, it becomes D4-“1”. The OR circuit 101a of the comparison arithmetic circuit 100 is A4-
Since it is "0'WO4-00#, its output is "0°.

それを受けてアンド回路１０３ａ、１０２ａ。In response to this, AND circuits 103a and 102a.

１０２ｂの出力も“０″となり、さらにアンド回路］０
３ｂ、１０３ｃの出力も“０“となるため、インバーテ
イング・バッファ回路１０４　ｂ。The output of 102b also becomes “0”, and the AND circuit]0
Since the outputs of 3b and 103c also become "0", the inverting buffer circuit 104b.

１０４ｃ、１０４ｄの出力は、入力Ａ３．Ａ２゜Ａ１の
値にかかかわらず高インピーダンス状態となる。このこ
とは入力Ａの下位３ビツトＡ３゜Ａ２．ＡＩは最大値演
算出力の下位３ビツトＤ３゜Ｄ２．ＤＩに何ら影響を与
えないと考えることができるので、入力の下位３ビツト
については、前線したようにＢとＣについて大小比較を
行う。The outputs of 104c and 104d are input to A3. A2° A high impedance state occurs regardless of the value of A1. This means that the lower three bits of input A, A3°A2. AI is the lower 3 bits of the maximum value calculation output D3°D2. Since it can be considered that there is no influence on DI, the magnitudes of B and C are compared as shown in the front for the lower three bits of the input.

比較演算回路１０５のオア回路１０６ａは前述したよう
に８４−“１”　、ＷＯ４−“０”のため、その出力は
“１“である。このため、アンド回路１０８ａはＢ３の
値をそのままインバーテイング・バッファ回路１０９ｂ
の入力へ出力する。同様にＣ４−”１”、ＷＯ４−“０
”であるから、比較演算回路１１０のアンド回路１１３
ａもＣ３の値をそのまま出力する。ここで、第４０図に
示すように８３の値は“０”であり、一方Ｃ３の値も“
０“　（すなわちＢ５−Ｃ３）であるため、インバーテ
イング・バッファ回路１０９ｂ、１１４ｂの出力はとも
に高インピーダンス状態となる。前述したようにインバ
ーテイング・バッファ回路１０４ｂの出力も高インピー
ダンス状態であるから、ＷＯ３はプルアップ抵抗１１５
Ｃにより“ｌｌｉｇｈ”レベル（−１”）となり、出力
Ｄ３はインバーテイング・バッファ回路１１６ｂにより
反転されて、Ｂ３−０”となる。Since the OR circuit 106a of the comparison arithmetic circuit 105 has 84-"1" and WO4-"0" as described above, its output is "1". Therefore, the AND circuit 108a directly converts the value of B3 to the inverting buffer circuit 109b.
output to the input of Similarly, C4-“1”, WO4-“0”
”, the AND circuit 113 of the comparison calculation circuit 110
a also outputs the value of C3 as is. Here, as shown in FIG. 40, the value of 83 is "0", and on the other hand, the value of C3 is also "
0'' (that is, B5-C3), the outputs of the inverting buffer circuits 109b and 114b are both in a high impedance state.As mentioned above, the output of the inverting buffer circuit 104b is also in a high impedance state. WO3 is pull-up resistor 115
The output D3 is inverted by the inverting buffer circuit 116b and becomes B3-0''.

比較演算回路１０５のオア回路１０６ｂは、前述したよ
うに８３−“０”、ＷＯ３−“１°のため、その出力は
”１°である。また、前述したようにオア回路１０６ａ
の出力も“１°であるから、ア°ンド回路１０７ａの出
力は“１”となるため、アンド回路１０８ｂはＢ２の値
をそのまま出力する。同様にＣ３−０”、ＷＯ３−”１
°であるから、比較演算回路１１０のアンド回路１１３
ｂもＣ２の値をそのまま出力する。ここで、Ｂ２の値は
“１”であり、一方Ｃ２の値は“０”であるため、この
段階でＣＡＢが明らかになる（第４０図参照）。Ｂ２−
“１“のため、比較演算回路１０５のインバーテイング
・バッファ回路１０９Ｃの出力はシジート（−“０″）
で、−／ｊ０２〜“Ｏｏのため、比較演算回路１１０の
インバーテイング・バッファ回路１１４Ｃの出力は高イ
ンピーダンス状態となる。また、前述したように比較演
算回路１００のインバーテイング・バッファ回路１０４
Ｃの出力も高インピーダンス状態であるから、ＷＯ２は
ワイアード・オア接続により０”となり、最大値演算回
路としての出力Ｄ２はインバーテイング・バッファ回路
１１６Ｃにより反転され、Ｂ２−“１“となる。よって
、Ｃ２−“θ″、Ｗ０２ｇ　’０’のため、オアＵ路１
１１ｃの出力は”０”となり、それを受けてアンド回路
１１２ｂの出力は°０”となり、さらにアンド回路１１
３ｃの出力も“０”となるため、インバーテイング・バ
ッファ回路１１４ｄの出力は高インピーダンス状態とな
る。一方、Ｂ２−　”１”、ＷＯ２−“０“のため、オ
ア回路１０６ｃの出力は“１″となる。また、前述した
ようにアンド回路１０７ａの出力は“１′のため、アン
ド回路１０７ｂの出力は“１”となり、アンド回路１０
８ｃはＢ１の値をそのまま出力する。Since the OR circuit 106b of the comparison arithmetic circuit 105 has 83-"0" and WO3-"1" as described above, its output is "1". Furthermore, as described above, the OR circuit 106a
Since the output of the AND circuit 107a is also "1", the AND circuit 108b outputs the value of B2 as it is.Similarly, C3-0", WO3-"1
°, therefore, the AND circuit 113 of the comparison calculation circuit 110
b also outputs the value of C2 as is. Here, since the value of B2 is "1" and the value of C2 is "0", CAB becomes clear at this stage (see FIG. 40). B2-
Because it is “1”, the output of the inverting buffer circuit 109C of the comparison arithmetic circuit 105 is syjito (-“0”).
Therefore, the output of the inverting buffer circuit 114C of the comparison operation circuit 110 becomes a high impedance state.
Since the output of C is also in a high impedance state, WO2 becomes 0" due to the wired-OR connection, and the output D2 as the maximum value calculation circuit is inverted by the inverting buffer circuit 116C and becomes B2 - "1". Therefore, , C2-“θ”, W02g '0', so or U road 1
The output of the AND circuit 11c becomes "0", and in response, the output of the AND circuit 112b becomes "0", and then the AND circuit 11
Since the output of the inverting buffer circuit 114d also becomes "0", the output of the inverting buffer circuit 114d becomes a high impedance state. On the other hand, since B2- is "1" and WO2- is "0", the output of the OR circuit 106c is "1". Further, as described above, since the output of the AND circuit 107a is "1", the output of the AND circuit 107b is "1", and the output of the AND circuit 107a is "1".
8c outputs the value of B1 as is.

さらに、前述したようにすでにインバーテイング・バッ
ファ回路１０４ｄの出力は高インピーダンス状態である
ので、結局ＷＯＩはＡ１．Ｃ１にがかわらずＢ１の反転
した値と等しいことになる。Furthermore, as mentioned above, since the output of the inverting buffer circuit 104d is already in a high impedance state, the WOI is A1. Regardless of C1, it is equal to the inverted value of B1.

すなわち、Ｂ１−“０“であるからインバーテイング・
バッファ回路１０９ｄによりＷＯＩ−“１”となり、最
大値演算回路としての出力Ｄ１はインバーテイング・バ
ッファ回路１１６ｄにより反転しＤｌ−“０“となる。In other words, since B1-“0”, inverting
The buffer circuit 109d sets WOI to "1", and the output D1 as the maximum value calculation circuit is inverted by the inverting buffer circuit 116d to become Dl-"0".

このように第４０図に示すように、Ｂ４−”１’　　　
　Ｂ３−　　“０”　　　　Ｂ２−　　“１”　　　　
Ｄｌ−°０”となり、第３７図の最大値演算回路の出力
としては、“１０１０”　（−１０）が得られる。In this way, as shown in FIG. 40, B4-"1'
B3- “0” B2- “1”
Dl-°0", and the output of the maximum value calculation circuit in FIG. 37 is "1010" (-10).

これは３個の入力Ａ−″０１１０”　（−６）。This has three inputs A-"0110" (-6).

Ｂ−”１０１０’　　（−１０）、Ｃ−”１００１’（
−９）のうちの最大値であり、第３７図の回路は３個の
４ビツトバイナリコードの入力Ａ、Ｂ。B-"1010' (-10), C-"1001'(
-9), and the circuit of FIG. 37 has three 4-bit binary code inputs A and B.

Ｃに対して最大値演算を行ったことになる。なお、４ビ
ツトバイナリコードの入力を４個以上にする場合には、
その入力数に応じて比較演算回路１００．１０５，１１
０　（第３７図からもわかる様に同一回路である）をワ
イアード・オア接続して増設すれば良い。また、比較演
算回路１００゜１０５．１１０はＬＳＢ側に回路を追加
すれば５ビット以上のビット数にも対応できる。This means that a maximum value calculation has been performed on C. In addition, when inputting four or more 4-bit binary codes,
Comparison calculation circuit 100, 105, 11 according to the number of inputs.
0 (as can be seen from Fig. 37, they are the same circuit) can be added by wired-OR connection. Furthermore, the comparison arithmetic circuit 100°105.110 can support a number of bits of 5 or more by adding a circuit on the LSB side.

次に、重心演算回路９５０を説明する。重心演算とは、
メンバシップ関数合成回路で求められたファジィ推論結
果を非ファジィ値化（ファジィ推論結果の重心を求める
）することであり、これによりファジィコントローラと
しての出力値（確定値）が求められる。Next, the center of gravity calculation circuit 950 will be explained. What is centroid calculation?
The fuzzy inference result obtained by the membership function synthesis circuit is converted into a non-fuzzy value (determining the center of gravity of the fuzzy inference result), thereby obtaining the output value (determined value) of the fuzzy controller.

ファジィ推論結果は、第４１図に示すようにＮＢからＰ
Ｂの位置が０〜６のアドレスに割り当てられている。フ
ァジィ推論結果の形状は三角形であり、各三角形の重心
位置はそれぞれ０〜６で示されたアドレス値そのもので
表わされる。The fuzzy inference results are as shown in Figure 41, from NB to P.
The location of B is assigned to addresses 0-6. The shape of the fuzzy inference result is a triangle, and the center of gravity of each triangle is represented by the address value itself, which is indicated by 0 to 6.

一般に、物体を重心の位置が既知であるいくつかの部分
に分けた場合、その物***置は分けられた各部分の質量
がその重心に集中している質点系の重心位置として求め
ることができる。従って、ＮＢ、ＮＭ、ＮＳ、Ｚ、ＰＳ
、ＰＭ、ＰＢの各三角形の面積をＳＮＢ、　　ＳＮＭ、
　　ＳＮＳ、　　ＳＺ　、　　ＳＰＳ。Generally, when an object is divided into several parts whose center of gravity is known, the position of the object can be determined as the position of the center of gravity of a system of mass points where the mass of each divided part is concentrated at the center of gravity. Therefore, NB, NM, NS, Z, PS
The area of each triangle of , PM, PB is SNB, SNM,
SNS, SZ, SPS.

ＳＰＭ、ＳＰＢとし、アドレス０〜６をそれぞれ質点（
三角形の重心位置）までの距離とすると、第４１図に示
すファジィ推論結果の重心は第４２図のように置きかえ
て求めることができる。Let SPM and SPB be the mass points (
The center of gravity of the fuzzy inference result shown in FIG. 41 can be obtained by replacing it as shown in FIG. 42.

そこで、アドレスＯを中心として重心位置ＧＡを求める
と、次の式で表わすことができる。Therefore, if the center of gravity position GA is determined with address O as the center, it can be expressed by the following equation.

ＧＡ　　−（ＳＮＭ＋２ＳＮＳ＋３ＳＺ　　＋４３ＰＳ
＋　５　Ｓ　ＰＭ＋　６　　Ｓ　ＰＢ）＋　　（ＳＮＩ
ｌ＋　ＳＮＭ＋　ＳＮＳ＋　ＳＺ　　＋　ＳＰＳ＋　Ｓ
　ＰＭ＋　Ｓ　ＰＢ）　　　　　　　　・・・　（６）
ここで、ＳＳ　−ＳＮＭ＋ＳＮＳ＋ＳＺ　＋ＳＰＳ＋　
Ｓ　ＰＭ＋　Ｓ　ＰＢ　　　　　　・・・　（７）とす
ると、（６）式は次のように変形できる。GA-(SNM+2SNS+3SZ+43PS
+ 5 S PM+ 6 S PB)+ (SNI
l+ SNM+ SNS+ SZ + SPS+ S
PM + S PB) ... (6)
Here, SS −SNM+SNS+SZ +SPS+
S PM+ S PB (7), then equation (6) can be transformed as follows.

ＧＡ　−（ＳＳ　＋ＳＮＳ＋２ＳＺ　＋３５ＰＳ＋　４
９　ＰＭ＋　５　Ｓ　ＰＢ）÷（ＳＮＢ＋５Ｓ）−１ｓ
Ｎｓ＋ｓＰｓ＋２　（Ｓｚ　＋５Ｐｓ）＋４　（ＳＰＭ
＋　５ＰＢ）　＋　ＳＰＢ＋　ＳＳ　ｌ＋（ＳＮＢ＋Ｓ
Ｓ）　　　　　　　・・・（８）このように（８）式に
よれば、重心演算回路は加算器と除算器で実現できる。GA -(SS +SNS+2SZ +35PS+ 4
9 PM+ 5 S PB)÷(SNB+5S)-1s
Ns+sPs+2 (Sz +5Ps)+4 (SPM
+ 5PB) + SPB+ SS l+(SNB+S
S) ... (8) Thus, according to equation (8), the center of gravity calculation circuit can be realized by an adder and a divider.

ココテ、分子ｔｓＮｓ＋ｓＰｓ＋２　（ＳＺ　＋５ＰＳ
）＋４　（ＳＰＭ＋５ＰＩ３）　＋ＳＰＢ＋ＳＳ　ｌを
Ｓｅｃとし、分母（ＳＮＢ＋ＳＳ）をＳｍＣとすると、
重心演算回路は第４３図のように構成される。Kokote, molecule tsNs+sPs+2 (SZ +5PS
)+4 (SPM+5PI3) +SPB+SS If l is Sec and the denominator (SNB+SS) is SmC,
The center of gravity calculation circuit is constructed as shown in FIG.

重心演算回路２００の演算回路２０１は（８）式の分母
ＳｍＣの値を求める回路である。すなわち、最大値演算
回路１３３ａ〜１３３ｇから出力された面積データ５Ｎ
Ｂ−ＳＰＢよりＳＳ及びＳｍＣ−８ＮＢ＋ＳＳを求める
。５ＮＢ−３ＰＢのデータ長をそれぞれ４ビツトとする
と、ＳｍＣ演算回路２０１は第４４図に示すように構成
される。ＳＳ。The arithmetic circuit 201 of the center of gravity arithmetic circuit 200 is a circuit that calculates the value of the denominator SmC in equation (8). That is, the area data 5N output from the maximum value calculation circuits 133a to 133g
Obtain SS and SmC-8NB+SS from B-SPB. Assuming that the data length of 5NB-3PB is 4 bits each, the SmC arithmetic circuit 201 is constructed as shown in FIG. SS.

ＳｍＣは入力データを各４ビツトとしているので７ビツ
トあれば良い。２１１〜２１６は４ビ・ｙトの全加算器
、２１７〜２２２は１ビツトの全加算器である。Since SmC uses 4 bits of input data each, 7 bits is sufficient. 211-216 are 4-bit full adders, and 217-222 are 1-bit full adders.

演算回路２０２は（８）式の分子Ｓａｃの値を求める回
路である。ＳＮＳ、　　ＳＺ　、　　ＳＰＳ、　ＳＰＭ
。The arithmetic circuit 202 is a circuit that calculates the value of the numerator Sac in equation (8). SNS, SZ, SPS, SPM
.

ＳＰＢ、ＳＳの６入力データより次のような演算を行な
う。The following calculation is performed using the 6 input data of SPB and SS.

Ｓ　ｃ　Ｃ−５ＮＳ＋ＳＰＳ＋２　（ＳＺ　＋５ＰＳ）
＋４　（ＳＰＭ＋５ＰＢ）　＋５ＰＩ３＋ＳＳ・・・（
９） ＳＭＳ−ＳＰＢのデータ長をそれぞれ４ビ・ノド。S c C-5NS+SPS+2 (SZ +5PS)
+4 (SPM+5PB) +5PI3+SS...(
9) Set the data length of SMS-SPB to 4 bits each.

ＳＳのデータ長を７ビツトとすると、ＳｃＣ演算回路２
０２は第４５図のように構成される。ここで、演算結果
のビット数は（８）式の分母より全ての入力値が４ビツ
ト最高値の１５としても１３Ｂ（Ｈ）であるので９ビツ
トあれば良い。If the SS data length is 7 bits, the ScC calculation circuit 2
02 is configured as shown in FIG. Here, the number of bits of the operation result is 13B(H) even if all the input values are 4 bits and the highest value is 15 from the denominator of equation (8), so 9 bits is sufficient.

２３０〜２３９は４ビツトの全加算器、２４０は１ビツ
トの全加算器である。全加算Ｗ２３０が（９）式のＳ　
Ｎ８＋　Ｓ　ＰＳを、全加算器２３１が（９）式のＳｚ
十ＳＰＳを、全加算Ｗ２３２が（９）式のＳＰＭ＋　Ｓ
　ＰＨを、全加算器２３３．２３４が（９）式のｓ　ｐ
ｎ＋　ｓ　ｓをそれぞれ演算している。全加算器２３４
のキャリ出力ＣＯは加算結果が８ビツト以」二にはなら
ないので必要はない。230 to 239 are 4-bit full adders, and 240 is a 1-bit full adder. Full addition W230 is S in equation (9)
The full adder 231 converts N8+S PS into Sz of equation (9)
10 SPS, full addition W232 is SPM + S of equation (9)
The full adders 233 and 234 convert PH to s p in equation (9).
n+ss are calculated respectively. Full adder 234
The carry output CO is not necessary since the addition result will not be larger than 8 bits.

全加算器２３５．２４０は（１／２）（ＳＮ＋５Ｓ）　
＋　（ＳＰＭ＋５ＰＢ）を演算し、ｓｚ＋ｓｐｓの１ビ
ツト上に乗せているので、結果的には（ＳＺ　＋５ＰＳ
）　＋２　（ＳＰＭ、　＋５ＰＢ）を演算していること
になる。全加算２Ｈ２３６，２３７は（ＳＮＳ＋　５Ｐ
Ｓ）　＋　（ＳＰＢ＋　ＳＳ　）を演算する。全加算器
２３８．２３９は（１／２）［（ＳＮＳ＋５ＰＳ）　＋
　（ＳＰＢ十ＳＳ　’）　ｌに全加算器２３５゜２４０
の演算結果を加えているので、演算結果は（ＳＮＳ＋５
ＰＳ）　＋　（ＳＮＢ＋５Ｓ　’）　＋２１　（ＳＺ　
十５ＰＳ）　　＋２　　（ＳＰＭ＋５ＰＢ）ｌ　　−８
ＮＳ＋ＳＰＳ＋２（ＳＺ　　＋５ＰＳ）　　＋４　　（
ＳＰＭ＋５ＰＢ）　　＋ＳＰ［３＋ＳＣｊとなり、（９
）と一致する。Full adder 235.240 is (1/2) (SN+5S)
+ (SPM + 5PB) is calculated and placed on 1 bit of sz + sps, so the result is (SZ + 5PS
) +2 (SPM, +5PB). Full addition 2H236,237 is (SNS+5P
S) + (SPB+SS) is calculated. Full adder 238.239 is (1/2) [(SNS+5PS) +
(SPB ten SS') full adder 235°240 to l
Since the calculation result is added, the calculation result is (SNS+5
PS) + (SNB+5S') +21 (SZ
15PS) +2 (SPM+5PB)l -8
NS+SPS+2 (SZ +5PS) +4 (
SPM+5PB) +SP[3+SCj, (9
) matches.

全加算器２３９のキャリ出力Ｃｏも演算結果は９ビツト
以上にならないので必要はない。The carry output Co of the full adder 239 is also not necessary since the operation result will not exceed 9 bits.

演算回路２０１，２０２の出力ＳｍＣ，Ｓｅｃは除算回
路２０３に入力され、ＳｃＣ＋ＳｍＣが演算される。除
算回路２０３は減算を繰返すことにより除算を行なう。The outputs SmC and Sec of the calculation circuits 201 and 202 are input to the division circuit 203, and ScC+SmC is calculated. The division circuit 203 performs division by repeating subtraction.

すなわち、被除数から除数を上位ビットを合せて減算し
、結果が正の場合はその被除数のビット位置の答を１と
する。結果が負の場合はそのビットの答を０とする。ま
た、結果が正の場合は余りを次の演算に使用し、結果が
負の場合は被除数をそのまま次の演算に使用する。That is, the divisor and the upper bits are subtracted from the dividend, and if the result is positive, the answer of the bit position of the dividend is set to 1. If the result is negative, the answer for that bit is set to 0. Furthermore, if the result is positive, the remainder is used for the next calculation, and if the result is negative, the dividend is used as is for the next calculation.

第４９図を参照して、“１１０１１０”十“１０１“を
例にとって説明する。まず“１１０１１０″から°１０
１”を上位ビットを合せて減算する。ここでは、減算結
果“０１１”が正なので、答のビットを“１＃とじ、減
算結果をそのまま次の減算に与える。下位１ビツトは被
除数から受は取る。被除数の最下位ビット横の破線内の
０は小数以下まで割るためのものである。Referring to FIG. 49, explanation will be given by taking "110110" and "101" as an example. First, °10 from “110110”
1" is subtracted by combining the upper bits. Here, since the subtraction result "011" is positive, the bit of the answer is set as "1#" and the subtraction result is directly applied to the next subtraction. The lower 1 bit is taken from the dividend. The 0 in the broken line next to the least significant bit of the dividend is for dividing to the decimal point.

この場合、答は（１／２）までの精度が出せる。In this case, the answer can be accurate to (1/2).

同様に、減算結果“ｏｉｉ”から除数“１０１″を減算
する。この場合は結果が負なので答のビットは０となり
、先の減算結果“０１１”の下位２ビツト“１１”をそ
のまま減算結果に与える。Similarly, the divisor "101" is subtracted from the subtraction result "oii". In this case, since the result is negative, the bit of the answer becomes 0, and the lower two bits "11" of the previous subtraction result "011" are directly applied to the subtraction result.

以下同様に再下位ビットまで続けると、答は“１０１．
０”となる。小数部をもう少し精度を」−げたい場合は
、被除数″１１０１０．０”の下位ビット側に０を加え
て左シフトしてから演算すれば良い。０を１つ加えるご
とに、１／２．１／４．１／８と１／２ｎの精度まで演
算できる。If we continue in the same way up to the lower bits, the answer is "101.
If you want to increase the precision of the decimal part a little more, you can add 0 to the lower bit side of the dividend "11010.0" and shift it to the left before performing the calculation. Each time one 0 is added, calculations can be made to a precision of 1/2.1/4.1/8 and 1/2n.

この方式によって構成した除算回路のブロック図を第４
６図に示す。上述の各減算は減算マルチプレクサ回路２
８０〜２８うにより行われる。第４７図は被減数ＳｍＣ
を７ビツト、減数Ｓｅｃを７ビツト、答りを１ビツト（
減算できた場合は１）、余り又は被減数ＳｍＣを６ビツ
トとした減算マルチプレクサ回路２８０〜２８５の詳細
を示す。４ビツトの全加算器２５０，２５１はＳｍＣ＋
ＳｃＣ＋１−ＳｍＣ−３ｅｃの演算を行なう。The block diagram of the division circuit configured using this method is shown in the fourth section.
It is shown in Figure 6. Each of the above subtractions is performed by the subtraction multiplexer circuit 2.
It is carried out by 80-28 urns. Figure 47 shows the minuend SmC
is 7 bits, the subtrahend Sec is 7 bits, and the answer is 1 bit (
If the subtraction is successful, 1) details of the subtraction multiplexer circuits 280 to 285 are shown in which the remainder or minuend SmC is 6 bits. The 4-bit full adders 250 and 251 are SmC+
The calculation ScC+1-SmC-3ec is performed.

答が１Ｆ、叉はＯの場合は、全加算器２５０のキャリ出
力Ｃｏに１が出力される。答が負の場合は０である。す
なわち、これが除算回路２０３の答ビットＤとなる。し
たがって、全加算器２５０のキャリ出力Ｃｏが１の場合
は減算結果を、全加算器２５０のキャリ出力ＣＯがＯの
場合は被減数Ｓ　ｍ　Ｃをインバータ２５２の信号を利
用してマルチプレクサすることにより、減算マルチプレ
クサ回路２８０〜２８５の出力結果であるＳｍＣが出力
される。If the answer is 1F or O, 1 is output to the carry output Co of the full adder 250. If the answer is negative, it is 0. That is, this becomes the answer bit D of the division circuit 203. Therefore, by multiplexing the subtraction result when the carry output Co of the full adder 250 is 1 and using the signal of the inverter 252 to multiplex the minuend S m C when the carry output CO of the full adder 250 is O, SmC, which is the output result of the subtraction multiplexer circuits 280-285, is output.

第４６図に示す除算回路２０３では、５ｒｎＣを３ビツ
ト左ヘシフトして（減算マルチプレクサ２８３〜２８５
の下位ビットを０とし）、第４８図（Ｃ）に示すように
ＰＢアドレスを４８として、除算結果ＧＡを求めている
。除ｐ、の分母、分子は（６）式の条件なので、結果は
必ず３ビツト（減算マルチプレクサ回路２８３〜２８５
なしで考えると）となる。したがって、減算マルチプレ
クサ回路２８０はＳｍＣとＳｃＣの最上位ビットを合せ
て、まず減算マルチプレクサ回路を通せば良い。In the division circuit 203 shown in FIG. 46, 5rnC is shifted to the left by 3 bits (subtraction multiplexers 283 to 285
(lower bit of 0), and the PB address is 48 as shown in FIG. 48(C), and the division result GA is obtained. Since the denominator and numerator of division p are the conditions of equation (6), the result is always 3 bits (subtraction multiplexer circuits 283 to 285).
). Therefore, the subtraction multiplexer circuit 280 may first combine the most significant bits of SmC and ScC and pass them through the subtraction multiplexer circuit.

第４３図の重心アドレス決定回路２０４を説明する。こ
れはアドレス分割データを指定することにより、ＧＡデ
ータ（ＮＢ−ＰＢアドレス）の値を第４８図（ａ）、（
ｂ）、（ｃ）のいづれかに設定するものである。ただし
、専用ファジィコントローラの場合は、ＧＡ出力より出
力線を選択（ＧＡ５〜ＧＡ２を使用する場合は第４８図
（ａ）に相当）すれば良いので、重心アドレス決定回路
２０４は必要ない。汎用ファジィコントローラとして使
用する場合は、このアドレス分割指定によりアドレス数
を指定して下位ビットを合せて出力する。The center of gravity address determination circuit 204 in FIG. 43 will be explained. By specifying address division data, the value of GA data (NB-PB address) can be changed as shown in Fig. 48 (a), (
It is set to either b) or (c). However, in the case of a dedicated fuzzy controller, it is sufficient to select an output line from the GA output (corresponding to FIG. 48(a) when using GA5 to GA2), so the center of gravity address determining circuit 204 is not necessary. When used as a general-purpose fuzzy controller, the number of addresses is designated by this address division designation, and the lower bits are combined and output.

重心アドレス決定回路２０４は第３０図のシフト演算回
路１４１をそのまま使用すれば良い。ＡがＧＡ大入力Ｓ
ＴＩ、Ｓｒ１がアドレス分割指定入力に相当する。Ｓｒ
１．ＳＴＩが“０，０”の場合は第４８図（ｃ）が選択
され、ＰＢアドレスが４８とされ、Ｓｒ１．ＳＴＩが“
０，１°の場合は第４８図（ｂ）が選択され、ＰＢアド
レスが２４とされ、ＳＴ２．ＳＴＩが“１．０”の場合
は第４８図（ａ）が選択され、ＰＢアドレスが１２とさ
れる。すなわち、各アドレスの間を２分割したい場合は
アドレス分割指定０でＮＢ−ＰＢまでのアドレスは１２
とし、４分割したい場合はアドレス分割指定１でＮＢ−
ＰＢまでのアドレスは２４とし、８分割したい場合はア
ドレス分割指定２でＮＢ−ＰＢまでのアドレスは４８と
する。The center-of-gravity address determination circuit 204 may use the shift calculation circuit 141 shown in FIG. 30 as is. A is GA large input S
TI and Sr1 correspond to address division designation inputs. Sr.
1. When STI is "0,0", FIG. 48(c) is selected, the PB address is set to 48, and Sr1. STI “
In the case of 0.1°, FIG. 48(b) is selected, the PB address is set to 24, and ST2. When the STI is "1.0", FIG. 48(a) is selected and the PB address is set to 12. In other words, if you want to divide each address into two, the address division specification is 0 and the addresses from NB to PB are 12.
If you want to divide the address into four parts, specify NB- by specifying address division 1.
The address up to PB is 24, and if you want to divide it into 8, specify address division 2 and the address up to NB-PB is 48.

このように、アドレス分割指定することにより、粗いフ
ァジィコントローラ出力値又は細かいファジィコントロ
ーラ出力値を選択することができる。By specifying address division in this way, it is possible to select a coarse fuzzy controller output value or a fine fuzzy controller output value.

この発明は上述した実施例に限定されずに種々変形可能
である。第５０図はメンバシップ関数定義回路９２０内
の乗算回路２の変形・例である。この回路は入力Ｋｐに
より乗算回路２−２とシフト演算１０１路２−３とを切
換え可能としたものである。This invention is not limited to the embodiments described above and can be modified in various ways. FIG. 50 shows a modification/example of the multiplication circuit 2 in the membership function definition circuit 920. This circuit is capable of switching between the multiplication circuit 2-2 and the shift operation 101 circuit 2-3 by input Kp.

Ｋｐ−ａｌｅの時４ビツト×４ビツトの乗算回路による
演算を行ない、Ｋｐ−”Ｏ”の時はシフト演算回路によ
る演算を行なう。なお、ここでは、第１０図のオア回路
１１を取除くとともに、形状変換回路２−１を６ビツト
対応にする必要がある。When Kp-ale, a 4-bit x 4-bit multiplication circuit performs calculation, and when Kp-"O", a shift calculation circuit performs calculation. Here, it is necessary to remove the OR circuit 11 shown in FIG. 10 and to make the shape conversion circuit 2-1 compatible with 6 bits.

こうすれば、ｋの値を設定できる範囲が広くできる。さ
らに、シフト演算回路２−３を除算回路に置換えると、
ｋの値をさらに細かく設定できる。In this way, the range in which the value of k can be set can be widened. Furthermore, if the shift calculation circuit 2-3 is replaced with a division circuit,
The value of k can be set more precisely.

上述の例では、第４１図に示すように後件部メンバシッ
プ関数の重心アドレスは全部で７個であり、第３３図の
データセレクト回路１３２ａ、・・・において１つのル
ールに対しては７個のうちのいずれか１つのアドレスが
後件部アドレス入力により決定される。ここで、後件部
メンバシップ関数の重心アドレスをさらに細かく設定す
る必要がある場合には、１つのルールに対して後件部メ
ンバシップ関数のアドレスを同一でない２つの位置に指
定すること（以下、マルチアドレス指定と称する）によ
り、等価的に重心位置をずらすことができる。ここで、
第５１図に示すように、後件部アドレス入力により決定
される本来のアドレス（主アドレスと呼ぶ）へ出力され
る面積演算結果Ｓと、後件部メンバシップ関数の重心位
置をずらすために付加されたアドレス（副アドレスと呼
ぶ）へ出力される面積演算結果Ｓとが等しい場合は、結
局、重心位置は主アドレスと副アドレスの中間位置とな
る。In the above example, as shown in FIG. 41, there are a total of seven centroid addresses of the consequent membership function, and seven for one rule in the data selection circuit 132a, . . . in FIG. 33. The address of any one of these is determined by inputting the consequent part address. If it is necessary to set the barycenter address of the consequent membership function in more detail, specify the address of the consequent membership function in two different positions for one rule (see below). (referred to as multi-addressing), the center of gravity can be equivalently shifted. here,
As shown in Figure 51, the area calculation result S output to the original address (called the main address) determined by the consequent part address input and the addition to shift the center of gravity of the consequent part membership function If the area calculation result S output to the specified address (referred to as a sub-address) is equal, the center of gravity will eventually be at an intermediate position between the main address and the sub-address.

しかし、第５２図に示すように、主アドレスと副アドレ
スに出力する値Ｓにそれぞれ互いに異なる“１”以外の
値ＲＭ、Ｒ５を掛けることにより、重心位置を第５１図
に示した主アドレスと副アドレスの中間位置からずらす
ことが可能である。なお、重心をずらした結果の想定さ
れるメンバシップ関数を第５２図に破線で示すが、これ
は第５３図に破線で示すようにも想定することができる
。However, as shown in FIG. 52, by multiplying the value S output to the main address and sub-address by mutually different values RM and R5 other than "1", the center of gravity position can be adjusted to the main address shown in FIG. 51. It is possible to shift the subaddress from the middle position. Note that the membership function assumed as a result of shifting the center of gravity is shown by a broken line in FIG. 52, but it can also be assumed as shown by a broken line in FIG. 53.

第５４図は第３３図に示したメンバシップ関数合成回路
を上記したマルチアドレス指定をＩＩＪ能にするように
変形した変形例の基本ブロック図である。面積演算回路
（後件部メンバシップ関数定義回路）１３０の出力であ
る面積データＳｔは２つの乗算器４００，４０２に入力
される。乗３？［器４００．４０２にはそれぞれパラメ
ータＲＭ。FIG. 54 is a basic block diagram of a modified example in which the membership function synthesis circuit shown in FIG. 33 is modified to enable the above-mentioned multi-address specification. Area data St, which is the output of the area calculation circuit (consequent membership function definition circuit) 130, is input to two multipliers 400 and 402. Power 3? [Parameters RM are respectively set in containers 400 and 402.

Ｒ３が入力される。乗算器４００，４０２はそれぞれＳ
　ｉ　ＸＲＭ、Ｓ　ｉ　ＸＲ５の乗算を行い、マルチア
ドレス指定回路４０４に対して乗算結果を出力する。マ
ルチアドレス指定回路４０４では、後件部主アドレス入
力ＭＡと後件部副アドレス入力ＳＡによりマルチアドレ
ス指定を行い、ＳＯ１〜ＳＯ７のうちのいずれかにＳｉ
ＸＲＭと５ｔＸＲＳを出力する。マルチアドレス指定回
路４０４の出力は最大値演算回路１３３ａ〜１３３ｇに
供給される。ここで、他のルールとのバランスをとるた
めにパラメータＲＭ、ＲＳの和は１であることが必要で
ある。R3 is input. Multipliers 400 and 402 each have S
Multiplication is performed by i XRM and S i XR5, and the multiplication result is output to the multi-address designation circuit 404. The multi-address designation circuit 404 performs multi-address designation using the consequent part main address input MA and the consequent part subaddress input SA, and assigns Si to any one of SO1 to SO7.
Outputs XRM and 5tXRS. The output of the multi-address designation circuit 404 is supplied to maximum value calculation circuits 133a to 133g. Here, the sum of the parameters RM and RS needs to be 1 in order to maintain balance with other rules.

第５５図は第５４図の基本ブロック図をディジタル回路
で実現したものである。第５５図は４ビツトの乗算器２
５０ａ、２５０ｂ、アドレスデコーダ（標準ロジックＩ
　Ｃ７４ＨＣ２３７：入出力関係は第３５図参照）２５
１，２５２、データセレクト回路２５３ａ〜２５３ｇか
らなる。乗算器２５０ｇ、２５０ｂはともに第１０図の
乗算回路２−２と同様のものであり、面積データＳｉに
係数ＲＭ、ＲＳを掛けて主アドレス及び副アドレスヘ出
力する面積データＳｘＲＭ、５ＸＲＳを求める。この回
路では、乗算器２５０ａ、２５０ｂの８ピツ！・の出力
のうち上位４ビツトを出力としている。このようにする
ことにより、乗算器２５０ａ、２５０ｂの出力は５ｉｘ
（Ｒ／１６）（ただし、ＲはＲＭまたはＲ３であり、０
〜１５までの整￥ｉ）という値をとることになり、これ
が主アドレス及び副アドレスへ出力される値となる。FIG. 55 shows the basic block diagram of FIG. 54 realized by a digital circuit. Figure 55 shows 4-bit multiplier 2
50a, 250b, address decoder (standard logic I
C74HC237: See Figure 35 for input/output relations) 25
1,252, and data select circuits 253a to 253g. Multipliers 250g and 250b are both similar to multiplication circuit 2-2 in FIG. 10, and multiply area data Si by coefficients RM and RS to obtain area data SxRM and 5XRS to be output to the main address and sub address. In this circuit, multipliers 250a and 250b have 8 pixels!・The upper 4 bits of the output are used as the output. By doing this, the output of the multipliers 250a and 250b is 5ix
(R/16) (where R is RM or R3, and 0
It will take a value of integer i) up to 15, and this will be the value output to the main address and sub address.

データセレクト回路２５３ａ〜２５３ｇは全て同一の回
路であり、その内部回路構成を第５６図に示す。この回
路はアドレスデコーダ２５１゜２５２からの入力ＳＥＩ
、ＳＥ２に応じて、４ビツトバイナリコードである入力
Ａ、Ｂ、　または“０°を出力Ｏから出力するものであ
る。その入出力関係を第５７図に示す。ｒＸＪは“０″
“１°のいずれでもよいことを示す。第５６図において
、制御入力ＳＥＩ、ＳＥ２がともに“０゜の場合、アン
ド回路２６０は“０″を出力し、インバータ回路２６９
の出力は“１°となり、これらを受けてオア回路２６４
とアンド回路２６５はそれぞれアンド回路２６２と２６
３の出力をそのまま出力する。一方、制御入力ＳＥＩ、
ＳＥ２はともに°０”であるため、アンド回路２６２゜
２６３はともに“０“を出力する。これを受けてアンド
回路２６６ａ　〜２６６ｄ、２６７ａ　〜２６７ｄは全
て“０”を出力するため、オア回路２６８ａ〜２６８ｄ
により出力０は全ビット″０２となる。５ＥＩ−’１″
、５Ｅ２−“０“の場合は、アンド回路２６０は“０°
を出力するため、オア回路２６４とアンド回路２６５は
アンド回路２６２．２６３の出力をそのまま出力する。Data select circuits 253a to 253g are all the same circuit, and the internal circuit configuration thereof is shown in FIG. This circuit receives input SEI from address decoders 251 and 252.
, SE2, 4-bit binary code inputs A, B, or "0°" are output from output O. The input/output relationship is shown in Fig. 57. rXJ is "0"
In FIG. 56, when the control inputs SEI and SE2 are both "0", the AND circuit 260 outputs "0" and the inverter circuit 269
The output becomes “1°,” and in response to these, the OR circuit 264
and AND circuit 265 correspond to AND circuits 262 and 26, respectively.
Output the output of step 3 as is. On the other hand, the control input SEI,
Since SE2 are both at 0, the AND circuits 262 and 263 both output 0. In response, the AND circuits 266a to 266d and 267a to 267d all output 0, so the OR circuit 268a ~268d
Therefore, output 0 becomes all bits "02".5EI-'1"
, 5E2-“0”, the AND circuit 260 is “0°
In order to output , the OR circuit 264 and the AND circuit 265 output the outputs of the AND circuits 262 and 263 as they are.

排他的オア回路２６１は“１“を出力し５ＥＩ−１°、
５Ｅ２−“０”のため、アンド回路２６２はｍｌ”、２
６３は“０”をそれぞれ出力し、これを受けてアンド回
路２６６ａ〜２６６ｄは入力ＡのＡ４−Ａ１を出力する
。アンド回路２６７ａ〜２６７ｄは°Ｏ″を出力するた
め、オア回路２６８ａ〜２６８ｄにより出力Ｏは入力Ａ
を出力する。５ＥＬ−“０”　５Ｅ２−　”１”の場合
、アンド回路２６０は“０°を出力するため、オア回路
２６４とアンド回路２６５はアンド回路２６２．２６３
の出力をそのまま出力する。排他的オア回路２６１は“
１”を出力し５ＥＬ−“０″、５Ｅ２−“１”のため、
アンド回路２６２は０”、２６３は°１“をそれぞれ出
力し、これを受けてアンド回路２６６ａ〜２６６ｄは“
０°を出力する。アンド回路２６７ａ〜２６７ｄは入力
ＢのＢ４〜Ｂ１を出力するため、オア回路２６８ａ〜２
６８ｄにより出力Ｏは入力Ｂを出力する。ＳＥＴ、ＳＥ
２がともに“１″の場合、アンド回路２６０は“１”を
出力し、オア回路２６４の出力は“１°を出力し、アン
ド回路２６５の出力はインバータ回路２６９の出力“０
”を受けて“θ″を出力する。これにより、アンド回路
２６６ａ　〜２６６ｄは入力ＡのＡ４−Ａｔを出力する
。アンド回路２６７ａ〜２６７ｄは“０”を出力するた
め、オア回路２６８ａ〜２６８ｄにより出力Ｏは入力Ａ
を出力することになる。以上がデータセレクト回路２５
３ａ〜２５３ｇの動作説明である。The exclusive OR circuit 261 outputs "1" and 5EI-1°,
Because 5E2-“0”, the AND circuit 262 outputs ml”, 2
63 outputs "0", and in response to this, AND circuits 266a to 266d output A4-A1 of input A. Since the AND circuits 267a to 267d output °O'', the output O is changed to the input A by the OR circuits 268a to 268d.
Output. 5EL-“0” 5E2- In the case of “1”, the AND circuit 260 outputs “0°”, so the OR circuit 264 and the AND circuit 265 are connected to the AND circuit 262.263.
Outputs the output as is. The exclusive OR circuit 261 is “
1” is output, 5EL-“0”, 5E2-“1”, so
The AND circuits 262 and 263 output 0" and 1", respectively, and in response, the AND circuits 266a to 266d output "
Outputs 0°. Since AND circuits 267a to 267d output B4 to B1 of input B, OR circuits 268a to 2
68d causes the output O to output the input B. SET, SE
2 are both “1”, the AND circuit 260 outputs “1”, the output of the OR circuit 264 outputs “1°”, and the output of the AND circuit 265 is the output “0” of the inverter circuit 269.
" and outputs "θ". As a result, AND circuits 266a to 266d output A4-At of input A. Since AND circuits 267a to 267d output "0", OR circuits 268a to 268d output "0". Output O is input A
will be output. The above is the data select circuit 25
This is an explanation of the operations of 3a to 253g.

次に、第５５図の回路のマルチアドレス指定について説
明する。後件部メンバシップ関数の主アドレスＭＡと副
アドレスＳＡはそれぞれアドレスデコーダ２５１，２５
２に入力される。Next, multi-address designation of the circuit shown in FIG. 55 will be explained. The main address MA and subaddress SA of the consequent membership function are provided by address decoders 251 and 25, respectively.
2 is input.

ここでは、主アドレスＭＡを“１１０”、副アドレスＳ
Ａを“１０１°とじた場合の例について説明する。ＭＡ
−“１１０°であるから、アドレスデコーダ２５１の出
力は第３５図の関係よりＹ６−“１１　Ｙ５〜ＹＯ−“
０“となる。一方、ＳＡ−”１０１°であるから、アド
レスデコーダ２５２の出力は第３５図の関係よりＹ６−
“Ｏ”Ｙ５−“１”、Ｙ４〜ＹＯ−０“となる。データ
セレクト回路２５３０〜２５３ｇの制御入力ＳＥＩ、Ｓ
Ｅ２はともに“Ｏｍであるため、データセレクト回路２
５３０〜２５３ｇの出力０は“０°となる。データセレ
クト回路２５３ａは５ＥＩ−“１”、５Ｅ２−“０”の
ため、第５７図の関係より入力Ａ、すなわちＳＸＲＭ（
−３ｉｘＲＭ／１６）を出力する。一方、データセレク
ト回路２５３ｂは５ＥＩ−０°　５Ｅ２−“１′である
ので、第５７図の関係より入力Ｂ１すなわち５ｘＲＳ　
（＝Ｓ　ｉ　ｘＲ３／１６）を出力する。Here, the main address MA is “110” and the sub address S
An example where A is closed at 101° will be explained.MA
-"110°, so the output of the address decoder 251 is Y6-"11 Y5~YO-" according to the relationship shown in FIG.
0". On the other hand, since SA-" is 101°, the output of the address decoder 252 is Y6- from the relationship shown in FIG.
"O"Y5-"1",Y4-YO-0". Control inputs SEI, S of data select circuits 2530-253g
Since both E2 are “Om”, the data select circuit 2
The output 0 of 530 to 253g becomes "0°. Since the data select circuit 253a has 5EI - "1" and 5E2 - "0", the input A, that is, SXRM (
-3ixRM/16). On the other hand, since the data select circuit 253b is 5EI-0° 5E2-"1', the input B1, that is, 5xRS
(=S i xR3/16) is output.

よって、Ｓｏｌは主アドレス、ＳＯ２は副アドレスの出
力となる。Therefore, Sol is the main address output, and SO2 is the sub address output.

また、主アドレスと副アドレスを同一のアドレスに指定
した場合は、ｓ当するデータセレクト回路は制御入力Ｓ
ＥＩ、ＳＥ２がともに“１”となり、第５７図の関係よ
り入力Ａ１すなわちＳ×ＲＭを出力する。これは、副ア
ドレスを指定しない場合であり、このときは入力Ｓｔを
乗算器２５０ａで１倍にしなければならないので、ＲＭ
を“０００１″に設定する必要がある。In addition, if the main address and sub address are specified as the same address, the data select circuit corresponding to s is controlled by the control input S.
Both EI and SE2 become "1", and the input A1, that is, S×RM is outputted from the relationship shown in FIG. This is the case where the sub address is not specified, and in this case the input St must be multiplied by 1 by the multiplier 250a, so the RM
must be set to "0001".

なお、副アドレスを指定しない場合にはＲＭ。Note that if you do not specify a subaddress, use RM.

ＲＳとＳｔとを乗算する必要はないので、第５８図に示
すような構成にして、主アドレスと副アドレスが同一の
場合には、比較回路４０６によりデータ選択回路４０８
へ一致信号を出力し、データ選択回路４０８はその信号
を受けて面積演算回路１３０の出力（乗算器４００，４
０２をバイパスする信号）を選択してマルチアドレス指
定回路４°０４に対して出力すれば良い。Since it is not necessary to multiply RS and St, if the configuration shown in FIG.
The data selection circuit 408 receives the signal and outputs the match signal to the area calculation circuit 130 (multipliers 400, 4
02) and output it to the multi-address designation circuit 4°04.

また、第５８図及び第５４図における乗ｐ、器は面積演
算の機能を６することも可能であるので、面積演算回路
１３０を省略することもできる。Further, since the multipliers shown in FIGS. 58 and 54 can perform the area calculation function, the area calculation circuit 130 can be omitted.

以−にの説明かられかるように、主アドレスと副アドレ
スはそれぞれ単独で７個のアドレス（第４１図に示す７
つのラベル）のうちの任意のアドレスを指定できるので
、説明した例のように主アドレスと副アドレスは互いに
隣り合わなければならないということはなく、例えば第
４１図において主アドレスをＰＭ、副アドレスをＮＢに
設定することも可能である。As can be seen from the explanation below, the main address and sub-address each consist of seven addresses (seven addresses shown in Figure 41).
Since you can specify any address among the two labels), the main address and sub address do not have to be adjacent to each other as in the example described. For example, in Figure 41, the main address is PM and the sub address is It is also possible to set it to NB.

［発明の効果］ 以上説明したようにこの発明によるディジタルファジィ
回路は各推論結果毎の面積をそれぞれ指定されたパラメ
ータで乗算または除算し、演算結果を−ｒめ定められた
複数のアドレスに出力することにより、簡単な構成で後
件部メンバシップ関数を自由に定義できる。[Effects of the Invention] As explained above, the digital fuzzy circuit according to the present invention multiplies or divides the area of each inference result by a designated parameter, and outputs the operation results to a plurality of addresses determined by −r. This allows the consequent membership function to be freely defined with a simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明によるディジタルファジィ回路の実施
例全体のブロック図、第２図はファジィ推論の概略を示
す図、第３図は一般的なメンバシップ関数の波形を示す
図、第４図は直線で近似したメンバシップ関数の波形を
示す図、第５図は実施例におけるメンバシップ関数の定
義を示す図、第６図はメンバシップ関数定義回路の第−
例のブロック図、第７図はメンバシップ関数定義パラメ
ータと関数の形状の関係を示す図、第８図はメンバシッ
プ関数の各種の形状を示す図、第９図はメンバシップ関
数定義回路の第二例のブロック図、第１０図は第９図の
詳細な構成を示す回路図、第１１図は４ビツトの全加算
器の構成を示す回路図、第１２図は１ビツトの全加算器
の構成を示す回路図、第１３図は１ビツトの全加算器の
動作を示す図、第１４図〜第１６図は減算回路の動作を
説明する図、第１７図は１ビツトの半加算器の構成を示
す回路図、第１８図は１ビツトの半加算器の動作を示す
図、第１９図は乗算回路の動作を説明する図、第２０図
は最小値演算回路の第−例の構成を示す回路図、第２１
図はディジタルコンパレータの動作を説明する図、第２
２図は最小値演算回路の第二例の構成を示す回路図、第
２３図はオーブンドレイン出力のノン・インバーテイン
グ・バッファ回路の構成を示す回路図、第２４図はオー
プンコレクタ出力のノン・インバーテイング・バッファ
回路の構成を示す回路図、第２５図は第２２図に示した
最小値演算回路の動作を示す図、第２６図は後件部メン
バシップ関数の形状を示す図、第２７図は後件部メンバ
シップ関数のアドレスを示す図、第２８図は後件部メン
バシップ関数定義回路の構成を示す回路図、第２９図は
加減算回路の構成を示す回路図、第３０図はシフト演算
回路の構成を示す回路図、第３１図はシフト演算回路の
動作を示す図、第３２図は後件部メンバシップ関数定義
回路の動作を示す図、第３３図はメンバシップ関数合成
回路の構成を示す回路図、第３４図はアドレスセレクタ
回路の構成を示す回路図、第３５図はアドレスセレクタ
回路の動作を示す図、第３６図は最大値演算回路の第−
例の構成を示す回路図、第３７図は最大値演算回路の第
二例の構成を示す回路図、第３８図はオーブンドレイン
出力のインバーテイング・バッファ回路の構成を示す回
路図、第３９図はオープンコレクタ出力のインバーテイ
ング・バッファ回路の構成を示す回路図、第４０図は第
３７図に示した最大値演算回路の動作を示す図、第４１
図はメンバシップ関数合成回路により得られたファジィ
推論結果を示す図、第４２図は重心演算の原理を示す図
、第４３図は小心演算回路の構成を示す回路図、第４４
図は重心演算のための分母を求める演算回路の構成を示
す回路図、第４５図は重心演算のための分子を求める演
算回路の構成を示す図、第４６図は重心演算回路の除算
回路の構成を示す回路図、第４７図は減算マルチプレク
サ回路の構成を示す回路図、第４８図はアドレス分割を
示す図、第４９図は第４６図に示した除算回路の動作を
示す図、第５０図はメンバシップ関数定義回路の変形例
の回路図、第５０図〜第５３図は後件部メンバシップ関
数のマルチアドレス指定を説明する図、第５４図は後件
部メンバシップ関数のマルチアドレス指定回路のブロッ
ク図、第５５図は第５４図の詳細なディジタル回路を示
す図、第５６図はデータセレクト回路の回路図、第５７
図はデータセレクト回路の入出力関係を示す図、第５８
図はマルチアドレス指定回路の変形例のブロック図であ
る。 ９１０・・・メンバシップ関数定義回路、９２０・・・
最小値演算回路、９３０・・・後件部メンバシップ関数
定義回路、９４０・・・メンバシップ関数合成回路（最
大値演算回路）、９５０・・・重心演算回路、ＦＺ−１
，ＦＺ−２・・・ファジィ推論回路。 出願人代理人　弁理［−坪井　　淳 第 図 第 閃 Ａ 第 閃 （ａ）Ａ開校 （ｂ）Ｎ関牧 第 図 第 図 竿 図 第 図 第 図 第 図 第 図 第 図 Ｃ５ 第 図 第 図 第 図 第 図 第 図 Ｓ 第 図 第 図 第 図 Ｂ Ｍ Ｓ Ｓ Ｍ Ｂ γらス　０ り５ 図 ＮＢ ＮＭ Ｎｓ ｚ Ｓｅ３ ＰＭ ＳρＢ 第 図 平成元年　月 事件の表示 特願昭６３−３３３５０３号 発明の名称 アイジタルファジィ回路 補正をする者 （０３７）　　オリンパス光学工業株式会社４、代理人 東京都千代田区霞が関３丁目７番２号 日 正の内容 （１）　　図面第２２図を別紙の通り訂正する。 明細書第７１頁第１行目に記載のｒＳＸＳｘＲ８Ｊをｒ
ｓＲ１４，５Ｒ９Ｊと訂正スル。 （３）　　明細書第７２頁第７行目に記載の「出力０」
を「出力Ｏ」と訂正する。 （４）　　明細書第７４頁第１８行目に記載の「Ｓ×Ｒ
ＭＪをｒ　Ｓ　ＲＭＪと訂正する。 （５）明細書第７５頁第２行目に記載のｒＳＸＲＳＪを
ｒ　Ｓ　Ｒ９Ｊと訂正する。 明細書第７５頁第８行目〜同第９行目に記載のｒｓｘＲ
ＭＪをｒ　Ｓ　ＲＭＪと訂正する。 １、事件の表示 特願昭６３−３３３５０３号 ２、発明の名称 ディジタルファジィ回路 補正をする者 事件との関係　　特許出願人 （０３７）　　オリンパス光学工業株式会社７、補正の
内容 （１）明細書、第２頁、第１１行目〜第１３行目に記載
の「ファジィ理論は１９７４年、ロンドン大学のマダム
ニ教授により提案され、その後、種々の実現手段が提案
されている。」を［ファジィ理論は、１９６５年、カリ
フォルニア大学のザブ（Ｌ、Ａ、Ｚａｄｅｈ　）教授に
より提案され、１９７４年にはロンドン大学のマムダニ
（Ｅ、ｔｌ、Ｍａｍｄａｎｌ　）教授により実用の可能
性が示され、その後、種々の実現手段が提案されている
。」と訂正する。 （２）図面、第４６図、第４７図を別紙の通り訂正する
。 ４、代理人 東京都千代田区霞が関３丁目７番２号 １、事件の表示 特願昭６３−３３３５０３号 ２、発明の名称 ディジタルファジィ回路 ３、補正をする者 事件との関係　　特許出願人 （０３７）オリンパス光学工業株式会社４、代理人 東京都千代田区霞が関３丁目７番２号 〒１００　　電話　０３　（５０２）３１８１　（大代
表）７、補正の内容 （１）明細書第９頁第１０行目〜第１１行目に記載のｒ
ｔｔ　（ｘ　１）−１５−ｋｘ　ｌ　ｘｏ−ｘ　ｉ・・
・（１）」の次に「但し、μ（ｘｉ）＜０の場合は、μ
（ｘｉ）−０とする。」を挿入する。 （２）明細書第１１頁第１６行目に記載の「第１３図に
示す。」の次に「なお、第１２図に示しているＨＡは半
加算器であり、その詳細を第１７図に、入出力関係を第
１８図に示す。」を挿入する。（３）明細書第１５頁第
１１行目〜第１２頁第１行目に記載の「ｋ≧１としてい
るので」を「ｋ≧１とした場合は」と訂正する。 （４）明細書第１５頁第１４行目に記載の「Ｓｌを」を
「Ｓｌと」と訂正する。 （５）明細書第１７頁第８行目に記載の「ただし」を「
なぜなら」と訂正する。 （６）明細書第１７頁第１８行目と第２０行目とにそれ
ぞれ記載の「オア」を「ノア」と訂正する。 （７）明細書第１８頁第１９行目に記載の「オア回路」
を「ノア回路」と訂正する。 （８）明細書第２１頁第２０行目に記載の「第１０図」
を「第９図」と訂正する。 （９）明細書第２２頁第１１行目に記載の「入力」を「
入力することに」と訂正する。 （１０）明細書第２７頁第１０行目〜第１１行目に記載
のｒ　（ＮＸ　（Ｎ−１））　／２」を「（Ｎ−１）」
と訂正する。 （１１）明細書第３１頁第１１行目に記載のｒ７９ｂＪ
をｒ７４ｂＪと訂正する。 （１２）明細書ｊｉ３７頁ｉｌ１行目に記載のｒ１６２
ｄに変え、」の次に「排他的オア回路１６６を挿入し、
」を挿入する。 （１３）明細書第３７頁第１８行目に記載の「動作をす
る。」の次に「この時、減算結果は負にならないという
前提のもとに排他的オア回路１６６により加算器１６０
のキャリ出力ＣＯを反転している。」を挿入する。 （１４）明細書第４１頁第１行目と第１３行目とにそれ
ぞれ記載の「１３０」をｒ９３０Ｊと訂正する。 （１５）明細書第４２頁第７行目に記載のｒ１３０Ｊを
「９３０」と訂正する。 （１６）明細書第４３頁第８行目に記載のｒ１３０Ｊを
ｒ９３０Ｊと訂正子る。 （１７）明細書第４４頁第５行目に記載のｒ１３０Ｊを
ｒ９３０Ｊと訂正する。 （１８）明細書第４５頁第６行目と第１０行目と第１６
行目とにそれぞれ記載の「１３０」をｒ９３０Ｊと訂正
する。 （１９）明細書第４７頁第１２行目に記載の「出力する
。」の次に「このアドレス入力が後件部メンバシップ関
数のアドレスに対応する。」を挿入する。 （２０）明細書第５０頁第１０行目に記載の「出力（Ａ
〉」を「出力（Ａく」と訂正する。 （２１）明細書第５１頁第５行目〜第６行目に記載のｒ
　（Ｎｘ　（Ｎ−１）　ｌ　／２Ｊをｒ　（Ｎ−１）　
Ｊと訂正する。 （２２）明細書第６２頁第２行目に記載のｒｌ　３Ｂ　
（Ｈ）Ｊをｒ３１５（バイナリコードで“１００１１１
０１１”）」と訂正する。 （２３）明細書第６３頁第１５行目に記載の「参照して
、」の次に「バイナリコードどうしの除算」を挿入する
。 （２４）明細書第６３頁第１７行目に記載の「ビット」
の次に「のけた」を挿入する。 （２５）明細書第６４頁第１３行目に記載の［２ｎ」を
「２１」と訂正する。 （２６）明細書第６５頁第１行目〜第２行目に記載のｒ
ｓｍｃ＋ｓｃｃ＋１＝ｓｍｃ−３ｃＣＪをｒｓｍｃをＳ
ｍＣの補数としてＳｍＣ＋Ｓ　ｃ　Ｃ＋１＝ＳｃＣ−５
ｍＣＪと訂正する。 （２７）図面１８１０図、第１２図、第２９図を別紙の
ように訂正する。 第１２図Fig. 1 is a block diagram of the entire embodiment of the digital fuzzy circuit according to the present invention, Fig. 2 is a diagram showing an outline of fuzzy inference, Fig. 3 is a diagram showing the waveform of a general membership function, and Fig. 4 is a diagram showing an outline of fuzzy inference. A diagram showing the waveform of the membership function approximated by a straight line, FIG. 5 is a diagram showing the definition of the membership function in the embodiment, and FIG. 6 is a diagram showing the membership function definition circuit.
Example block diagram, Figure 7 is a diagram showing the relationship between membership function definition parameters and function shapes, Figure 8 is a diagram showing various shapes of membership functions, and Figure 9 is a diagram showing the membership function definition circuit. Two example block diagrams: Figure 10 is a circuit diagram showing the detailed configuration of Figure 9, Figure 11 is a circuit diagram showing the configuration of a 4-bit full adder, and Figure 12 is a circuit diagram of a 1-bit full adder. Figure 13 is a diagram showing the operation of a 1-bit full adder, Figures 14 to 16 are diagrams explaining the operation of a subtraction circuit, and Figure 17 is a diagram showing the operation of a 1-bit half adder. FIG. 18 is a diagram showing the operation of a 1-bit half adder, FIG. 19 is a diagram explaining the operation of the multiplication circuit, and FIG. 20 is a diagram showing the configuration of the first example of the minimum value calculation circuit. Circuit diagram shown, No. 21
The figure is a diagram explaining the operation of the digital comparator.
Figure 2 is a circuit diagram showing the configuration of a second example of the minimum value calculation circuit, Figure 23 is a circuit diagram showing the configuration of a non-inverting buffer circuit with oven drain output, and Figure 24 is a circuit diagram showing the configuration of a non-inverting buffer circuit with open collector output. 25 is a circuit diagram showing the configuration of the inverting buffer circuit, FIG. 25 is a diagram showing the operation of the minimum value calculation circuit shown in FIG. 22, FIG. 26 is a diagram showing the shape of the consequent membership function, and FIG. 28 is a circuit diagram showing the configuration of the consequent membership function definition circuit, FIG. 29 is a circuit diagram showing the configuration of the addition/subtraction circuit, and FIG. 30 is a diagram showing the address of the consequent membership function. A circuit diagram showing the configuration of the shift calculation circuit, FIG. 31 is a diagram showing the operation of the shift calculation circuit, FIG. 32 is a diagram showing the operation of the consequent part membership function definition circuit, and FIG. 33 is a membership function synthesis circuit. 34 is a circuit diagram showing the configuration of the address selector circuit, FIG. 35 is a diagram showing the operation of the address selector circuit, and FIG. 36 is the circuit diagram showing the configuration of the address selector circuit.
FIG. 37 is a circuit diagram showing the configuration of the second example of the maximum value calculation circuit. FIG. 38 is a circuit diagram showing the configuration of the oven drain output inverting buffer circuit. FIG. 39 40 is a circuit diagram showing the configuration of an inverting buffer circuit with open collector output, FIG. 40 is a diagram showing the operation of the maximum value calculation circuit shown in FIG. 37, and FIG.
Figure 42 is a diagram showing the fuzzy inference results obtained by the membership function synthesis circuit, Figure 42 is a diagram showing the principle of centroid calculation, Figure 43 is a circuit diagram showing the configuration of the centroid calculation circuit, and Figure 44 is a diagram showing the configuration of the centroid calculation circuit.
Figure 45 is a circuit diagram showing the configuration of an arithmetic circuit for calculating the denominator for the center of gravity calculation, Figure 45 is a diagram showing the configuration of the arithmetic circuit for calculating the numerator for the center of gravity calculation, and Figure 46 is a diagram of the division circuit for the center of gravity calculation circuit. 47 is a circuit diagram showing the configuration of the subtraction multiplexer circuit, FIG. 48 is a diagram showing address division, FIG. 49 is a diagram showing the operation of the division circuit shown in FIG. 46, and FIG. The figure is a circuit diagram of a modified example of the membership function definition circuit, Figures 50 to 53 are diagrams explaining multi-address specification of the consequent membership function, and Figure 54 is a multi-address specification of the consequent membership function. 55 is a block diagram of the designated circuit, FIG. 55 is a diagram showing the detailed digital circuit of FIG. 54, FIG. 56 is a circuit diagram of the data select circuit, and FIG. 57 is a block diagram of the designated circuit.
Figure 58 shows the input/output relationship of the data select circuit.
The figure is a block diagram of a modification of the multi-addressing circuit. 910...Membership function definition circuit, 920...
Minimum value calculation circuit, 930... Consequent part membership function definition circuit, 940... Membership function synthesis circuit (maximum value calculation circuit), 950... Center of gravity calculation circuit, FZ-1
, FZ-2...Fuzzy inference circuit. Applicant's agent Patent attorney [-Jun Tsuboi Figure 1. A 1. (a) Opening of A (b) N Seki Maki Figure Figure S Figure Figure Figure B M S S M B γras 0 ri 5 Figure NB NM Ns z Se3 PM SprB Igital Fuzzy Circuit Correction Person (037) Olympus Optical Industry Co., Ltd. 4, Agent 3-7-2 Kasumigaseki, Chiyoda-ku, Tokyo Contents of Nissei (1) Figure 22 of the drawing is corrected as shown in the attached sheet. The rSXSxR8J described in the first line of page 71 of the specification is r
sR14,5R9J and correction. (3) “Output 0” stated on page 72, line 7 of the specification
Correct it to "output O". (4) “S×R” stated on page 74, line 18 of the specification
Correct MJ to r S RMJ. (5) rSXRSJ stated on page 75, line 2 of the specification is corrected to r S R9J. rsxR described in page 75, line 8 to line 9 of the specification
Correct MJ to r S RMJ. 1. Indication of the case Japanese Patent Application No. 63-333503 2. Name of the invention Person who corrects digital fuzzy circuit Relationship with the case Patent applicant (037) Olympus Optical Industry Co., Ltd. 7. Contents of the amendment (1) Specification; "Fuzzy theory was proposed by Professor Madamuni of the University of London in 1974, and various implementation methods have been proposed since then." written on page 2, lines 11 to 13. , was proposed in 1965 by Professor L.A. Zadeh of the University of California, and in 1974, the possibility of practical use was demonstrated by Professor Mamdanl of the University of London. Measures have been proposed. ” he corrected. (2) The drawings, Figures 46 and 47, will be corrected as shown in the attached sheet. 4. Agent: 3-7-2-1 Kasumigaseki, Chiyoda-ku, Tokyo; Indication of the case: Patent Application No. 63-333503 2; Name of the invention: Digital Fuzzy Circuit 3; Person making the amendment: Relationship to the case: Patent applicant (037) ) Olympus Optical Industry Co., Ltd. 4, Agent 3-7-2 Kasumigaseki, Chiyoda-ku, Tokyo 100 Phone: 03 (502) 3181 (Main representative) 7. Contents of amendment (1) Page 9, line 10 of the specification ~r stated in line 11
tt (x 1)-15-kx l xo-x i...
・(1)" is followed by "However, if μ(xi)<0, μ
(xi) −0. ” is inserted. (2) After "shown in FIG. 13" written on page 11, line 16 of the specification, it says "The HA shown in FIG. 12 is a half adder, and its details are shown in FIG. 17. The input/output relationship is shown in Figure 18.'' is inserted. (3) "Because k≧1" stated in page 15, line 11 to page 12, line 1 of the specification is corrected to "when k≧1." (4) "Sl" written on page 15, line 14 of the specification is corrected to "Sl and". (5) The “providing” stated in page 17, line 8 of the specification is replaced with “
Because,” he corrected. (6) "Or" written on page 17, line 18 and line 20 of the specification is corrected to "Noah". (7) "OR circuit" described on page 18, line 19 of the specification
is corrected as "Noah circuit". (8) "Figure 10" described on page 21, line 20 of the specification
is corrected to "Figure 9". (9) Change “input” written in page 22, line 11 of the specification to “
"I'm going to input it," he corrected. (10) "r (NX (N-1)) /2" written in page 27, line 10 to line 11 of the specification as "(N-1)"
I am corrected. (11) r79bJ described on page 31, line 11 of the specification
is corrected to r74bJ. (12) r162 described on page 37 of the specification, line 1 of il
d, and then insert an exclusive OR circuit 166,
” is inserted. (13) After "operate" written on page 37, line 18 of the specification, "At this time, on the premise that the subtraction result will not be negative, the exclusive OR circuit 166
The carry output CO is inverted. ” is inserted. (14) "130" written on page 41, line 1 and line 13 of the specification is corrected to r930J. (15) r130J written on page 42, line 7 of the specification is corrected to "930". (16) Correct r130J described on page 43, line 8 of the specification as r930J. (17) r130J stated on page 44, line 5 of the specification is corrected to r930J. (18) Specification page 45, line 6, line 10, and line 16
The "130" written in each line is corrected to r930J. (19) Insert "This address input corresponds to the address of the consequent membership function" next to "Output." written on page 47, line 12 of the specification. (20) “Output (A
〉" should be corrected as "output (Aku)." (21) r stated in page 51, lines 5 to 6 of the specification.
(Nx (N-1) l /2J to r (N-1)
Correct it with J. (22) rl 3B stated on page 62, line 2 of the specification
(H) J to r315 (binary code “100111”
011")". (23) Insert ``division between binary codes'' after ``with reference'' on page 63, line 15 of the specification. (24) “Bit” described on page 63, line 17 of the specification
Insert ``noketa'' after . (25) [2n] written on page 64, line 13 of the specification is corrected to "21". (26) r stated in the first to second lines of page 65 of the specification
smc+scc+1=smc-3cCJ to rsmc to S
As the complement of mC, SmC+Sc C+1=ScC-5
Correct it to mCJ. (27) Figures 1810, 12, and 29 will be corrected as shown in the attached sheet. Figure 12

Claims (5)

【特許請求の範囲】[Claims] （１）入力されたバイナリデータにより推論を行なうデ
ィジタルファジィ回路において、各推論結果毎の面積を
予め定められた複数の位置に出力する出力回路を具備す
るディジタルファジィ回路。(1) A digital fuzzy circuit that performs inference based on input binary data, which includes an output circuit that outputs the area of each inference result to a plurality of predetermined positions. （２）前記出力回路は各推論結果毎の面積をそれぞれ指
定されたパラメータで乗算または除算する複数の演算回
路と、演算結果を予め定められた複数の位置に出力する
回路とを具備することを特徴とする請求項１に記載のデ
ィジタルファジィ回路。(2) The output circuit includes a plurality of arithmetic circuits that multiply or divide the area of each inference result by a designated parameter, and a circuit that outputs the arithmetic results to a plurality of predetermined positions. The digital fuzzy circuit according to claim 1. （３）前記指定されたパラメータの総和は１であること
を特徴とする請求項２に記載のディジタルファジィ回路
。(3) The digital fuzzy circuit according to claim 2, wherein the sum of the specified parameters is 1. （４）前記出力回路は前記複数の位置が同一の位置であ
る場合前記複数の演算回路のうちのいずれか１つの演算
結果を選択する選択回路をさらに具備することを特徴と
する請求項２に記載のディジタルファジィ回路。(4) The output circuit further includes a selection circuit that selects the calculation result of any one of the plurality of calculation circuits when the plurality of positions are the same position. The digital fuzzy circuit described. （５）前記出力回路は前記複数の位置が同一の位置であ
る場合前記複数の演算回路をバイパスする回路をさらに
具備することを特徴とする請求項２に記載のディジタル
ファジィ回路。(5) The digital fuzzy circuit according to claim 2, wherein the output circuit further includes a circuit that bypasses the plurality of arithmetic circuits when the plurality of positions are the same position.