JPH02172094A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期形記憶部を内蔵する半導体集積回路に関す
るものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit incorporating a synchronous storage section.
汎用音声信号処理プロセッサ（ＤＳＳＰＩ）の処理能力
を向上させるためには効率の良いデータ転送、データ蓄
積が不可欠とされている。Efficient data transfer and data storage are essential to improving the processing capacity of a general-purpose audio signal processor (DSSPI).
第５図は例えば昭和６０年度電子通信学会総合全国大会
においてｒ ＤＳＳＰＩの２ボ一トデータＲＡＭ Ｊに
関して報告された２ポ一トＲＡＭの動作タイミングを示
すタイミング図である。２ポ一トＲＡＭからなる同期形
記憶部は、汎用音声信号処理プロセッサ（ＤＳＳＰｌ）
の４相クロツクを用いて、ビット線プリチャージ、ワー
ド線駆動、センスアンプ動作等を１マシンサイクル単位
で行うが、具体的にそれらの各動作のタイミングを説明
すると、サイクルＴ１においてビット線等のプリチャー
ジ動作、アドレス信号のデコードを行う。サイクルＴ２
においてビ・ント線へのデータ読み出しのためのディス
チャージを行い、このサイクルＴ２からサイクルＴ４ま
での間においてワード線駆動を行う。またサイクルＴ３
からサイクルＴ４においてセンスアンプの動作、出カバ
２ファの動作を行う。そして、これらの動作時には各信
号線に電流が流れて電力を消費する。FIG. 5 is a timing diagram showing the operation timing of a 2-point RAM, which was reported for example at the 1985 National Institute of Electronics and Communication Engineers General Conference regarding the 2-point data RAM J of rDSSPI. The synchronous storage unit consisting of 2-point RAM is a general-purpose audio signal processing processor (DSSPl).
Bit line precharging, word line driving, sense amplifier operations, etc. are performed in one machine cycle using the four-phase clock of Performs precharge operation and address signal decoding. Cycle T2
Discharging for reading data to the bit line is performed in the cycle T2, and word line driving is performed from cycle T2 to cycle T4. Also cycle T3
From then on, in cycle T4, the sense amplifier operates and the output cover 2F operates. During these operations, current flows through each signal line, consuming power.
第６図はこのような動作を行う同期形記憶部１゜のブロ
ック図である。同期形記憶部１０には、サイクルＴＩの
同期信号ＳＳ１、サイクルＴ２の同期信号ＳＳ２、サイ
クルＴ３の同期信号ＳＳ３及びサイクルＴ４の同期信号
ＳＳ４が夫々人力される。また前記同期信号ＳＳＩはア
ドレス信号ＭＤＩのビットと対応する複数のアドレスレ
ジスタ３０．３０．３０・・・へ入力されており、アド
レスレジスタ３０．３０．３０・・・は同期信号ＳＳＩ
に同期して第１のアドレス信号ＭＤＩを取り込んで保持
し、また同期記憶部２５へ第２のアドレス信号ＡＤ２を
入力するようになっている。FIG. 6 is a block diagram of a synchronous storage unit 1° that performs such operations. The synchronous storage unit 10 receives a synchronous signal SS1 of cycle TI, a synchronous signal SS2 of cycle T2, a synchronous signal SS3 of cycle T3, and a synchronous signal SS4 of cycle T4. Further, the synchronization signal SSI is input to a plurality of address registers 30, 30, 30, . . . corresponding to the bits of the address signal MDI, and the address registers 30, 30, 30, .
It takes in and holds the first address signal MDI in synchronization with , and also inputs the second address signal AD2 to the synchronous storage section 25.
そして同期型記憶ブロック１０は出力データＤＴを出力
する。The synchronous storage block 10 then outputs output data DT.
従来の半導体集積回路に内蔵している同期形記憶部は前
述したように構成されているから、１マシンサイクル単
位で供給されるクロックにより、人力されるアドレス信
号の変化に関係なくＩマシンサイクルで動作する。即ち
、ビ・ント綿プリチャージ、アドレスデコード、ワード
線駆動、ビット線の電位変化によるセンスアンプ動作に
より、アドレスを読み出すための一連の動作を各マシン
サイクルで行っている。それ故、同期形記憶部がアクセ
スされず、入力アドレスが不変の場合あるいは繰り返し
同一アドレスの読出しを行っている場合にも毎回同じワ
ード線′とビット線のディスチャージをする読み出し動
作を行っている。それにより、同期形記憶部が不必要な
一連の読み出し動作をして半導体集積回路における消費
電力が必要以上に大きいという問題がある。Since the synchronous memory section built into a conventional semiconductor integrated circuit is configured as described above, the clock is supplied in units of one machine cycle, so that it can be stored in one machine cycle regardless of changes in the manually input address signal. Operate. That is, a series of operations for reading an address is performed in each machine cycle by precharging the memory, address decoding, word line driving, and sense amplifier operation based on changes in bit line potential. Therefore, even when the synchronous storage section is not accessed and the input address remains unchanged, or when the same address is repeatedly read, the same read operation is performed in which the word line and bit line are discharged each time. This causes a problem in that the synchronous storage section performs a series of unnecessary read operations and the power consumption in the semiconductor integrated circuit is unnecessarily large.
本発明は斯かる問題に鑑み、消費電力が極めて少ない同
期形記憶部内蔵の半導体集積回路を提供することを目的
とする。SUMMARY OF THE INVENTION In view of such problems, it is an object of the present invention to provide a semiconductor integrated circuit with a built-in synchronous memory section that consumes extremely little power.
本発明に係る半導体集積回路は、第１の同期信号でアド
レスデータを取り込む第１のレジスタと、前記第１の同
期信号の位相と異なる第２の同期信号で前記第１のレジ
スタの保持データを取り込む第２のレジスタと、前記第
１の同期信号で前記第２のレジスタの保持データを取り
込む第３のレジスタと、第１のレジスタの保持データと
前記第３のレジスタの保持データとの一致、不一致を示
す第１の制御信号を出力する第１の制御回路と、前記第
１の制御信号が不一致を示す場合に前記第２の同期信号
に同期した前記第２の制御信号を出力し、一致を示す場
合に第２の制御信号の出力を禁ずる第２の制御回路とを
備え、前記第２の制御信号及び前記第２のレジスタの保
持データであるアドレス信号を前記同期形記憶部へ入力
する。The semiconductor integrated circuit according to the present invention includes a first register that takes in address data using a first synchronization signal, and a second synchronization signal that is different in phase from the first synchronization signal to read data held in the first register. a second register to take in, a third register to take in the data held in the second register by the first synchronization signal, and a match between the data held in the first register and the data held in the third register; a first control circuit that outputs a first control signal indicating a mismatch; and a first control circuit that outputs the second control signal synchronized with the second synchronization signal when the first control signal indicates a mismatch; a second control circuit that prohibits the output of the second control signal when the second control signal is indicated, and inputs the second control signal and an address signal that is data held in the second register to the synchronous storage section. .
（作用〕
第１の制御回路は第１のレジスタの保持データと第３の
レジスタの保持データとの一致、不一致を示す第１の制
御信号を出力する。第２の制御回路は第１の制御信号が
保持データの不一致を示す場合には第２の制御信号を出
力し、一致を示す場合には第２の制御信号の出力を禁止
する。(Operation) The first control circuit outputs a first control signal indicating whether the data held in the first register and the data held in the third register match or do not match. If the signal indicates a mismatch in the held data, the second control signal is output, and if the signal indicates a match, output of the second control signal is prohibited.
第１．第２の制御信号及び第２のレジスタの保持データ
であるアドレス信号を同１１ＪＩ型記憶部へ人力する。1st. A second control signal and an address signal, which is data held in the second register, are manually input to the 11JI storage section.
これにより同期形記憶部は、保持データが一致の場合に
は一連のデータ読み出し動作を行わない。As a result, the synchronous storage section does not perform a series of data read operations when the held data match.
以下本発明をその実施例を示す図面により詳述する。第
１図は本発明に係る半導体集積回路のブロック図である
。第１のアドレス信号ＡＤＩの各ビットに対応して第１
の制御回路たる複数の制御回路４，４．４・・・を設け
ており、その制御回路４゜４．４・・・には第１のアド
レス信号Ａ口１及び第１゜第２の同期信号５ＳＩＯ，５
Ｓ２０が入力されている。また前記第２の同期信号５Ｓ
２０はＡＮＤゲート７の一入力端子へ入力されている。The present invention will be described in detail below with reference to drawings showing embodiments thereof. FIG. 1 is a block diagram of a semiconductor integrated circuit according to the present invention. The first address signal ADI corresponds to each bit of the first address signal ADI.
A plurality of control circuits 4, 4.4, . . . are provided as control circuits, and the control circuits 4, 4. Signal 5SIO, 5
S20 has been input. Further, the second synchronization signal 5S
20 is input to one input terminal of the AND gate 7.
前記制御回路４，４．４・・・の各出力たる第１の制御
信号ＳＣＩは第２の制御回路の一部である多入力端子を
有するＯＲゲート６へ入力されており、その出力は第２
の制御回路の一部である前記ＡＮＤゲート７の低入力端
子へ人力されている。そしてＡＮＤゲート７の出力たる
第２の制御信号ＳＣ２は同期形記憶部１０へ入力されて
いる。また前記制御回路４゜４．４・・・の各出力たる
第２のアドレス信号ＡＤ２はともに同期形記憶部１０へ
入力されており、この同期形記憶部１０は出力データＤ
Ｔを出力するようにななっている。The first control signal SCI, which is the output of each of the control circuits 4, 4, 4, . 2
The low input terminal of the AND gate 7, which is a part of the control circuit, is input manually. The second control signal SC2, which is the output of the AND gate 7, is input to the synchronous storage section 10. Further, the second address signals AD2, which are the respective outputs of the control circuits 4, 4, 4, .
It is designed to output T.
第２図は制御回路４の回路図であり、第１．第２ 第３
のレジスタ１２．１３．１４及びＸＯＲゲート１５によ
り構成されている。そして第１のレジスタ１２には第１
の同期信号５ＳＩＯ及び第１のアドレス信号ＭＤＩが入
力され、その出力は第２のレジスタ１３及びＸＯＲゲー
ト１５の一入力端子へ入力されている。FIG. 2 is a circuit diagram of the control circuit 4. 2nd 3rd
It is composed of registers 12, 13, 14 and an XOR gate 15. The first register 12 has a first
The synchronization signal 5SIO and the first address signal MDI are inputted, and the output thereof is inputted to the second register 13 and one input terminal of the XOR gate 15.
第２のレジスタ１３には第２の同期信号５Ｓ２０が入力
されており、この第２のレジスタ１３から第２のアドレ
ス信号ＡＤ２が出力され、またその第２のアドレス信号
ＡＤ２は第３のレジスタ１４へ入力されている。第３の
レジスタ１４には前記第１の同期信号５ＳＩＯが入力さ
れており、その出力はＸＯＲゲート１５の低入力端子へ
入力されている。ＸＯＲゲート１５は第１の制御信号ｓ
ｅｔを出力する。A second synchronization signal 5S20 is input to the second register 13, a second address signal AD2 is output from the second register 13, and the second address signal AD2 is input to the third register 14. has been input to. The first synchronizing signal 5SIO is input to the third register 14, and its output is input to the low input terminal of the XOR gate 15. The XOR gate 15 receives the first control signal s
Output et.
第３図は同期形記憶部１０のブロック図である。FIG. 3 is a block diagram of the synchronous storage unit 10.
この同期形記憶部１０は、Ｘデコーダ１６．Ｙデコーダ
１８．Ｙセレクタ２０．ビット線プリチャージ回路２１
、メモリセルアレイ２３及び出力回路２４により構成さ
れている。そして第２のアドレス信号ＡＤ２の各ビット
がＸデコーダ１６及びＹデコード信号へ人力されている
。また第２の制御信号ＳＣ２はＸデコーダ１６及びビッ
ト線プリチャージ回路２１へ入力されている。ビット線
プリチャージ回路２１は各ビット線ＢＬを介してメモリ
セルアレイ２３と接続れている。This synchronous storage section 10 includes an X decoder 16. Y decoder 18. Y selector 20. Bit line precharge circuit 21
, a memory cell array 23 and an output circuit 24. Each bit of the second address signal AD2 is input to the X decoder 16 and the Y decode signal. Further, the second control signal SC2 is input to the X decoder 16 and the bit line precharge circuit 21. The bit line precharge circuit 21 is connected to the memory cell array 23 via each bit line BL.
Ｘデコ−タ’１６は各ワード線孔を介してメモリセルア
レイ２３と接続されている。メモリセルアレイ２３は、
Ｙデコーダ１８からデコード信号ＳＤＣが入力されてい
るＹセレクタ２０とビット線ＢＬを介して接続されてお
り、Ｙセレクタ２０は出力回路２４と接続されている。The X decoder '16 is connected to the memory cell array 23 through each word line hole. The memory cell array 23 is
It is connected via a bit line BL to a Y selector 20 to which a decode signal SDC is input from the Y decoder 18, and the Y selector 20 is connected to an output circuit 24.
そして出力回路２４は出力データＤＴを出力するように
なっている。The output circuit 24 is configured to output output data DT.
次にこのように構成した半導体集積回路の動作を第１図
、第２図及び第３図により説明する。Next, the operation of the semiconductor integrated circuit configured as described above will be explained with reference to FIGS. 1, 2, and 3.
第１のアドレス信号ＡＤＩが制御回路４．４．４・・・
へ入力されると、この制御回路４，４．４・・・では、
第１のアドレス信号ＭＤＩが第１の同期信号５ＳＩＯに
同期して第１のレジスタ１２に保持され、第１のレジス
タ１２の保持データは第２の同期信号５Ｓ２０に同期し
て第２のレジスタ１３に保持される。また、第２のレジ
スタ１３のデータは第１の同期信号５ＳＩＯに同期して
第３のレジスタ１４に保持される。そして第２のレジス
タ１３のデータは第２のアドレス信号ＡＤ２として出力
される。そして第１のレジスタ１２のデータは第３のレ
ジスタ１４のデータ、即ち１サイクル前に第１のレジス
タ１２に保持されていたデータと排他的論理和が成立し
、ＸＯＲゲート１５は現サイクルと１サイクル前とのア
ドレスの一致。The first address signal ADI is the control circuit 4.4.4...
When input to the control circuit 4, 4.4...,
The first address signal MDI is held in the first register 12 in synchronization with the first synchronization signal 5SIO, and the data held in the first register 12 is held in the second register 13 in synchronization with the second synchronization signal 5S20. is maintained. Furthermore, the data in the second register 13 is held in the third register 14 in synchronization with the first synchronization signal 5SIO. The data in the second register 13 is then output as a second address signal AD2. Then, the data in the first register 12 is exclusive-ORed with the data in the third register 14, that is, the data held in the first register 12 one cycle before, and the XOR gate 15 is Address match with previous cycle.
不一致を示す第１の制御信号ＳＣＩを出力する。ここで
は第２の制御信号ＳＣ２は、データが不一致の場合に「
Ｈ」、一致の場合に「Ｌ」となる。制御回路４，４．４
・・・の出力のうち第１の制御信号ＳＣＩがＯＲゲート
６へ入力され、第２の同期信号５Ｓ２０とＯＲゲート６
の出力とによりＡＮＤゲート７の論理が成立して第１の
アドレス信号ＭＤＩが現サイクルと１サイクル前とで異
なった場合にのみ第２の制御信号ＳＣ２を同期形記憶部
１０へ入力する。A first control signal SCI indicating a mismatch is output. Here, the second control signal SC2 is "
"H", and "L" if there is a match. Control circuit 4, 4.4
The first control signal SCI among the outputs of... is input to the OR gate 6, and the second synchronization signal 5S20 and the OR gate 6
The logic of the AND gate 7 is established by the output of , and the second control signal SC2 is input to the synchronous storage section 10 only when the first address signal MDI is different between the current cycle and one cycle before.
一方、制御回路４，４．４・・・から出力される第２の
アドレス信号＾Ｄ２はそのまま同期形記憶部ｌＯへ入力
される。On the other hand, the second address signal ^D2 output from the control circuits 4, 4, 4, . . . is inputted as is to the synchronous storage unit IO.
同期形記憶部１０は第２の同期信号５Ｓ２０と同期して
いる第２の制御信号ＳＣ２が入力されている場合のみ、
前述した一連のデータ読み出し動作を行い、第１のアド
レス信号ＭＤＩが変化せず、即ち第２の制御信号ＳＣ２
が「Ｌ」となっている場合は、そのようなデータの読み
出し動作を行わない。The synchronous storage unit 10 only receives the second control signal SC2 that is synchronized with the second synchronization signal 5S20.
After performing the above-described series of data read operations, the first address signal MDI remains unchanged, that is, the second control signal SC2
is "L", such data read operation is not performed.
更に具体的な動作を同期形記憶部１０の内部信号のタイ
ミングチャートを示した第４図について説明する。More specific operations will be described with reference to FIG. 4, which shows a timing chart of internal signals of the synchronous storage unit 10.
この第４図においてＭＯ，？１１・・・Ｍ５のマシンサ
イクルは同期形記憶部１０の各動作を基準にして区切っ
である。In this figure 4, MO, ? 11...M5 machine cycles are divided based on each operation of the synchronous storage unit 10.
同期形記憶部１０へ入力される第２のアドレス信号ＡＤ
２（第１図、第２図参照）はマシンサイクル間。Second address signal AD input to synchronous storage unit 10
2 (see Figures 1 and 2) is between machine cycles.
Ｍｌ、 Ｍ４． Ｍ５のサイクル単位で変化し、マシン
サイクルＭ２． Ｍ３． Ｍ４の３サイクルは変化して
いない。Ml, M4. The machine cycle M2. M3. Three cycles of M4 remain unchanged.
そして現サイクルと１サイクル前との保持データの一致
、不一致を示す第１の制御信号ＳＣＩはマシンサイクル
Ｍ２の第１の同期信号５ＳＩＯに同期して「Ｌ」になり
、マシンサイクルＭ４の第１の同期信号５ＳＩＯに同期
してｒＨ，になる。この第１の制御信号ＳＣＩ と第２
の制御信号ＳＣ２の論理積であり、同期形記憶部１０に
対する同期信号である第２の制御信号ＳＣ２はマシンサ
イクルＭ３から旧の期間中「Ｌ」に保持される。そのた
めその期間、ビット線ＢＬ、 ワード線孔の電位は変化
せずマシンサイクルＭ２のアドレスに対応するデータを
出力し続ける。Then, the first control signal SCI indicating whether the held data of the current cycle and one cycle before match or disagree becomes "L" in synchronization with the first synchronizing signal 5SIO of machine cycle M2, and the first control signal SCI of the machine cycle M4 becomes "L". It becomes rH in synchronization with the synchronization signal 5SIO. This first control signal SCI and the second
The second control signal SC2, which is the AND of the control signals SC2 and is a synchronization signal for the synchronous storage unit 10, is held at "L" during the previous period from machine cycle M3. Therefore, during that period, the potentials of the bit line BL and word line hole do not change and data corresponding to the address of machine cycle M2 continues to be output.
同様に同期形記憶部１０の出力データＤＴは、マシンサ
イクルＭ２からＭ４の期間中、マシンサイクル間のデー
タを出力し続ける。したがって、マシンサイクルＭ３．
Ｍ４の期間中、同期形記憶部１０はビット線ＢＬ等に
対するプリチャージ動作、ワード線駆動、ビット線ディ
スチャージ、センスアンプ動作の一連のデータ読み出し
動作を行なわない。Similarly, the output data DT of the synchronous storage section 10 continues to output data between machine cycles during the period from machine cycles M2 to M4. Therefore, machine cycle M3.
During the period M4, the synchronous storage unit 10 does not perform a series of data read operations such as precharging the bit line BL, word line driving, bit line discharge, and sense amplifier operation.
このような動作は同期形記憶部１０のデータ読み出し時
の動作であるが、データの書き込み時の動作も同様にし
て行われる。Such an operation is an operation when reading data from the synchronous storage unit 10, but an operation when writing data is performed in the same way.
なお、本実施例では同期形記憶部１０にＲＡＭを用いて
説明したがＲＯＭを用いても同様である。また第２の制
御回路は１つのＯＲゲート６及び１つのＡＮＤゲート７
の組合せで構成したが、他の論理ゲートによる組合せに
よって構成してもよい。Note that although the present embodiment has been described using a RAM as the synchronous storage section 10, the same applies even if a ROM is used. The second control circuit also includes one OR gate 6 and one AND gate 7.
Although it is configured by a combination of , it may also be configured by a combination of other logic gates.
以上詳述したように本発明の半導体集積回路は、それに
内蔵する同期形記憶部へ入力すべき複数の同期信号を、
同様に入力されるアドレス信号の現サイクルと１サイク
ル前のデータとが相異した場合にのみ人力して、同期形
記憶部が一連のデータ読み出し動作を行う。したがって
、複数のサイクルにわたって、入力されるアドレス信号
が変化しない場合は、一連のデータ読み出し動作を行わ
ず、入力アドレス信号に対するデータを出力し続ける。As described in detail above, the semiconductor integrated circuit of the present invention receives a plurality of synchronization signals to be input to the synchronous storage section built therein.
Similarly, the synchronous storage unit manually performs a series of data read operations only when the current cycle of the input address signal and the data one cycle before are different. Therefore, if the input address signal does not change over a plurality of cycles, a series of data read operations is not performed and data corresponding to the input address signal continues to be output.
それ故、本発明は、従来、サイクル単位で行っていたビ
ット線等に対するとプリチャージ動作、ワード線の駆動
、ビット線へのデータ読み出しのためのビット線のディ
スチャージ、センスアンプ動作の一連のデータ読み出し
動作を必要とせず、同期形記憶部を内蔵している半導体
集積回路の消費電力を減少させることができ、消費電力
が少ない優れた半導体集積回路を提供できる。Therefore, the present invention can perform a series of data precharging operations for bit lines, etc., which were conventionally performed on a cycle-by-cycle basis, driving word lines, discharging the bit lines for reading data to the bit lines, and performing sense amplifier operations. The power consumption of a semiconductor integrated circuit that does not require a read operation and has a built-in synchronous storage section can be reduced, and an excellent semiconductor integrated circuit with low power consumption can be provided.
第１図は本発明に係る半導体集積回路のブロック図、第
２図及び第３図はその制御回路及び同期形記憶部のブロ
ック図、第４図は同期形記憶部の内部信号のタイミング
チャート、第５図は従来の半導体集積回路に内蔵してい
る同期形記憶部の動作のタイミングチャート、第６図は
同期形記憶部を内蔵している従来の半導体集積回路のブ
ロック図である。
４．４．４・・・４・・制御回路 ６・・ＯＲゲート７
・・ＡＮＤゲート１０・・同期形記憶部 １２・・第１
のレジスタ １３・・第２のレジスタ １４・・第３の
レジスタ １５・・ＸＯＲゲート １６・・Ｘデコーダ
１８・・Ｙデコーダ ２０・・Ｙセレクタ ２１・・
ビット線プリチャージ回路 ２３・・メモリセルアレイ
２４・・出力回路
なお、図中、同一符号は同一、又は相当部分を示す。FIG. 1 is a block diagram of a semiconductor integrated circuit according to the present invention, FIGS. 2 and 3 are block diagrams of its control circuit and synchronous storage section, and FIG. 4 is a timing chart of internal signals of the synchronous storage section. FIG. 5 is a timing chart of the operation of a synchronous memory section incorporated in a conventional semiconductor integrated circuit, and FIG. 6 is a block diagram of a conventional semiconductor integrated circuit incorporating a synchronous memory section. 4.4.4...4...Control circuit 6...OR gate 7
...AND gate 10...Synchronous storage section 12...1st
Register 13...Second register 14...Third register 15...XOR gate 16...X decoder 18...Y decoder 20...Y selector 21...
Bit line precharge circuit 23...Memory cell array 24...Output circuit In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
期形記憶部を内蔵する半導体集積回路において、 第１の同期信号でアドレスデータを取り込 む第１のレジスタと、前記第１の同期信号の位相と異な
る第２の同期信号で前記第１のレジスタの保持データを
取り込む第２のレジスタと、前記第１の同期信号で前記
第２のレジスタの保持データを取り込む第３のレジスタ
と、第１のレジスタの保持データと第３のレジスタの保
持データとの一致、不一致を示す第１の制御信号を出力
する第１の制御回路と、前記第１の制御信号が前記不一
致を示す場合に前記第２の同期信号に同期した第２の制
御信号を出力し、前記一致を示す場合に第２の制御信号
の出力を禁ずる第２の制御回路とを備え、前記第２の制
御信号及び前記第２のレジスタの保持データであるアド
レス信号を前記同期型記憶部へ入力すべく構成してある
ことを特徴とする半導体集積回路。(1) In a semiconductor integrated circuit including a synchronous storage section into which a plurality of synchronization signals and address signals are input, a first register that takes in address data in response to a first synchronization signal; a second register that captures data held in the first register using a second synchronization signal different in phase; a third register that captures data held in the second register using the first synchronization signal; a first control circuit that outputs a first control signal indicating a match or mismatch between the data held in the register and the data held in the third register; a second control circuit that outputs a second control signal synchronized with the second synchronization signal, and prohibits output of the second control signal when the coincidence is indicated; A semiconductor integrated circuit characterized in that the semiconductor integrated circuit is configured to input an address signal, which is data held in a register, to the synchronous storage section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63327064A JP2963953B2 (en) | 1988-12-24 | 1988-12-24 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63327064A JP2963953B2 (en) | 1988-12-24 | 1988-12-24 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02172094A true JPH02172094A (en) | 1990-07-03 |
| JP2963953B2 JP2963953B2 (en) | 1999-10-18 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63327064A Expired - Fee Related JP2963953B2 (en) | 1988-12-24 | 1988-12-24 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2963953B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572479A (en) * | 1995-03-06 | 1996-11-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having a synchronous type memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124088A (en) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | Semiconductor storage device |
-
1988
- 1988-12-24 JP JP63327064A patent/JP2963953B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124088A (en) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | Semiconductor storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572479A (en) * | 1995-03-06 | 1996-11-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having a synchronous type memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2963953B2 (en) | 1999-10-18 |
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