JPH02170688A - Multiplex transmission method and signal generating device and signal reproducing device for this method - Google Patents
Multiplex transmission method and signal generating device and signal reproducing device for this methodInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多重伝送システムに係り、特番こ現行テレビ
ジョン信号にディジタル符号化した音声信号など他の情
報を多重伝送する多重伝送方式及びその送信側に用いる
信号発生装置と受信側に用いる信号再生装置に関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a multiplex transmission system, and relates to a multiplex transmission system for multiplexing and transmitting special numbers and other information such as digitally encoded audio signals on current television signals. The present invention relates to a signal generating device used on the transmitting side and a signal reproducing device used on the receiving side.
さらに本発明は、衛星放送テレビジョン信号を共同受信
し分配するに好適な多重伝送方法、分配して出力するた
めの多重信号の発生装置、それを受信し再生する受信再
生装置、共同受信分配装置及び衛星放送テレビ受像機に
も関するものである。Furthermore, the present invention provides a multiplex transmission method suitable for jointly receiving and distributing satellite broadcast television signals, a multiplex signal generating device for distributing and outputting, a receiving and reproducing device for receiving and reproducing the same, and a joint reception and distribution device. and also relates to satellite television receivers.
従来、ディジタル符号化された音声信号（以下ＰＣＭ音
声と略す）を映像信号に多重して伝送する方法について
は、昭和５８年６月発行財団法人電波技術協会編の衛星
放送受信技術調査報告書第１部「術屋放送受信機」で報
告されている。その内容を以下に示す。４．２ＭＨｚま
でのＮＴａＣ方式の映像信号に５．７２７２ＭＨｚの副
搬送波が周波数を違えて多重されている。その副搬送波
はＰＣＭ音声でＱＰＳＫ変調されている。しかし、この
方式は、副搬送波周波数が現行地上テレビジョン放送の
帯域外であるため、現行地上テレビジョン放送と両立性
を得ながら実施することは出来ない。Conventional methods for multiplexing and transmitting digitally encoded audio signals (hereinafter referred to as PCM audio) with video signals are described in Satellite Broadcasting Receiving Technology Survey Report No. 1 edited by the Radio Technology Association, published in June 1982. It is reported in Part 1, ``Jutsuya Broadcast Receiver''. The contents are shown below. A subcarrier of 5.7272 MHz is multiplexed at a different frequency on an NTaC video signal up to 4.2 MHz. Its subcarrier is QPSK modulated with PCM audio. However, this method cannot be implemented while maintaining compatibility with current terrestrial television broadcasting because the subcarrier frequency is outside the band of current terrestrial television broadcasting.
また、テレビジ欝ン信号に他の情報を多重する方法は特
開昭４９−８４７２８号公報に記載されているように、
映倫搬送波と直交位相関係を持つ搬送波を他の情報で変
調し映倫信号で変調された映像搬送波と合成して伝送す
る直交変調方式が知られていた。この直交変調方式の現
行テレビジョン受信機化対する多重すべき信号による妨
害を低減する方式として、テレビジョン受信機のナイキ
ストフィルタの逆特性を送信側の多重信号に加えること
については、社団法人電子通信学会発行電子通信学会技
術研究報告、 Ｖｏｌ、 ８６ Ｍｌ ２４６の第６５
頁から第７２頁１９８６年１１月２７日記載の通信方式
０８８６−８２「映像搬送波の直交変調による高精細画
像の伝送」において論じられている。Furthermore, a method for multiplexing other information onto a television signal is described in Japanese Patent Application Laid-Open No. 49-84728.
An orthogonal modulation method was known in which a carrier wave having an orthogonal phase relationship with the Eirin carrier wave is modulated with other information and combined with a video carrier wave modulated by the Eirin signal for transmission. As a method for reducing interference caused by signals to be multiplexed in current television receivers using this orthogonal modulation method, the Incorporated Association of Electronic Communication Published by the Institute of Electronics and Communication Engineers Technical Research Report, Vol. 86 Ml 246 No. 65
It is discussed in Communication System No. 0886-82, "Transmission of High-Definition Images by Orthogonal Modulation of Video Carrier Waves," published on page 72, November 27, 1986.
さらに、現行地上テレビジョン放送への他の信号を多重
する方法については、昭和絽年１月に日本放送出版協会
より発行された日本放送協会編の放送技術双ｙ４２「放
送方式」の２０５頁から２０８頁に記載されている。し
かし、高品質なＰＣＭ音声を伝送するために必要な伝送
レート約１メガビット／秒以上を得る方式については記
載されていなかった。Furthermore, regarding the method of multiplexing other signals to the current terrestrial television broadcasting, please refer to page 205 of Broadcasting Technology Dictionary Y42 "Broadcasting Methods" edited by the Japan Broadcasting Corporation, published by the Japan Broadcasting Publishing Association in January 1939. It is described on page 208. However, there is no description of a method for obtaining a transmission rate of approximately 1 megabit/second or higher, which is necessary for transmitting high-quality PCM audio.
また、衛星放送などの共同受信については、昭和５９年
１０月１日兼六館出版■発行・遠藤、泉共著の［改訂
放送衛星の基礎知識」の果１９０頁から第１９６頁に示
されているように、受信した衛星放送信号をいったん復
調した後、地上放送信号（ＶＨＦ 、ＵＨＦ ）と同一
信号型式になるように再変調してから分配する方式があ
る。Regarding joint reception of satellite broadcasting, etc., please refer to the [revised
As shown on pages 190 to 196 of "Basic Knowledge of Broadcasting Satellites," the received satellite broadcasting signal is once demodulated and then regenerated so that it has the same signal format as the terrestrial broadcasting signal (VHF, UHF). There is a method of modulating and then distributing it.
この場合には、ＶＨＦ帯あるいはＵＨＦ帯の空きチャネ
ル１チヤネルを使って衛星放送信号を分配できるという
利点があるが、衛星放送信号本来の高品質のディジタル
音声信号や独立データ（テレビ信号とは関係のない独立
したデータも衛星放送信号化は含まれている）の分配、
伝達は帯域的に見て不可能である。同書では、これら高
品質なディジタル音声信号や独立データを分配するには
、さらに別の空きチャネルを用いて、ディジタル音声信
号や独立データを乗せて伝送しているＰＣＭ副搬送波成
分を分配するか、ＵＨＦ帯のほとんどすべてであるωチ
ャネル分に相当する３００ＭＨｚ帯域を用いて術里放送
１５チャネル分の帯域を分配するか、あるいは１ＧＨｘ
ＷＩ伝送用のケーブルを開化設置して、受信衛星放送信
号をＩＧＨｚにダウンコンバートした後、これにより分
配するかの方法があることを示している。In this case, the advantage is that the satellite broadcast signal can be distributed using one vacant channel in the VHF band or UHF band, but it is possible to distribute the satellite broadcast signal using the high-quality digital audio signal originally intended for the satellite broadcast signal and independent data (unrelated to the TV signal). No independent data distribution (also satellite signalization included),
Transmission is impossible in terms of bandwidth. In this book, in order to distribute these high-quality digital audio signals and independent data, it is necessary to use another free channel to distribute the PCM subcarrier components carrying the digital audio signals and independent data. Either use the 300MHz band, which corresponds to the omega channel, which is almost all of the UHF band, to distribute the band for 15 channels of broadcasting, or use 1GHz x
This shows that there is a method of installing a cable for WI transmission, down-converting the received satellite broadcast signal to IGHz, and then distributing it.
しかし、これらの分配方法では、伝送チャネルの増加や
新しいケーブルの設置などを要し、従来設備を有効活用
して分配するということは困難である。However, these distribution methods require an increase in the number of transmission channels and the installation of new cables, making it difficult to effectively utilize conventional equipment for distribution.
上記従来技術は、約１メガビット／秒以上の伝送レート
の信号を現行地上テレビジョン放送に多重して伝送する
点について配慮がされておらず、高品質のＰＣＭ音声を
多重伝送できない問題があった。The above-mentioned conventional technology does not take into consideration the fact that signals with a transmission rate of approximately 1 megabit/second or more are multiplexed and transmitted on current terrestrial television broadcasting, and there is a problem in that high-quality PCM audio cannot be multiplexed and transmitted. .
また上記従来技術は、直交変調方式の現行テレビジョン
受信機の検波方式が包絡線検波などの場合の多重信号１
こよる現行テレビジョン受信機の再生画像への妨害の問
題があった。In addition, the above-mentioned conventional technology is applicable to a multiplexed signal 1 when the detection method of the current television receiver using the orthogonal modulation method is envelope detection or the like.
There is a problem in that this interferes with the reproduced images of current television receivers.
また、直交変調伝送におけるゴーストなどによる伝送路
特性の劣化などによって多重信号へ及ぼす映倫信号から
の妨害の問題があった。Additionally, there is a problem of interference from the video signal to the multiplexed signal due to deterioration of transmission path characteristics due to ghosts and the like in orthogonal modulation transmission.
これら直交多重による多重信号量妨害を低減しつつＰＣ
Ｍ音声などの他の情報を多重伝送することが本発明の解
決しようとする課題である。PC while reducing multiplexed signal amount interference due to these orthogonal multiplexing.
The problem to be solved by the present invention is to multiplex transmit other information such as M voice.
本発明の目的は、直交変調で多重伝送された多重信号量
妨害を低減するに有効な多重伝送方法とその信号を生成
する信号発生装置およびその信号を受信再生するに有効
な信号再生装置を提供することにある。An object of the present invention is to provide a multiplex transmission method effective for reducing interference caused by the amount of multiplexed signals multiplexed and transmitted by orthogonal modulation, a signal generator for generating the signal, and a signal reproducing device effective for receiving and reproducing the signal. It's about doing.
上記目的は、ＰＣＭ音声などの他の情報である多重信号
を映像信号の１水平走査期間あるいは１フイールド（垂
直走査）期間あるいはｌフレーム（２フイールド）期間
などある一定期間前の多重信号と加算処理された信号で
、上記映像搬送波と直交位相の関係にした直交搬送波を
振幅変調し、上記映像信号で残留側波帯振幅変調された
搬送波番こ比べて低いレベルで振幅変調された搬送波と
合成された後に伝送される多重伝送方法とし、またその
信号発生装置として、映像信号を伝送する搬送波の発生
回路から！３５位相の搬送波を得る移相器と、信号を映
像信号の１水平走査期間あるいは１フイールド（垂直走
査）期間あるいは１フレーム（２フイールド）期間の時
間などある一定時間遅延させる遅延回路と、多重信号と
前記遅延回路の出力信号とを加算しその出力の一方を前
記遅延回路の入力とする加算処理回路と、この加算処理
回路の出力で上記移相器の出力を振幅変調する変調回路
と、前記変調回路の出力と上記映像信号で残留側波帯振
幅変調された波とを合成する合成回路とを設けることと
し、また、多重信号で前記映像信号で変調される搬送波
と直交位相関係を有した搬送波を変調した後、前記振幅
変調した搬送波と合成して多重伝送された多重伝送信号
を復調する受信機（信号再生装置）において、搬送波再
生回路と同期検波回路により直交位相関係で多重伝送さ
れた多重伝送信号を検波した後の信号を映像信号の１水
平走査期間あるいはｌフィールド（垂直走査）期間ある
いはｌフレーム（２フイールド）期間など一定期間遅延
させる遅延回路を設けるとともにその遅延回路の出力信
号と前記検波した後の信号とを減算処理する減算回路を
設けることにより達成される。The above purpose is to add a multiplexed signal that is other information such as PCM audio to a multiplexed signal from a certain period before, such as one horizontal scanning period, one field (vertical scanning) period, or l frame (two field) period of a video signal. A quadrature carrier wave having a quadrature phase relationship with the video carrier wave is amplitude-modulated with the video signal, and the signal is combined with a carrier wave whose amplitude is modulated at a lower level than the residual sideband amplitude modulated carrier wave number with the video signal. This is a multiplex transmission method in which the video signal is then transmitted, and the signal generator is a carrier wave generation circuit that transmits the video signal! A phase shifter that obtains a carrier wave of 35 phases, a delay circuit that delays a signal for a certain period of time such as one horizontal scanning period, one field (vertical scanning) period, or one frame (two field) period of a video signal, and a multiplex signal. and an output signal of the delay circuit, and one of the outputs is input to the delay circuit; A synthesis circuit is provided for synthesizing the output of the modulation circuit and a wave modulated in residual sideband amplitude by the video signal, and the multiplexed signal has a quadrature phase relationship with a carrier wave modulated by the video signal. After modulating the carrier wave, a receiver (signal reproducing device) demodulates the multiplexed transmission signal by combining it with the amplitude-modulated carrier wave, and multiplexed transmission signals are multiplexed and transmitted in a quadrature phase relationship by a carrier wave regeneration circuit and a synchronous detection circuit. A delay circuit is provided to delay the signal after detecting the multiplexed transmission signal for a certain period of time, such as one horizontal scanning period, 1 field (vertical scanning) period, or 1 frame (2 field) period of the video signal, and the output signal of the delay circuit is This is achieved by providing a subtraction circuit that performs subtraction processing on the detected signal.
残留側波帯振幅変調する映像信号搬送波において両側波
帯を有し、一般的な幾幅変調されている帯域（Ｄ８Ｂ）
内に限定して、搬送波を映倫信号と多重信号とを直交関
係を持たせて変調することは、再生したｔｊ！に像信号
への音声信号の影響を少なくさせる。ここで多重信号の
変調度を映像信号より低くすることにより、包路線検波
で再生された映像信号へも多重信号の影響を少なくさせ
る作用がある。また多重信号は同期検波して再生される
ため、直交して変調された映像信号を復調せず、映像信
号から多重信号への妨害の影響は低減される。Residual sideband amplitude modulated video signal carrier wave has both sidebands and is a general width modulated band (D8B)
By modulating the carrier wave with the Eirin signal and the multiplexed signal in an orthogonal relationship, the reproduced tj! to reduce the influence of the audio signal on the image signal. By making the degree of modulation of the multiplexed signal lower than that of the video signal, there is an effect of reducing the influence of the multiplexed signal on the video signal reproduced by envelope detection. Furthermore, since the multiplexed signal is reproduced by synchronous detection, the orthogonally modulated video signal is not demodulated, and the influence of interference from the video signal to the multiplexed signal is reduced.
また、多重信号を受信再生する再生装置において、同期
検波回路と搬送波再生回路により多重された信号を検波
し、その後遅延回路により一定期間の遅延の後、減算回
路で減算を行うので、一定期間の間隔で生じる妨害を相
殺して除去することもできる。In addition, in a reproducing device that receives and reproduces multiplexed signals, the multiplexed signal is detected by a synchronous detection circuit and a carrier wave regeneration circuit, and then, after a certain period of delay by a delay circuit, subtraction is performed by a subtraction circuit. It is also possible to cancel and eliminate disturbances occurring at intervals.
特に、ゴーストなどによる伝送路特性の劣化などによっ
て生じる映像信号からの漏れなどの妨害については映像
信号の水平走査期間ごとあるいはフィールド（垂直走査
）期間ごと、あるいはフレーム期間ごとの強い相関性に
よって相殺できる。In particular, interference such as leakage from the video signal caused by deterioration of transmission path characteristics due to ghosts, etc. can be offset by the strong correlation between each horizontal scanning period, each field (vertical scanning) period, or each frame period of the video signal. .
また、映像信号の振幅変調されている帯域（Ｄ８Ｂ）は
約２ＭＨｚあり、ディジタル符号化された２値信号デー
タでも１〜２Ｍｂｐｍの伝送が可能でありＰＣＭ音声を
多重伝送するに適当である。Further, the amplitude modulated band (D8B) of the video signal is about 2 MHz, and even digitally encoded binary signal data can be transmitted at 1 to 2 Mbpm, which is suitable for multiplex transmission of PCM audio.
以下、本発明による受信機（信号再生装置）の一実施例
として現状の地上放送テレビジョンに音声信号などをデ
ィジタル符号化した信号データを多重伝送した場合の例
を第１図に示す、 １０１はアンテナ、１０２は高周
波増幅回路、１０３は周波数変換回路、１０４は受信機
用の再生ＩＰフィルタ、１０５は中間周波増幅回路、１
０６は映像信号検波回路、１０７は映像信号処理回路、
１０８は映像信号検波回路、１０９は音声中間周波増幅
回路、１１０は音声ＦＭ検波回路、１１１は音声信号出
力端子、１１２は帯域通過フィルタ％ １１３は同期検
波回路、１１４は搬送波再生回路、１１５は遅延回路、
１１６は減算回路、１１７は符号識別回路、１１８はク
ロック再生回路、１１９はディジタル信号処理回路、１
２０はディジタル・アナログ変換回路（以下ＤＡＣと略
す） 、 １２１はディジタル符号化して多重伝送され
た信号の出力端子、である。Hereinafter, as an embodiment of the receiver (signal reproducing device) according to the present invention, an example in which digitally encoded signal data such as audio signals etc. is multiplexed and transmitted to the current terrestrial broadcast television is shown in FIG. 1. An antenna, 102 is a high frequency amplification circuit, 103 is a frequency conversion circuit, 104 is a reproduction IP filter for the receiver, 105 is an intermediate frequency amplification circuit, 1
06 is a video signal detection circuit, 107 is a video signal processing circuit,
108 is a video signal detection circuit, 109 is an audio intermediate frequency amplification circuit, 110 is an audio FM detection circuit, 111 is an audio signal output terminal, 112 is a band pass filter%, 113 is a synchronous detection circuit, 114 is a carrier wave regeneration circuit, and 115 is a delay circuit,
116 is a subtraction circuit, 117 is a code identification circuit, 118 is a clock regeneration circuit, 119 is a digital signal processing circuit, 1
20 is a digital-to-analog conversion circuit (hereinafter abbreviated as DAC), and 121 is an output terminal for digitally encoded and multiplexed signals.
アンテナ１０１より入力したテレビジョン信号を高周波
増幅回路１０２で増幅し、周波数変換回路１０３で復調
用の中間周波に周波数変換し、受信機用の再生ＩＰフィ
ルタ１０４を介し、中間周波増幅回路１０５で増幅する
０選局は周波数変換回路１０３の局部発掘周波数を変え
ることで行われる。中間周波増幅回路１０５で増幅され
た信号から映倫信号帯域については映倫信号検波回路１
０６で検波し、映像信号処理回路１０７の出力を映倫信
号出力端子１０８に得る。A television signal input from an antenna 101 is amplified by a high-frequency amplification circuit 102, frequency-converted to an intermediate frequency for demodulation by a frequency conversion circuit 103, and amplified by an intermediate-frequency amplification circuit 105 via a reproduction IP filter 104 for a receiver. The zero tuning is performed by changing the local detection frequency of the frequency conversion circuit 103. The Eirin signal detection circuit 1 detects the Eirin signal band from the signal amplified by the intermediate frequency amplification circuit 105.
06, and the output of the video signal processing circuit 107 is obtained at the video signal output terminal 108.
一方、音声信号帯域については、音声中間周波増幅回路
１０９で増幅し、音声１ｉ’Ｍ検波回ｊｌｉ５１１０で
検波復調して音声信号出力端子１１１に音声信号を得る
１以上は従来のテレビジョン受信機と同一である。On the other hand, regarding the audio signal band, the audio intermediate frequency amplification circuit 109 amplifies the audio signal, the audio 1i'M detection circuit jli5110 detects and demodulates the audio signal, and outputs the audio signal to the audio signal output terminal 111. are the same.
以上番ζ加えて多重信号を復調するために、周波数変換
回路１０３の出力を帯域通過フィルタ１１２により多重
伝送信号帯域を選択して増幅し、同期検波回路１１３に
おいて、搬送波再生回路１１４で再生された搬送波に同
期した信号を用いて搬送波の振幅変調成分に直交した成
分で変調された信号を検波復調する。In addition, in order to demodulate the multiplexed signal, the output of the frequency conversion circuit 103 is amplified by selecting the multiplexed transmission signal band by the bandpass filter 112, and is regenerated by the carrier regeneration circuit 114 in the synchronous detection circuit 113. A signal synchronized with the carrier wave is used to detect and demodulate a signal modulated with a component orthogonal to the amplitude modulation component of the carrier wave.
その復調波形と遅延回路１１５を経て１水平期間遅延し
た復調波形を減算回路１１６で減算する。減算すること
で、コーストなどによる伝送路特性劣化による映像信号
からの妨害なと水平期間ごとに相関の多い映像からの妨
害は相殺して除去できる。A subtraction circuit 116 subtracts the demodulated waveform from the demodulated waveform that has passed through the delay circuit 115 and is delayed by one horizontal period. By subtracting, interference from the video signal due to deterioration of transmission path characteristics due to coasting, etc., and interference from the video that has a high correlation in each horizontal period can be canceled out and removed.
減算回路１１６で得られた３値ディジタル信号を符号識
別回路１１７とクロック再生回路１２１を用いて誤り率
の少ない点（いわゆるアイパターンの最大開口部）でデ
ィジタル符号にする。ディジタル信号処理回路１１９で
伝送途中で生じた誤りを誤り検出訂正符号を用いて検出
訂正する。−り検出訂正された後のディジタル信号をＤ
ＡＣ１２０でアナログ信号に変換して音声信号に戻して
ディジタル符号化した音声信号の出力端子１２１に得る
。The ternary digital signal obtained by the subtraction circuit 116 is converted into a digital code using a code identification circuit 117 and a clock recovery circuit 121 at a point with a low error rate (the so-called maximum opening of the eye pattern). The digital signal processing circuit 119 detects and corrects errors occurring during transmission using an error detection and correction code. - The digital signal after error detection and correction is
The AC 120 converts the signal into an analog signal, returns it to an audio signal, and outputs the digitally encoded audio signal to an output terminal 121.
伝送された２値のディジタル信号が減算回路１１６での
減算回路によって３値のディジタル信号になるなど減算
によって多値化することおよびその符号識別手法などに
ついては第５図〜第１９図において詳細な説明を行う。The subtraction circuit 116 converts the transmitted binary digital signal into a 3-value digital signal by subtracting it into a multi-value signal, and the code identification method is explained in detail in FIGS. 5 to 19. Give an explanation.
また、映倫信号からの妨害除去は次のような過程で行な
われる。ある水平走査期間のあるタイミングでＸなるデ
ータを送るとすると、１水平期間遅延して次の水平走査
期間のあるタイミングと同一タイミングでＹのデータを
送られる。受信機の遅延回路１１５と減算回路１１６に
より、１水平走査期間前に受けたＸと次の水平走査期間
で受けたＹが同一タイミングで減算されるので
ｘ−ｙ＝ｚ
となり、伝送に先だって送信側で処理する前の信号が得
られる。この伝送途中に映像信号からＧの妨害を受ける
とすると、映像信号が水平走査期間ごとに相関が多い画
像（縦じまなどの画像）では、ＸのタイミングでもＹの
タイミングでもＧの妨害を受けることとなる。減算回路
１１６により、（ｘ＋ｏ）−（ｙ＋ｏ）＝ｚ
となり、映像からの妨害が相殺される。ただし。Further, interference removal from the Eirin signal is performed in the following process. If data X is sent at a certain timing in a certain horizontal scanning period, data Y is sent at the same timing as a certain timing in the next horizontal scanning period, with a delay of one horizontal period. The delay circuit 115 and subtraction circuit 116 of the receiver subtract the X received one horizontal scanning period before and the Y received in the next horizontal scanning period at the same timing, so x-y=z, and the signal is sent before transmission. The signal before being processed on the side is obtained. If the video signal is subject to G interference during this transmission, if the video signal is highly correlated in each horizontal scanning period (an image with vertical stripes, etc.), it will be subject to G interference at both the X and Y timings. Become. The subtraction circuit 116 satisfies (x+o)-(y+o)=z, and the interference from the video is canceled out. however.
映像信号の水平走査期間ごとの相関が少ない場合。When there is little correlation between horizontal scanning periods of the video signal.
相殺効果が少なくなる。The offsetting effect will be reduced.
なお、伝送された信号データが減算処理されることで得
られた２なるデータが伝送において送信側で処理される
前の元のデータに戻ることについては送信側の構成第２
図および第５図〜第１９図において詳細な説明を行う。Note that the second data obtained by subtracting the transmitted signal data is returned to the original data before being processed on the transmitting side during transmission, depending on the configuration of the transmitting side.
A detailed explanation will be given with reference to the drawings and FIGS. 5 to 19.
また、アナログ信号が多重信号でありディジタル符号化
せずｉζ伝送する場合には、符号識別回路１１７、クロ
ック再生回路１１８、ディジタル信号処理回路１１９お
よびＤ Ａ Ｃ１２０は不要となる。Furthermore, when the analog signal is a multiplexed signal and is transmitted iζ without being digitally encoded, the code identification circuit 117, clock recovery circuit 118, digital signal processing circuit 119, and D A C 120 are not necessary.
以上説明した本実施例によれば、映像信号の水平走査期
間ごとの相関の強さを利用して多重信号への妨害を減算
回路によって相殺できるので、多重信号への妨害を低減
し、多重信号を安定に再生できる効果がある。According to the embodiment described above, the interference to the multiplexed signal can be canceled out by the subtraction circuit by using the strength of the correlation for each horizontal scanning period of the video signal, so the interference to the multiplexed signal can be reduced and the This has the effect of allowing stable playback.
本実施例では、遅延回路１１５の遅延時間を１水平走査
期間としたが、映像信号はｌフィールドあるいは１フレ
ームでも相関が強いのでそれらの期間の遅延時間として
も同様な効果が得られる。In this embodiment, the delay time of the delay circuit 115 is set to one horizontal scanning period, but since the video signal has a strong correlation even in one field or one frame, the same effect can be obtained by using the delay time in those periods.
上記受信機（信号再生装置）の一実施例で受信できる信
号を発生する送信機（信号発生装置）の例を第２図に示
す。２０１は音声信号入力端子、２０２はＦＭ変調回路
、２０３は音声信号搬送波発生回路、２０４は映像信号
入力端子％ ２０５は映像信号処理回路、２０６は映像
変調回路、２０７は映像信号搬送波発生回路、２０８は
ディジタル符号化して伝送する信号（多重すべき信号）
の入力端子、２０９はアナログ・ディジタル変換回路（
以下人ＤＣと略す）％２１０はディジタル信号処理回路
、２１１は加算回路、２１２は遅延回路％ ２１３は移
相回路、２１４は多重信号用の変調回路、２１５はイコ
ライザ、２１６は加算回路、２１７は残留側波帯振幅変
調用の送信ＶＳＢフィルタ、２１８は加算回路、２１９
はアンテナである。FIG. 2 shows an example of a transmitter (signal generating device) that generates a signal that can be received by one embodiment of the receiver (signal reproducing device) described above. 201 is an audio signal input terminal, 202 is an FM modulation circuit, 203 is an audio signal carrier generation circuit, 204 is a video signal input terminal, 205 is a video signal processing circuit, 206 is a video modulation circuit, 207 is a video signal carrier generation circuit, 208 is the signal to be digitally encoded and transmitted (signal to be multiplexed)
input terminal, 209 is an analog-to-digital conversion circuit (
210 is a digital signal processing circuit, 211 is an addition circuit, 212 is a delay circuit, 213 is a phase shift circuit, 214 is a modulation circuit for multiplexed signals, 215 is an equalizer, 216 is an addition circuit, 217 is a Transmission VSB filter for residual sideband amplitude modulation, 218 is an adder circuit, 219
is an antenna.
音声信号入力端子２０１からの音声信号で音声信号搬送
波発生回路２０３からの音声用搬送波をＦＭ変調回路２
０２においてＦＭ変調する。映像入力趨子２０４に入力
された映倫信号を映像信号処理回路２０５で処理した後
、映像信号搬送波発生口ｗＩ２０７からの搬送波を映像
変調回路２０６を用いて変調し、送信ＶＳＢフィルタ２
１７でテレビジョン放送帯域に帯域制限して加算回路２
１８で音声信号と加算してアンテナ２１９より送信する
。The audio signal from the audio signal input terminal 201 converts the audio carrier wave from the audio signal carrier generation circuit 203 into the FM modulation circuit 2.
FM modulation is performed at 02. After the video signal input to the video input signal 204 is processed by the video signal processing circuit 205, the carrier wave from the video signal carrier wave generation port wI 207 is modulated by the video modulation circuit 206, and the transmission VSB filter 2
17 limits the band to the television broadcast band and adds circuit 2
At step 18, the signal is added to the audio signal and transmitted from antenna 219.
以上については、従来の地上伝送のテレビジョン放送と
同一である０以上の信号に多重信号を多重して伝送する
ために以下を追加する。Regarding the above, the following is added in order to multiplex and transmit multiplexed signals on zero or more signals, which are the same as conventional terrestrial television broadcasting.
多重信号を入力端子２０８に加え、人Ｄ Ｃ２０９でデ
ィジタル信号に変換し、ディジタル信号処理回路２１０
で伝送中に生じる誤りを検出訂正するための符号を追加
したり、インタリーブ処理をほどこす、処理後のディジ
タル符号は加算回路２１１で遅延回路２１２で映像信号
の水平走査期間遅延した信号すなわち水平走査期間前に
伝送された信号と加算される。この加算を一般の加算を
行うとディジタル符号が多値化されるため２値のディジ
タル符号の場合の排他的論理和（イクスクルーシブオア
）などの加算を行う、この加算の詳細については、＃１
５図から第１９図において後述する。上記加算された信
号で、移相回路２１３を介して（資）度移相された映像
信号搬送波が多重信号用の変調回路２１４において変調
され、受信機の再生ＩＦのナイキストフィルタの特性に
よる直交性への影響を防ぐためナイキストフィルタの逆
特性を有したイコライザ２１５を通し、加算回路２１６
を用いて映像信号で変調された搬送波と加算する。その
結果、映像用の搬送波は、映像信号とディジタル符号化
した信号と直交関係で変調されることとなる。イコライ
ザ２１５の補正のための振幅特性はテレビジョン受信機
の映像信号中間周波数段に設けられているＩＦナイキス
トフィルタの振幅特性と映像搬送波周波数を中心として
対称な特性である。イコライザ２１５は、テレビジョン
受信機のＩＦナイキストフィルタによる多重伝送波の直
交位相からの変化を送信側で補正するためである。テレ
ビジョン受信機のＩＦナイキストフィルタを通過した後
の映像信号の検波される前の信号の位相関係は映像信号
搬送波に対して多重伝送された信号の変調波が直交位相
となる。また、加算回路２１６で多重信号が映像信号に
対して少なく加算されるとすれば、テレビジ確ン受信機
で検波された映像信号への多重信号からの妨害を少なく
できる。The multiplexed signal is applied to the input terminal 208, converted into a digital signal by the DC 209, and then sent to the digital signal processing circuit 210.
A code is added to detect and correct errors that occur during transmission, and interleaving processing is applied to the digital code.The processed digital code is sent to an adder circuit 211, and a delay circuit 212 converts it into a signal delayed by a horizontal scanning period of the video signal, that is, a horizontal scanning signal. It is added to the signal transmitted before the period. If this addition is performed in general, the digital code becomes multivalued, so in the case of binary digital codes, additions such as exclusive OR are performed.For details of this addition, see # 1
This will be described later with reference to FIGS. 5 to 19. The video signal carrier wave whose phase has been shifted by the above-mentioned added signal via the phase shift circuit 213 is modulated in the modulation circuit 214 for multiplexed signals, and the orthogonality is achieved by the characteristics of the Nyquist filter of the reproduction IF of the receiver. The adder circuit 216
is used to add the carrier wave modulated by the video signal. As a result, the video carrier wave is modulated in an orthogonal relationship with the video signal and the digitally encoded signal. The amplitude characteristic for correction of the equalizer 215 is symmetrical about the video carrier frequency with the amplitude characteristic of the IF Nyquist filter provided in the video signal intermediate frequency stage of the television receiver. The equalizer 215 is for correcting, on the transmitting side, a change from the orthogonal phase of the multiplexed transmission waves due to the IF Nyquist filter of the television receiver. The phase relationship of the video signal after passing through the IF Nyquist filter of the television receiver and before being detected is such that the modulated wave of the multiplexed signal is orthogonal to the video signal carrier wave. Furthermore, if the addition circuit 216 adds a small amount of the multiplexed signal to the video signal, interference from the multiplexed signal to the video signal detected by the television receiver can be reduced.
変調されるスペクトルを第３図に示し、映像搬送波の映
像信号とディジタル符号化した音声信号との変調状態の
ベクトル図を第４図に示す。FIG. 3 shows the modulated spectrum, and FIG. 4 shows a vector diagram of the modulation state of the video signal of the video carrier wave and the digitally encoded audio signal.
第３図の３０１は映像信号のＶＳＢフィルタ後のスペク
トル、３０２はＦＭ変調された音声信号のスペクトル、
３０３はディジタル符号化した（８号のスペクトル、３
０４はイコライザ２１５の出力信号のスペクトルを示す
、ここで、映像信号スペクトル３０１とディジタル符号
化した信号のスペクトル３０３および３０４とは直交で
多重するため第３図では２段に分けて示した。301 in FIG. 3 is the spectrum of the video signal after the VSB filter, 302 is the spectrum of the FM modulated audio signal,
303 is digitally encoded (spectrum of No. 8, 3
04 indicates the spectrum of the output signal of the equalizer 215. Here, the video signal spectrum 301 and the digitally encoded signal spectra 303 and 304 are shown divided into two stages in FIG. 3 because they are orthogonally multiplexed.
第３図において、映像搬送波に対して−０，７５ＭＨｚ
以下のスペクトルについては残留側波帯振幅変調とする
ＶＳＢフィルタによって減哀されている。In Figure 3, -0.75MHz for the video carrier
The following spectrum is attenuated by a VSB filter with residual sideband amplitude modulation.
４．２ＭＨｚまでは映像信号が４．５ＭＨｚ近傍には音
声搬送波がＦＭ変調されたスペクトルが存在している。Up to 4.2 MHz, a video signal exists in a spectrum near 4.5 MHz in which an audio carrier wave is FM modulated.
映像搬送波に対して±０．７５ＭＨｚについては両側波
帯が送信されるため、一般の振幅変調（Ｄ８Ｂ）と考え
て良い、その両側波帯を有している搬゛送波に直交して
±０．７５ＭＨｚ以内の信号をディジタル符号の１とＯ
に相当させて振幅Ａと一人とで変調すると、搬送波のベ
クトルは映像信号を１とした場合μｓωｃ−を士人血ω
ｃ−１（１）
となる。ここでωＣは搬送波の角周波数である。Since both sidebands are transmitted for ±0.75MHz with respect to the video carrier wave, it can be considered as general amplitude modulation (D8B). Signals within 0.75MHz are converted into digital codes 1 and O.
When modulated with amplitude A and one person, the carrier wave vector becomes μsωc− when the video signal is 1.
c-1(1). Here, ωC is the angular frequency of the carrier wave.
このようすを第４図に示す。This situation is shown in Figure 4.
上記（１）式を展開すると である。Expanding equation (1) above, we get It is.
ここで受信された映像信号へのディジタル符号化した音
声信号からの妨害を考える。映像信号検波回路が槙ωｃ
−ｔで同期慣肢しているものについては人の値にかかわ
らず１ωｃｌの係数のみ（すなわち映像信号のみ）が再
生され妨害とはならない。Let us now consider interference from a digitally encoded audio signal to a received video signal. The video signal detection circuit is ωc
For those synchronized at -t, only the 1ωcl coefficient (that is, only the video signal) is reproduced and does not cause interference, regardless of the human value.
また映像信号検波回路が包絡縁検波をしているものにつ
いては人の値を１より下げることで妨害を軽減できる０
例えば人を０．１とすると、辺Ｔｒ中１．００５となり
、１に比べて０．００５の信号（約＋Ｉｏａ Ｂ ）が
影響するが、映像信号の８Ｎ比は４０ｄＢ以上あれば実
用上問題ないと考える。Also, for video signal detection circuits that use envelope detection, interference can be reduced by lowering the value below 0.
For example, if a person is 0.1, the side Tr will be 1.005, and compared to 1, a signal of 0.005 (approximately +Ioa B) will have an effect, but there is no practical problem as long as the 8N ratio of the video signal is 40 dB or more. I think so.
一方、映倫信号からディジタル符号化した音声への妨害
は、第１図に示すように同期検波回路１１３で搬送波に
直交した成分のみを復調することで排除できる。信号レ
ベル対雑音の比（以下ＳＮ比と呼ぶ）について考えると
、映像信号の８Ｎ比が４０ｄＢが実用レベルとすると、
帯域幅がディジタル符号化した音声信号の伝送帯域幅Ｉ
ＭＨｚに比べ約４倍であるため、ディジタル符号化した
音声信号のＳＮ比は４６ｄＢとなるが、変調レベル人を
０．１とすると伝送８Ｎ比は２６ｄＢａ度となる。また
、ディジタル信号のＳＮ比とピットエラーレートとの関
係を一般的な二値信号で考えても８Ｎ比が１７．４ ｄ
Ｂ で１０−４である。映像信号の８Ｎ比が４０ｄ
Ｂの場合にはディジタル符号化した音声信号の伝送８Ｎ
比は２６ｄＢであり、ディジタル信号の伝送として実用
上充分な値である。On the other hand, interference with digitally encoded audio from the Eirin signal can be eliminated by demodulating only the components orthogonal to the carrier wave in the synchronous detection circuit 113, as shown in FIG. Considering the ratio of signal level to noise (hereinafter referred to as SN ratio), if the 8N ratio of the video signal is 40 dB at a practical level,
Transmission bandwidth I of a digitally encoded audio signal
Since it is about four times as large as MHz, the S/N ratio of a digitally encoded audio signal is 46 dB, but if the modulation level is 0.1, the transmission 8N ratio is 26 dBa degrees. Also, when considering the relationship between the SN ratio and pit error rate of a digital signal using a general binary signal, the 8N ratio is 17.4 d.
B is 10-4. The 8N ratio of the video signal is 40d
In case of B, transmission of digitally encoded audio signal 8N
The ratio is 26 dB, which is a practically sufficient value for digital signal transmission.
第１図の減算回路１１６、符号識別回路１１７、第２図
の加算回路２１１など詳細について説明する。The details of the subtraction circuit 116, code identification circuit 117 in FIG. 1, addition circuit 211 in FIG. 2, etc. will be explained below.
まず、多重信号が２値のディジタル符号の例を示す、第
５図は本発明の加算回路の一実施例のブロック図、第５
人図は第５図の加算回路の変換表の説明図、第６図は本
発明の減算回路および符号識別回路の一実施例ブロック
図、第７図は第６図の３値２値変換回路の一実施例を示
す構成図、第８図は第６図の３値２値変換回路の他の実
施例を示す構成図、第９図は本実施例を説明するーデー
タ列例を示す説明図である。First, FIG. 5 shows an example of a binary digital code in which the multiplexed signal is a binary code. FIG.
The figure is an explanatory diagram of the conversion table of the addition circuit shown in Fig. 5, Fig. 6 is a block diagram of an embodiment of the subtraction circuit and code identification circuit of the present invention, and Fig. 7 is the ternary-to-binary conversion circuit shown in Fig. 6. Fig. 8 is a block diagram showing another embodiment of the ternary-to-binary conversion circuit shown in Fig. 6, and Fig. 9 is an explanatory diagram showing an example of a data string to explain this embodiment. It is.
ルは加算回路、５ｏ１は加算回路の入力端子。1 is the adder circuit, and 5o1 is the input terminal of the adder circuit.
５０２は排他的論理和回路（以下ＥＯＲと略す）、５０
３は加算回路の出力熾子、■は符号識別回路、６０１は
減算回路の入力端子、６０２は３値２値変換回路、６０
３はラッチ、６０４は符号識別回路の出力端子、７０１
は３値２値変換回路の入力端子、７０２は３値２値変換
回路の出力端子、７０３ 、７０４は電圧比較回路、７
０５はＩｉｌ ＯＲ１７０６、７０７は基準電圧、８０
１は自乗回路、８０２は電圧比較回路、８０３は基準電
圧、９０１は水平同期信号タイミング、９０２加算回路
入力データ列例、９０３ 、９０４は加算回路の出力デ
ータ列例、９０５ 、９０６は減算回路入力の遅延回路
の出力データ列例、９０７ 、９０８は減算回路の出力
データ列例であり、第１図と第２図と同一符号のものは
同一機能を示す。502 is an exclusive OR circuit (hereinafter abbreviated as EOR), 50
3 is the output terminal of the addition circuit, ■ is the code identification circuit, 601 is the input terminal of the subtraction circuit, 602 is the ternary value/binary conversion circuit, 60
3 is a latch, 604 is an output terminal of the code identification circuit, 701
702 is the output terminal of the ternary-to-binary conversion circuit; 703 and 704 are the voltage comparison circuits;
05 is Iil OR1706, 707 is the reference voltage, 80
1 is a square circuit, 802 is a voltage comparison circuit, 803 is a reference voltage, 901 is a horizontal synchronization signal timing, 902 is an example of an input data string of an adder circuit, 903 and 904 are an example of an output data string of an adder circuit, 905 and 906 are inputs of a subtracter circuit 907 and 908 are examples of output data strings of the subtraction circuit, and the same reference numerals as in FIGS. 1 and 2 indicate the same functions.
第２図の加算回路２１１の一例として２値のディジタル
符号の信号データをとりあつかうものとしてＥＯＲで構
成したものであり、Ｅ ＯＲ５０２の変換表を第５Ａ図
に示す、いま、加算回路の入力端子５０１に加えられた
信号データを人としてデータ列例９０２に示す、これら
のデータ列例は時刻Ｔｘ。As an example of the adder circuit 211 in FIG. 2, which handles binary digital code signal data, it is configured with EOR, and the conversion table of EOR502 is shown in FIG. 5A. An example data string 902 shows the signal data added to 501 as a person, and these example data strings are at time Tx.
Ｔｙ 、Ｔｚ 、’ｒｌ、 Ｔｌ 、 Ｔｌ ＝ Ｔ２
Ｏと時間とともに変化するものを示していて、時刻Ｔ、
、’ｒ、・・・’ｒ！ｆｌに沿って１００１１００１１
００１１０１００１１１と変化している。また、映像信
号の水平走査期間に相当するパルスをタイミング９０１
に示す、この場合１水平走査期間ＴＨに３７の信号デー
タが入った例である。いま時刻Ｔ、の前３データの時刻
Ｔｘ、Ｔｙ、Ｔｚ のデータを０００として第５Ａ図
に従って時刻Ｔ、ではＴｘの遅延したデータＯとＴ１の
Ａデータ１とのＥＯＲ出力は１、時刻Ｔ、ではＴＦの遅
延したデータＯとＴ、のＡデータ０とのＥＯＲ出力はＯ
ｌの機番こデータ例９０３が得られる。なお、Ｔｘ 、
Ｔｙ 、 Ｔ４のデータを１１１と仮定した場合のｇ
ｏａの出力データ列例を９０４に示す。Ty, Tz, 'rl, Tl, Tl = T2
O indicates something that changes with time, and time T,
,'r,...'r! 100110011 along fl
It has changed to 00110100111. Further, a pulse corresponding to the horizontal scanning period of the video signal is transmitted at timing 901.
In this case, 37 signal data are included in one horizontal scanning period TH, as shown in FIG. Assuming that the data at times Tx, Ty, and Tz of the previous three data at time T are 000, at time T, the EOR output of delayed data O at Tx and A data 1 at T1 is 1, and at time T, Then, the EOR output of delayed data O of TF and A data 0 of T is O
An example data 903 of the machine number 1 is obtained. In addition, Tx,
Ty, g when assuming that T4 data is 111
An example of an output data string of oa is shown in 904.
このデータ列例９０３あるいは９０４を伝送する。この
伝送されたデータが第６図の復調回路に入力し、遅延回
路１１５によって時間Ｔ１分だけ遅延したデータ９０５
あるいは９０６によって減算されると、（すなわちＣ−
ＤあるいはＣ′−σされると）データ列例９０７あるい
は９０８で示すＥあるいはビとなる。This data string example 903 or 904 is transmitted. This transmitted data is input to the demodulation circuit in FIG. 6, and data 905 is delayed by a time T1 by the delay circuit 115.
or when subtracted by 906 (i.e. C-
D or C'-σ), it becomes E or Bi shown in the data string example 907 or 908.
このデータは１とＯの２値のデータを減算回路１１６で
減算するため１とＯと−ｌの３値の値をとることとなる
。この３値の値を元の２値の値に戻すために、３値２値
変換回路６０２が必要である。この３値２値変換回路の
構成例を第７図と第８図に示す。This data takes on three values of 1, O, and -l because the subtraction circuit 116 subtracts the binary data of 1 and O. A ternary-to-binary conversion circuit 602 is required to return this ternary value to the original binary value. An example of the structure of this ternary-to-binary conversion circuit is shown in FIGS. 7 and 8.
第７図の例では、入力されたＥの信号のｌとＯとを示す
電圧の中間電圧に相当する■１の基準電圧７０６を＋側
の基準に加えられた電圧比較回路７０３と０と−１とを
示す電圧の中間電圧に相当する■、の基準電圧７０７を
一側の基準とされた電圧比較回路７０４とを組合せ、３
値データが１の場合、入カフ０１の電圧はｖｉおよび■
、より高く電圧比較回路７０３の出力は０．７０４の出
力は１となり、３値データが０の場合入力電圧はｖｉと
Ｖ、の関となるため電圧比較回路７０３の出力が１、電
圧比較回路７０４の出力が１となり、３値データが−１
の場合電圧比較回路７０３の出力は１となり、７０４の
出力は０となる。これらの出力をＥＯ几７０５に加える
ことで、３値データが０の場合電圧比較回路７０３と７
０４の出力が１かＯとなるためＥ ＯＲ７０５の出力は
Ｏとなり、３値データが１の場合には電圧比較回＄−７
０３と７０４の出力は０と１．３値データが−１の場合
には１とＯとなり、ともにＥ ＯＲ７０５の出力は１と
なる。In the example of FIG. 7, the reference voltage 706 of 1, which corresponds to the intermediate voltage between the voltages indicating 1 and 0 of the input E signal, is applied to the voltage comparison circuit 703 on the + side, and 0 and - A voltage comparator circuit 704 is combined with a reference voltage 707 on one side, which corresponds to an intermediate voltage between the voltages 1 and 3.
If the value data is 1, the voltage of input cuff 01 is vi and ■
, the output of the voltage comparison circuit 703 is 0.704, the output is 1, and when the ternary data is 0, the input voltage is a function of vi and V, so the output of the voltage comparison circuit 703 is 1, and the output of the voltage comparison circuit 703 is 1. The output of 704 becomes 1, and the ternary data becomes -1
In this case, the output of voltage comparison circuit 703 becomes 1, and the output of voltage comparison circuit 704 becomes 0. By adding these outputs to the EO converter 705, when the ternary data is 0, the voltage comparison circuits 703 and 7
Since the output of 04 is 1 or O, the output of EOR705 is O, and if the ternary data is 1, the voltage comparison time is $-7.
The outputs of 03 and 704 are 0 and 1. If the 3-value data is -1, they become 1 and O, and the output of EOR 705 becomes 1.
いわゆる第７図はウィンドコンパレータを構成し、３値
入力信号が１あるいは−１の場合、出力が１．３値入力
信号が０の場合出力がＯとなる。これらの動作によりデ
ータ列例９０７あるいは９０８ともに（ＥとＥ／ ）伝
送される元のデータ９０２ （Ａ）に戻ることが分る。A so-called window comparator is shown in FIG. 7, and when the ternary input signal is 1 or -1, the output is 1. When the ternary input signal is 0, the output is O. It can be seen that by these operations, both the data string example 907 or 908 (E and E/) return to the original data 902 (A) to be transmitted.
−力筒８図に示す構成例では、入力される３値データを
自乗回路８０１によって自乗され１のデータも−１のデ
ータも１とされ、０のデータはＯのままとなる。この波
形を電圧比較回路８０２によって１と０の２値に変換す
るものである。これによってデータＥとＥ′がともに人
に戻ることも分る。In the configuration example shown in FIG. 8, input ternary data is squared by a squaring circuit 801, and both data of 1 and data of -1 are set to 1, and data of 0 remains as O. This waveform is converted into two values of 1 and 0 by a voltage comparison circuit 802. This also shows that both data E and E' return to humans.
これらの構成を有した３値２値変換回路６０２の出力を
クロック再生回路１１８で再生されてクロックを用いて
、適当なタイミングでラッチ６０３を用いてデータスト
ローブする。これによって本来伝送された２値データに
戻る。なお、加算、減算の処理間隔を映像信号の１水平
走査期間（Ｔｊｚ）を用いて説明したが１フイールドあ
るいは１フレームでも同様な動作である。The output of the ternary-to-binary conversion circuit 602 having these configurations is recovered by the clock recovery circuit 118, and the clock is used to strobe data using the latch 603 at an appropriate timing. This returns the data to the originally transmitted binary data. Note that although the processing interval for addition and subtraction has been described using one horizontal scanning period (Tjz) of the video signal, the same operation can be performed for one field or one frame.
以上、第５図から第９図で説明したように、本発明の加
算回路、減算回路によれば第１図、第２図で説明した多
重伝送によって２値のディジタル符号が伝送され、元の
データに戻ることができ、直交多重伝送のＤｆ９Ｂ帯域
が約±ＩＭＨｚ あることから約２Ｍｂｐｓ のデ
ータが伝送でき、減算回路によって映像信号からの妨害
も映像信号の水平走査期間ごとなどの相関性の強さを利
用して相殺できる効果がある。As explained above with reference to FIGS. 5 to 9, according to the addition circuit and subtraction circuit of the present invention, binary digital codes are transmitted by the multiplex transmission explained in FIGS. 1 and 2, and the original Since the Df9B band of orthogonal multiplex transmission is approximately ±IMHz, it is possible to transmit data at approximately 2 Mbps, and the subtraction circuit eliminates interference from the video signal due to strong correlations such as each horizontal scanning period of the video signal. There is an effect that can be offset by using the
次に、多重信号が３値のディジタル符号の例を示す、第
１０図は本発明の加算回路の他の実施例を示すブロック
図、第１０ Ａ図は第１０図の加算回路の変換表を示す
説明図、第１１図は第１０図の加算回路の動作あるいは
この加算処理を受けた信号を減算処理して元に戻る動作
を説明する説明図、第１２図は本発明の減算回路および
符号識別回路の一実施例を示すブロック図、第１３図は
データ列図である。Next, FIG. 10 is a block diagram showing another embodiment of the adder circuit of the present invention, and FIG. 10A is a conversion table of the adder circuit of FIG. 10. 11 is an explanatory diagram illustrating the operation of the addition circuit in FIG. 10 or the operation of subtracting the signal that has undergone addition processing and returning to the original state. FIG. 12 is an explanatory diagram illustrating the subtraction circuit and code of the present invention. FIG. 13 is a block diagram showing one embodiment of the identification circuit, and is a data string diagram.
１００１は３値の加算回路、１２０１は５値３値変換回
路であり、第１図、第２図、第５図、第６図と同一符号
のものは同一機能を示す。１３０１は水平同期信号タイ
ミング、 １３０２は時間スロット、１３０３に伝送
する３値のデータ列例、１３０４〜１３１２は信号処理
途中のデータ列例である。1001 is a 3-value addition circuit, 1201 is a 5-value 3-value conversion circuit, and the same symbols as in FIGS. 1, 2, 5, and 6 indicate the same functions. 1301 is a horizontal synchronizing signal timing, 1302 is a time slot, an example of a ternary data string transmitted to 1303, and 1304 to 1312 are examples of a data string during signal processing.
３値のデータを１とＯと−１の３値とし、加算回路１０
０１の処理は第１０人１詔よび第１１図の入力値と出力
値の関係に従う、すなわち入力信号が０と１あるいはＯ
あるいは−１との加算であれば単純な加算値に１あるい
はＯあるいは−１となりそのまま出力値とするが、入力
信号が１と１とすると単純な加算値は２となるが第１１
図の入力と出力値より−１とする。第２表でも同一に示
している。また−１と−１の加算をすると単純には−２
となるが第１１図と第１０λ図により１を出力とする。The 3-value data is 1, O, and -1, and the adder circuit 10
The processing of 01 follows the relationship between the input value and the output value in the 10th person's 1st edict and in Figure 11, that is, if the input signal is 0 and 1 or O
Or, if it is an addition with -1, the simple addition value becomes 1, O, or -1, and it is used as the output value, but if the input signals are 1 and 1, the simple addition value becomes 2, but the 11th
Set it to -1 from the input and output values in the figure. The same information is shown in Table 2. Also, if you add -1 and -1, it simply becomes -2
However, according to FIG. 11 and FIG. 10λ, the output is 1.
すなわち、−１゜０．１の３値の信号を単純な加算をす
ると−２，−１゜０．１．２の３値となるがこの−２を
１．２を−１にすることで３値のままとすることができ
る。この加算を元へ戻すために減算を行うが、この減算
においても、第１１図に従って−１，０，１の３値の減
算によって単純な減算で−２と２の値のものを１と−１
に戻すことで元に戻る。第１０ Ａ図は減算の場合も、
１を減算することは−１を加算すること、−１を減算す
ることは１を加算すること、Ｏを減算することは０を加
算することで適応している。第１２図の減算回路１１６
の出力とは多重伝送された３値のデータが５値に変換さ
れたものが出力されるので（映像信号からの妨害はこの
減算によって相殺され低減されている）この５値を５値
３値変換回路１２０１によって３値のデータに戻すので
あるがこの変換においても同様にこの第１０Ａ図、第１
１図の動作に従う。In other words, if you simply add the three-value signals of -1°0.1, you will get the three-valued signals -2, -1°0.1.2, but by changing this -2 to 1.2 to -1, It can be left as 3 values. Subtraction is performed to undo this addition, but in this subtraction as well, by subtracting the three values -1, 0, and 1 according to Figure 11, the values of -2 and 2 can be changed to 1 and - by simple subtraction. 1
Return to normal by reverting to . Figure 10A also shows the case of subtraction.
Subtracting 1 corresponds to adding -1, subtracting -1 corresponds to adding 1, and subtracting O corresponds to adding 0. Subtraction circuit 116 in FIG.
The output is the multiplexed 3-value data converted into 5-value data (interference from the video signal is canceled out and reduced by this subtraction), so this 5-value data is converted into 5-value 3-value data. The conversion circuit 1201 converts the data back into ternary data, and in this conversion as well, the data shown in FIG.
Follow the operation shown in Figure 1.
ある３値のデータ列例１３０３を例に第１０図、第１２
図で説明する。このデータ列１３０３もデータスロッｌ
−１３０２によって１データづつ処理し、１水平走査タ
イミングごとに３データ伝送されている。Using a ternary data string example 1303 as an example, Figures 10 and 12
This will be explained with a diagram. This data string 1303 is also in the data slot.
-1302, data is processed one by one, and three data are transmitted every horizontal scanning timing.
データ列１３０３は時刻’ｒ、 Ｉ ’ｒ、 ｓ ’ｒ
１・・Ｔ、。においで１０−１１００−１０１０−１−
１０１１１−１−１１０のデータ列Ｊである。このＪと
Ｋとを加算回路１００１で加算してＬとなるがＬを遅延
回路２１２によりて時間ＴＨだけ遅延してＫとなるため
、’ｒｘ ｓ Ｔｙｓ ’ｒｚのＴ１の前の３データを
１．１．１あるいは０ 、０゜０あるいは−１、−１，
−１のどの場合でも復調動作で元のデータに戻ることを
示す。Ｔｘ、 Ｔ、 ＃ Ｔ。Data string 1303 is time 'r, I'r, s'r
1...T. Smell 10-1100-1010-1-
This is data string J of 10111-1-110. These J and K are added in the addition circuit 1001 to obtain L, but L is delayed by the delay circuit 212 by the time TH and becomes K. Therefore, the three data before T1 of 'rx s Tys ' rz are .1.1 or 0, 0°0 or -1, -1,
-1 indicates that the demodulation operation returns the original data. Tx, T, #T.
が１，１．１の場合この値とデータＪとの加算処理の後
のデータにデータ列例１３０４ （Ｌ）となる。When is 1, 1.1, the data after addition processing of this value and data J becomes data string example 1304 (L).
０．０．０の場合データ列例１３０５ （Ｌ’）％−！
、−１゜−１の場合データ列例１３０６（Ｌ′′）
となる、これらのり、Ｌ’、Ｌ”のデータを時間ＴＨ遅
延させたデータがデータ列例１３０７ （Ｍ） 、
１３０８（ゾ） 、 １３０９（ｖ′）である、これ
らデータＬからＭ 、 Ｌ’からＶ、Ｌ″から７を第２
表（第１５図）を用いて減算処理すると、データ列例１
３１０（Ｎ）、 １３１１（Ｎ’）、 １３１２（Ｎ“
）となりどのデータもデータ列例１３０３（Ｊ ）と同
一となることが分る。In the case of 0.0.0, data string example 1305 (L')%-!
, -1°-1 Example data string 1306 (L'')
The data obtained by delaying the data of these lines, L', and L'' by the time TH is the data string example 1307 (M),
1308 (zo), 1309 (v'), these data L to M, L' to V, L'' to 7 are
When subtracting using the table (Figure 15), data string example 1
310(N), 1311(N'), 1312(N"
), and it can be seen that all the data are the same as the data string example 1303 (J).
第１０図の３値の加算回路１００１の構成例と第１２図
の５値３値変換回路１２０１の構成例を第１４図〜第１
７図に示す。第１４図は本発明の３値の加算回路の一実
施例を示すブロック図、第１５図は本発明の３値加算回
路の他の実施例を示すブロック図、第１５人図は第１５
図の説明用のデータ対応の変換表を示す説明図、第１６
図は本発明の５値３値変換回路の一実施例を示すブロッ
ク図、第１７図は本発明の５値３値変換回路の一実施例
を示すブロック図である。An example of the configuration of the three-value addition circuit 1001 in FIG. 10 and an example of the configuration of the five-value three-value conversion circuit 1201 in FIG.
It is shown in Figure 7. FIG. 14 is a block diagram showing one embodiment of the three-value addition circuit of the present invention, FIG. 15 is a block diagram showing another embodiment of the three-value addition circuit of the invention,
Explanatory diagram showing a data correspondence conversion table for explaining the diagram, No. 16
FIG. 17 is a block diagram showing an embodiment of the 5-value to 3-value conversion circuit of the present invention, and FIG. 17 is a block diagram showing an embodiment of the 5-value to 3-value conversion circuit of the present invention.
１４０１は一方の入力信号端子、 １４０２は他方の
入力端子、１４０３ 、１４０４は出力端子、１４ｏ５
は２ビット加算回路、１４０６は２ビットの減算回路、
１４０７は値発生回路、１４０８はＯＲ回路、１４０９
゜１４１０はインバータ、１４１１はＯＲ回路、１４１
２゜１４１３、１４１４．１４１５ はＡＮＤ回路で
ある。まず、入力であるＪとＫの３値の信号は今までの
説明では１，０．−１で示したが、一般的ζこ２進で表
現するディジタル回路では−１が不都合であるのでこの
図では１を加算した２、１．０の３値データとし２ビッ
トの情報でｉｏ、 ０１．００ で示されているもの
とする。この２ビットのＪとＫの情報をＪ＋１とに＋１
として図中に示している。これらの値を２ビットの加算
回路１４０５に加えると１０進数で４゜３．２．１．０
の値となるが、４は２ビットの加算回路１４０５では出
力が００ となりキャリー出力に１が出力される。そ
の他３，２，１．０は１１゜１０、０１．００．と上位
と下位の信号となって出力する。この出力が００（３（
直で０）かつキャリーも０の場合はＯＲ回路１４０８の
出力がＯとなりＡＮＤ回路１４１２．１４１３の出力は
０となり、インバータ１４１０の出力１によってＯＲ回
路１４１１の出力はｌとなり、インバータ１４０９の出
力１とＡＮＤ回路１４１４．１４１５にヨッテ出力１４
０３．１４０４は１０ すなわち３１直の２が出力する
。すなわち３１直の０．０のｈＯ算で２が出力する。加
算回路１４０５の出力がキャリーが０で出力が１１．１
０．０１ （ｉ０進法で３．２．１）の場合には０几回
路１４０８の出力が０、インバータ１４１０の出力が１
となり、減算回路１４０６によって信号発生回路１４０
７の０１（３値で１）の信号が減算され１０．０１．０
０の出力となる。ＡＮＤ回路１４１２と１４１３の一方
がＯＲ回路１４０８の出力であるＯとなっているため上
記１０． Ｏｆ、００がＡＮＤ回路１４１２．１４１３
の出力が得られる。インバータ１４１０の出力ｌにより
てＯＲ回路１４１１の出力にはＡＮＤ回路１４１２の出
力がそのまま出力され、インバータ１４０９の出力が１
となっているためＡＮＤ回路１４１４．１４１５の出力
にはそのまま出力され出力端子１４０３．１４０４には
１０．０１．００と出力される（１０進で示すと３値の
２．１．０）。1401 is one input signal terminal, 1402 is the other input terminal, 1403 and 1404 are output terminals, 14o5
is a 2-bit addition circuit, 1406 is a 2-bit subtraction circuit,
1407 is a value generation circuit, 1408 is an OR circuit, 1409
゜1410 is an inverter, 1411 is an OR circuit, 141
2°1413, 1414.1415 are AND circuits. First, the input three-value signals J and K are 1, 0, . -1 is shown as -1, but -1 is inconvenient in a general digital circuit expressed in binary, so in this figure, 1 is added to the ternary data of 2, 1.0, and the 2-bit information is io, 01.00. Add these 2 bits of J and K information to J+1 +1
It is shown in the figure as . When these values are added to the 2-bit adder circuit 1405, the result is 4°3.2.1.0 in decimal notation.
However, for 4, the output of the 2-bit adder circuit 1405 is 00, and 1 is output as the carry output. Others 3, 2, 1.0 are 11°10, 01.00. and are output as upper and lower signals. This output is 00(3(
If the carry is 0) and the carry is 0, the output of the OR circuit 1408 becomes 0, the outputs of the AND circuits 1412 and 1413 become 0, the output of the OR circuit 1411 becomes 1 due to the output 1 of the inverter 1410, and the output of the inverter 1409 becomes 1. And the yacht output 14 to AND circuit 1414.1415
03.1404 outputs 10, that is, 2 of 31 shifts. That is, 2 is output by hO calculation of 0.0 for 31 shifts. The output of the adder circuit 1405 has a carry of 0 and an output of 11.1.
0.01 (3.2.1 in i0 base), the output of the zero circuit 1408 is 0, and the output of the inverter 1410 is 1.
Then, the subtraction circuit 1406 causes the signal generation circuit 140
The signal of 01 (1 in 3 values) of 7 is subtracted and becomes 10.01.0
The output will be 0. Since one of the AND circuits 1412 and 1413 is O, which is the output of the OR circuit 1408, the above 10. Of, 00 is AND circuit 1412.1413
The output is obtained. Due to the output l of the inverter 1410, the output of the AND circuit 1412 is directly output to the output of the OR circuit 1411, and the output of the inverter 1409 is 1.
Therefore, it is output as is from the AND circuits 1414 and 1415, and 10.01.00 is output from the output terminals 1403 and 1404 (2.1.0 in 3 values in decimal).
１０進法で４の加算のされた場合は２進の加算回路のキ
ャリー（１）が出力し、インバータ１４０９によって０
とされた信号がＡＮＤ回路１４１４と１４１５の両方に
加えられるのでＡＮＤ回路１４１４と１４１５の他の入
力がどの値でも出力は００ となり出力端子１４０３．
１４０４には００が出力される（１０進で示して０）
。When 4 is added in decimal notation, the carry (1) of the binary adder circuit is output, and the inverter 1409 outputs 0.
Since the signal made to be 1403.
00 is output to 1404 (0 in decimal)
.
以上のように上記構成では、入力された２＃１゜０、の
３値データが加算され、加算後１０進の４゜３．２，１
．０に相当したイ直のものを出力では０゜２．１，０．
２とすることができた。この第１４図では３値の値は第
１０図から第１３図の値より１大きい値としているため
、第１１図などと対応させるためには、加算後の値は２
引いて２．１，０．−１゜−２の値とし、出力は１を引
く必要があり、−１，１゜０、−１．１となる。この入
力出力関係は第１１図に対応するものとなっていること
が分る。As described above, in the above configuration, the input ternary data of 2#1゜0 is added, and after addition, the decimal value of 4゜3.2,1 is added.
．． The output is 0°2.1, 0.
I was able to make it 2. In this Figure 14, the ternary values are 1 larger than the values in Figures 10 to 13, so in order to correspond to Figure 11 etc., the value after addition is 2
Subtract 2.1,0. The value is -1°-2, and the output needs to be subtracted by 1, resulting in -1, 1°0, -1.1. It can be seen that this input/output relationship corresponds to that shown in FIG.
以上より、第１４図によって第１０図の加算回路１００
１が構成できることを示した。From the above, according to FIG. 14, the adder circuit 100 in FIG.
1 can be constructed.
第１５図では、１．Ｑ、−１の３値の値を１０．００゜
０１ の２ビットの２値で表わした場合の実施例である
。その状態を第１５ Ａ図にも示してお（，１５０１゜
１５０２は加算回路入力の上位入力、１５０３．１５０
４に加算回路入力の下位入力、１５０５． １５０６は
加算回路の出力端子、１５０７． １５０８． １５０
９ はＡＮＤ回路、１５１０． １５１１ はＯＲ回
路、１５１２゜１５１３、 １５１４． １５１５．
１５１６． １５１７はＥＯＲ回路である。入力の一方
がｏｏであれば他の入力が１０か０１あるいはＯＯであ
るため、０几回路１５１０、 １５１１の出力も１０か
Ｏｌか００でありＡＮＤ回路１５０７．１５０８．１５
０９の出力は０となりＥＯＯｌ５１２〜１５１８の一方
が必ず０となるためＥＯ几に入力した信号がそのまま出
力するため他の入力が出力端子１５０５．１５０６に得
られる。すなわち一方入力が００の信号に１０． ０１
． ００の信号が加算される場合出力は１０． ０１．
００となる。In FIG. 15, 1. This is an example in which a three-value value of Q and -1 is expressed as a two-bit binary value of 10.00°01. The state is also shown in Figure 15A (1501, 1502 are the upper inputs of the adder circuit inputs, 1503, 150
4 is the lower input of the adder circuit input, 1505. 1506 is an output terminal of the adder circuit, 1507. 1508. 150
9 is an AND circuit, 1510. 1511 is an OR circuit, 1512°1513, 1514. 1515.
1516. 1517 is an EOR circuit. If one of the inputs is oo, the other input is 10, 01, or OO, so the outputs of the 0 circuits 1510 and 1511 are also 10, 01, or 00, and the AND circuits 1507.1508.15
Since the output of 09 is 0 and one of EOOl 512 to 1518 is always 0, the signal input to the EOl is output as is, and other inputs are obtained at output terminals 1505 and 1506. In other words, if one input is a signal of 00, then 10. 01
．． When 00 signals are added, the output is 10. 01.
It becomes 00.
次に入力の一方の入力が１０の場合で他方の入力が１０
の場合はＯＲ回路１５１０の出力は１となりＯＲ回路１
５１１の出力が０となりＡＮＤ回路１５ｏ７の出力が１
となり、ＡＮＤ回路１５０８の出力が０となりＡＮＤ回
路１５０９の出力が０となる。そのため、ＥＯＲ回路１
５１２の出力が１となり、ＦＳＯＲ回路１５１４の出力
がＯとなり、ＥＯＲ回路１５１５．。Next, if one input is 10 and the other input is 10
In this case, the output of OR circuit 1510 becomes 1, and OR circuit 1
The output of 511 becomes 0, and the output of AND circuit 15o7 becomes 1.
Therefore, the output of the AND circuit 1508 becomes 0, and the output of the AND circuit 1509 becomes 0. Therefore, EOR circuit 1
The output of FSOR circuit 1512 becomes 1, the output of FSOR circuit 1514 becomes O, and EOR circuit 1515. .
１５１６ の出力が０となり、ＦｌｉＯＲ回路１５１７
の出力が１となり出力端子１５０５． １５０６ には
ｏｌ が得られる。また、一方の入力が１０の場合で他
方の入力が０１の場合はＯＲ回路１５１０と１５１１の
出力が１となり、ＡＮＤ回路１５０７． １５０８の出
力がＯ″′ｃＡＮＤ回路１５ｏ９の出力が１となる。そ
のため、ＢＯＲ回路１５１２． １５１３の出力がとも
に０となりＥＯＲ回路１５１４． １５１５． １５１
６，１５１７、Ｊ−も出力は０となり出力端子１５０５
． １５０６ には旧）が得られる。The output of 1516 becomes 0, and FliOR circuit 1517
The output of output terminal 1505. becomes 1. ol is obtained at 1506. Furthermore, when one input is 10 and the other input is 01, the outputs of OR circuits 1510 and 1511 are 1, and AND circuit 1507. The output of 1508 is O'''c The output of AND circuit 15o9 is 1. Therefore, the outputs of BOR circuits 1512 and 1513 are both 0, and EOR circuits 1514, 1515, and 151.
6,1517, J- also outputs 0 and output terminal 1505
．． 1506, the old) is obtained.
一方の入力が０１で他方の入力が０１の場合にはＯＲ回
路１５１０の出力がＯでＯＲ回路１５１１の出力が１で
ＡＮＤ回路１５０７の出力がＯでＡＮＤ回路１５０８（
７，）Ｉｆｊ力が１でＡＮＤ回路１５０９（７）出力が
０となる。そのため、ＢＯＲ回路１５１２． １５１４
の出力が０となり、ＢＯＲ回路１５１３の出力が１でト
】ＯＲ回路１５１５の出力がＯとなり′ＢＯ几回路１５
１６の出力が１となりＢＯＲ回路１５１７の出力が０と
なり、出力端子１５０５． １５０６に１０が得られる
。これらをまとめると、入力端子の一方が００の場合、
他方が１０ 、００ 、０１であれば出力端子は１０
、 Ｑｏ 、 ０１となり、入力端子の一方が１０の場
合、他方がｉ、０．０１であれば出力端子は０１ 、０
０となり、入力端子の一方がＯｌの場合他方が０１であ
れば出力端子には１０が得られることとなる。これを１
，０８−１，３値で示すと、入力端子の一方がＯであれ
ば、他方が１．０．−１であれば出力端子は１ 、 Ｏ
、−１となり、入力端子の一方が１であれば他方が１、
−１であれば−１，０となり、入力端子の一方が−１で
他方が−１であれば１が得られることを示し、第１０Ａ
図の真理値表説明図を満足している。When one input is 01 and the other input is 01, the output of the OR circuit 1510 is O, the output of the OR circuit 1511 is 1, the output of the AND circuit 1507 is O, and the output of the AND circuit 1508 (
7,) When the Ifj force is 1, the output of the AND circuit 1509 (7) becomes 0. Therefore, the BOR circuit 1512. 1514
The output of the BOR circuit 1513 becomes 0, the output of the BOR circuit 1513 becomes 1, and the output of the OR circuit 1515 becomes O.
16 becomes 1, the output of BOR circuit 1517 becomes 0, and output terminal 1505. 10 is obtained at 1506. To summarize these, if one of the input terminals is 00,
If the other is 10, 00, 01, the output terminal is 10
, Qo, 01, and if one of the input terminals is 10 and the other is i, 0.01, the output terminals are 01, 0.
If one of the input terminals is O1 and the other is 01, then 10 will be obtained at the output terminal. This is 1
,08-1, expressed in three values, if one input terminal is O, the other is 1.0. -1, the output terminal is 1, O
, -1, and if one input terminal is 1, the other is 1,
If it is -1, it becomes -1,0, and if one of the input terminals is -1 and the other is -1, then 1 is obtained, and the 10th A
The truth table explanatory diagram in the figure is satisfied.
次に第１６図の５値３値変換回路の説明を行う。Next, the five-value three-value conversion circuit shown in FIG. 16 will be explained.
謳１４図の多値化信号と同様な考えをする。 １６０
１に入力端子、１６０２．１６０３．１６０４．１６０
５ は基準電圧、１６０６．１６０７．１６０８．１６
０９ は電圧比較回路、１６１０ はデコーダ回路、
１６１１ はクロック入力端子、１６１２．１６
１３ は出力端子である。入力される５値の信号を０
．１．２，３．４の５値の電圧を持つとすると、基準電
圧に０５．１．５．２５．３５ の基準電圧１６０２
．１６０３．１６０４ｊ１６０５ との比較を電圧比
較回路１６０６．１６０７．１６０８．１６０９ で
比較して０゜１．２，３．４のどの値かを知り、ディジ
タル回路で構成されたデコーダ回路で、クロック入力端
子１６１１ の信号でス）ｏ−ブするとともにその値
を２進化符号で取り出すこの取り出しを０．１゜２．３
．４の３ビット２進符号ので取り出すのであれば一般の
並列型のアナログ・ディジタル変換回路（以下人ＤＣと
略す）であるが、デコーダ回路１６１０ ではデコーダ
入力が３の場合でもＯを出力し、入力が４の場合でも１
を出力するために、第１４図の２ビット加算回路１４０
５ のキャリー出力と２ビット出力を用いて、４，３，
２，１．０を表現したのと同様に１４０６ から１４
１５ と同一の回路を構成することで出力端子１６に
、１６１３ に３値の２進の出力が得られる。すなわち
、減算回路１１６の出力の５値信号を４．３，２，１．
０に電圧比較回路１６０６〜１６０９で比較し、デコー
ダ回路の入力でそれらの信号をラッチ、並列形ＡＤＣと
同様に２進のディジタル信号とした後第１４図の加算回
路１４０５ の出力以降の回路を用いることで元のデー
タが得られることを示した。The idea is similar to that of the multilevel signal in Figure 14. 160
1 is the input terminal, 1602.1603.1604.160
5 is the reference voltage, 1606.1607.1608.16
09 is a voltage comparison circuit, 1610 is a decoder circuit,
1611 is a clock input terminal, 1612.16
13 is an output terminal. Set the input 5-value signal to 0
．． Assuming that the voltage has five values of 1.2, 3.4, the reference voltage is 05.1.5.25.35, which is the reference voltage 1602.
．． 1603.1604j1605 is compared with voltage comparison circuit 1606.1607.1608.1609 to find out which value is 0°1.2 or 3.4, and a decoder circuit consisting of a digital circuit is used to detect the clock input terminal. 1611 signal and extract the value in binary code. This extraction is 0.1°2.3
．． If a 3-bit binary code of 4 is to be extracted, a general parallel type analog-to-digital conversion circuit (hereinafter abbreviated as DC) is used, but the decoder circuit 1610 outputs O even when the decoder input is 3, and the input 1 even if is 4
In order to output the 2-bit adder circuit 140 in FIG.
Using the carry output of 5 and the 2-bit output, 4, 3,
1406 to 14 in the same way as expressing 2,1.0
By configuring the same circuit as 15, a ternary binary output can be obtained at output terminal 16 and 1613. That is, the five-value signal output from the subtraction circuit 116 is divided into 4.3, 2, 1, .
0 in voltage comparison circuits 1606 to 1609, and latches these signals at the input of the decoder circuit to convert them into binary digital signals similar to a parallel type ADC. It was shown that the original data can be obtained by using
第１７図には他の５値３値変換回路の構成例を示すが、
第１５図と同様に３値の１．０．−１を１０ 、００
。FIG. 17 shows an example of the configuration of another five-value three-value conversion circuit.
Similarly to FIG. 15, the three values are 1.0. -1 to 10,00
.
０１で出力するように構成し、５値入カは２．１゜０、
−１．−２を基本に考えている。 １７０１ は入
力端子、１７０２．１７０３．１７０４．１７０５
は基準電圧、１７０６゜１７０８、１７０９．１７１０
は電圧比較回路、１７１１ はクロック入力端子、
１７１２．１７１３．１７１４．１７１５ はラッチ回
路、１７１６ はＡＮＤ回路、１７１７．１７１８ は
ＢＯＲ回路、１７１９．１７２１．１７２２ は０１’
Ｌ回路、１７２０ はインバータ、１７２３．１７２
４ は出力端子である。減算回路１１６の出力が減算
により−２、−１。It is configured to output 01, and the 5-value input is 2.1°0,
-1. -2 is the basic idea. 1701 is an input terminal, 1702.1703.1704.1705
is the reference voltage, 1706°1708, 1709.1710
is a voltage comparison circuit, 1711 is a clock input terminal,
1712.1713.1714.1715 is a latch circuit, 1716 is an AND circuit, 1717.1718 is a BOR circuit, 1719.1721.1722 is 01'
L circuit, 1720 is inverter, 1723.172
4 is an output terminal. The output of the subtraction circuit 116 is -2, -1 due to the subtraction.
０．１．２となり、電圧比較回路１７０６〜１７１ｏの
出力が００００．１０００．１１００．１１１０．１ｌ
ｌｉとなりこの出力をクロック入力でラッチ１７１２〜
１７１５でストローブする。その出力で入力が−２の入
力の場合すべての電圧比較回路の出力が０となり（ｏｏ
ｏ。0.1.2, and the output of voltage comparison circuits 1706 to 171o is 0000.1000.1100.1110.1l
li and this output is latched by clock input 1712~
Strobe at 1715. If the input is -2 at that output, the outputs of all voltage comparison circuits will be 0 (oo
o.
の場合）ＡＮＤ回路１７１６．ＦｉＯＲ回路１７１７．
１７１８ＯＲ回路１７１９ とも０となりインバータ
１７２ｏ！ｃよってＯＲ回路１７２２ の出力が１とな
りＯＲ回路１７２１ の出力がＯであるので出方ｌこ
は１ｏすなわち１を示す値が出力する。また−１．０．
１の値の入力では電圧比較器１７０６．１７０８．１７
０９ の出方が１となったりインバータ１７２０ の
出力とＡＮＤ回路１７１６ の出力が０となる。入力
が−１の場合は１７０６の出力だけが１となり、ＥＯＲ
回路１７１８ 出力ＯとｇｏＲ回路１７１７ の出力
１が出力端子１７２３ と１７２４ に０１すなわ
ち−１として得られる。また、０の値の入力では電圧比
較器１７０６ と１７０８ の出力が１となりＥＯＲ
回路１７１８ と１７１７ の出力はともに０とな
り出力端子１７２３．１７２４ にＯＯすなわち０と
して得られる。また％ ｌの値の入力では電圧比較回路
１７０６．１７０８．１７０９ の出力が１となりＢＯ
几回路１７１８ の出力が１％ｇＯＲ回路１７１７ の
出力がＯとなるため出力端子１７２３．１７２４ に
１０すなわち１として得られる。また２の値の入力では
すべての電圧比較回路の出力が１となるため、ＥＯＲ回
路１７１７．１７１８ の出力が０１インバータ１７２
０の出力が０、ＡＮＤ回路１７１６ の出力が１となり
Ｏ几回路１７２２ の出力が０．０几回路１７２１ の
出力が１となり出力端子１７２３．１７２４ には０
１すなわち−１が得られる１以上減算後の５値の信′号
に対して第１７図の本構成で第１０人図の真理値表を決
定することが分る０以上３値のディジタル信号が多重伝
送された場合の加算回路、減算回路などについて説明し
た。) AND circuit 1716. FiOR circuit 1717.
1718OR circuit 1719 both become 0 and inverter 172o! Therefore, the output of the OR circuit 1722 is 1, and the output of the OR circuit 1721 is O, so that the output is 1o, that is, a value indicating 1 is output. Also -1.0.
For inputs with a value of 1, the voltage comparator 1706.1708.17
09 becomes 1, and the output of inverter 1720 and the output of AND circuit 1716 become 0. If the input is -1, only the output of 1706 becomes 1, and EOR
The output O of the circuit 1718 and the output 1 of the goR circuit 1717 are obtained as 01, that is, -1, at the output terminals 1723 and 1724. In addition, when the input value is 0, the outputs of voltage comparators 1706 and 1708 become 1 and EOR
The outputs of circuits 1718 and 1717 both become 0, and are obtained as OO, that is, 0, at output terminals 1723 and 1724. Also, when the value of %l is input, the output of voltage comparator circuit 1706.1708.1709 becomes 1 and BO
Since the output of the OR circuit 1718 is 1% and the output of the OR circuit 1717 is O, it is obtained as 10, that is, 1, at the output terminals 1723 and 1724. In addition, when a value of 2 is input, the outputs of all voltage comparison circuits become 1, so the outputs of EOR circuits 1717 and 1718 are 01 and inverter 172.
The output of 0 is 0, the output of AND circuit 1716 is 1, the output of O-circuit 1722 is 0.0, the output of O-circuit 1721 is 1, and output terminals 1723 and 1724 are 0.
For a 5-value signal after subtraction of 1 or more that yields 1 or -1, the truth table of Figure 10 can be determined with this configuration in Figure 17. The addition circuit, subtraction circuit, etc. when multiplex transmission is performed have been explained.
次に４値以上の加算、減算についても説明を加える。第
１７Ａ図は４値の変換表を示す説明図、第１８図は加算
減算回路の構成図、第１９図は第１７人図の変換表を説
明する説明図である。 １８０１ は加算回路、１
８０２ は減算回路である。加算回路１８０１の入力几
と８が本発明の入力と出力の多値数の増減のない加算を
行う場合Ｕの出力が得られ、減算回路１８０２ ではそ
のＵの出力をＳなりＲなり一方の入力で減算することで
もなりＷとなりこの値が元のＲなりＳに一致している可
逆性を有している。Next, addition and subtraction of four or more values will also be explained. FIG. 17A is an explanatory diagram showing a four-value conversion table, FIG. 18 is a configuration diagram of an addition/subtraction circuit, and FIG. 19 is an explanatory diagram explaining the conversion table of the 17th person diagram. 1801 is an adder circuit, 1
802 is a subtraction circuit. When the inputs 几 and 8 of the adder circuit 1801 perform addition without increasing or decreasing the multivalued number of inputs and outputs of the present invention, an output of U is obtained, and the subtracter circuit 1802 converts the output of U into either S or R, or one of the inputs. By subtracting , it becomes W, which has reversibility that matches the original R or S.
第１９図は４値の場合であるが４値の０ 、１ 、２゜
３の値を加算すると０．１．２．３．４．５．６の７値
となるこの７値に対して加算前の４値以上の４．５．６
を０．１．２に折返すことで４値のままの値Ｕを得、そ
のＵを伝送した後復調に際して生じる−３．−２．−１
．０．１．２．３の７値の元の４値以外の−３、−２、
−１も１．２．３と折返すことで復号できることを第１
７人図で示している０以上４値で示したが、Ｎ値の場合
でも加算減算に際してＮ値を越える入力値を折返すこと
でＮ値のまま伝送し、減算に際してもＮ値を越えた入力
値に対しても折返してＮ値にすることで復号できる。Figure 19 shows the case of 4 values, but if you add the 4 values of 0, 1, and 2°3, you get 7 values of 0.1.2.3.4.5.6.For these 7 values, 4.5.6 of 4 or more values before addition
is folded back to 0.1.2 to obtain the 4-value value U, and after transmitting that U, -3. which is generated during demodulation. -2. -1
．． -3, -2, other than the original 4 values of the 7 values of 0.1.2.3
-1 can also be decoded by looping back to 1.2.3.
Although it is shown in 4 values of 0 or more as shown in the 7-person diagram, even in the case of N values, when adding or subtracting, input values that exceed the N value are looped back, so that the N value is transmitted as it is, and even when subtracting, the input value exceeds the N value. The input value can also be decoded by folding it back into N values.
これらの折返しするデコーダ回路の構成は第１４図に示
すディジタル回路でも良いし、マイコンなどの演算回路
を用いても良い、なお、２値、３値の説明での演算回路
もマイコンなどのプログラムによって数値演算によって
変換表に対応させることで構成することも可能である。The configuration of these folding decoder circuits may be a digital circuit as shown in Fig. 14, or an arithmetic circuit such as a microcomputer may be used. In addition, the arithmetic circuit in the explanation of binary and ternary values may also be configured by a program such as a microcomputer. It is also possible to configure it by making it correspond to a conversion table using numerical calculations.
以上説明したように、送信側である一定の折返し演算し
た加算など前処理して伝送し、受信復調に際して減算処
理することで復調できることを示した。また減算までの
時間間隔が妨害間隔と一致することで妨害を相殺でき、
第１図、第２図で示すＰＣＭ部の多重信号を映像信号へ
の直交多重する場合だけでは無く、データを映像信号へ
直交多重する場合はもちろん、他の多重方法においても
多重される信号を相殺するに上記処理伝送方法は有効と
なる。As explained above, it has been shown that demodulation can be performed by performing preprocessing such as addition using a certain loop calculation on the transmitting side, and then performing subtraction processing during reception demodulation. Also, if the time interval before subtraction matches the interference interval, interference can be canceled out.
Not only when the multiplexed signal of the PCM section shown in Figs. 1 and 2 is orthogonally multiplexed onto a video signal, but also when data is orthogonally multiplexed onto a video signal, as well as in other multiplexing methods. To offset this, the above processing and transmission method becomes effective.
また、第９図、第１３図で示したデータ例を１水平走査
期間に３データを用いたが、実用上は何データでも良く
、また映像信号の１水平走査期間ごとではなく１フイー
ルドごとあるいは１フレームごとでも映像信号の相関性
を利用して妨害を低減できる。また映像信号との多重で
は無く、他の信号との多重伝送を考える場合の多重され
る信号の相関性の強い期間ごとにデータを加算処理伝送
しておくことで復調側で減算処理することで多重される
信号から多重する信号への妨害を低減できる。Furthermore, although three data examples are used in one horizontal scanning period in the data examples shown in FIGS. 9 and 13, any number of data may be used in practice. Interference can be reduced even on a frame-by-frame basis by utilizing the correlation of video signals. In addition, instead of multiplexing with video signals, when considering multiplex transmission with other signals, by adding and transmitting data for each period in which the multiplexed signals have a strong correlation, subtraction processing can be performed on the demodulation side. Interference from multiplexed signals to multiplexed signals can be reduced.
また逆に多重される信号がある期間ごとに逆相関が強い
場合には、第１図の減算回路１１６を加算回路、第２図
の加算回路２１１を減算回路とすることで多重する信号
を減算処理して伝送し、復調側で加算処理することで多
重される信号から多重する信号への妨害を低減できるこ
とが分る。On the other hand, if the anti-correlation of the multiplexed signals is strong for each period, the subtraction circuit 116 in FIG. 1 is used as an addition circuit, and the addition circuit 211 in FIG. 2 is used as a subtraction circuit to subtract the multiplexed signals. It can be seen that interference from multiplexed signals to multiplexed signals can be reduced by processing and transmitting the signals and performing addition processing on the demodulation side.
第２０図は本発明を実施したテレビジョン信号伝送の伝
送信号発生装置の他の実施例を示すブロック図であり、
第２１図は本発明を実施したテレビジョン信号伝送の再
生装置の他の実施例を示すブロック図であり、第２２図
は本発明の第２０図、第２１図の動作説明用の波形図で
ある。FIG. 20 is a block diagram showing another embodiment of a transmission signal generation device for television signal transmission embodying the present invention;
FIG. 21 is a block diagram showing another embodiment of a reproducing apparatus for television signal transmission embodying the present invention, and FIG. 22 is a waveform diagram for explaining the operation of FIGS. 20 and 21 of the present invention. be.
２００１ は遅延回路、２００２ は減算回路、２
１０１は几ＳフリツプフＯツブ回路、２２０１ は水
平走査期間タイミング、 ２２０２ は伝送する元
のデータ列例、２２０３ は減算回路２００２ の出力
データ列、２２ｏ４は加算回路２１１の出力データ列、
２２０５ は遅延回路１１５の出力データ列、２２０６
は５値３値変換回路１２０１ の出力データ列、２
２０６ はＲＳフリップフロップ２１０１ の出力デ
ータ列である。2001 is a delay circuit, 2002 is a subtraction circuit, 2
101 is a flip-flop circuit, 2201 is a horizontal scanning period timing, 2202 is an example of an original data string to be transmitted, 2203 is an output data string of the subtraction circuit 2002, 22o4 is an output data string of the addition circuit 211,
2205 is the output data string of the delay circuit 115, 2206
is the output data string of the 5-value 3-value conversion circuit 1201, 2
206 is an output data string of the RS flip-flop 2101.
本実施例では直又多ム伝送する多重信号の直流成分を抑
圧するために２値ディジタル信号のエツジ１に報を伝送
するダイコード符号によって３値化された信号を多重伝
送する例である。一般２値のデータ列例２２０２ を遅
延回路２００１ によってディジタルデータの最小反
転間隔時間ＴＤより短かい遅延をしたデータとアナログ
減算することで３値化される反面直流成分が抑圧される
。ここで遅延時間τはディジタルデータの最小反転間隔
時間ＴＢと同一あるいはそれより短かい時間とする。In this embodiment, in order to suppress the DC component of a multiplexed signal that is directly or multiplex transmitted, a signal that has been ternarized by a dicode code that transmits information on edge 1 of a binary digital signal is multiplexed and transmitted. By analog subtracting the general binary data string example 2202 with data delayed by a delay circuit 2001 for a shorter time than the minimum inversion interval time TD of digital data, the data is ternarized, while the DC component is suppressed. Here, the delay time τ is the same as or shorter than the minimum inversion interval time TB of digital data.
τ ≦ ＴＤ （３！なお、τを
ＴＤと等しくすると必要伝送帯域が増加しない、第２０
図から第２２図はその例である。入力された一般の二値
のディジタルデータ２２０２ は減算回路において遅延
回路の出力で減算されて出力波形２２０３ になる、
波形２２０３ はディジタルデータ２２０２ の時刻Ｔ
１のような立ち上りエツジでＨｌｇｈ（１）になり時間
Ｔｎだけ続く１時刻Ｔ４などでＬｏｗ（−１）となり時
間ＴＤだけ続く、その他の時刻Ｔ、から時刻Ｔ、あるい
は時刻Ｔ４から時刻Ｔ、のような期間はその中点（０）
となる、データ２２０２ に比較して波形２２０３
の低周波成分が少なくなる。そのデータ２２０３ を遅
延回路２１２の出力と第１０Ａ図の変換表に従ってかつ
時刻Ｔ１以前のデータが０と仮定すると、時刻Ｔ１から
時間ＴＨの間は同一のデータが加算回路２１１の出力に
得られる。ここでデータ例は１水平走査期間ＴＪ内で７
データを伝送する場合を例に示している。 Ｔ、すぎた
後は、データ２２０３ の０とＴＩＩ前のデータ２２
０４ の１との加算１が得られ。τ ≦ TD (3! Note that if τ is equal to TD, the required transmission band will not increase.
An example is shown in FIG. 22. The input general binary digital data 2202 is subtracted by the output of the delay circuit in the subtracting circuit, resulting in an output waveform 2203.
The waveform 2203 is the time T of the digital data 2202
At a rising edge such as 1, it becomes Hlgh (1) and lasts for time Tn.At time T4, etc., it becomes Low (-1) and lasts for time TD, and from other times T to time T, or from time T4 to time T. Such a period is at its midpoint (0)
The waveform 2203 compared to the data 2202 becomes
The low frequency components of will be reduced. Assuming that the data 2203 is in accordance with the output of the delay circuit 212 and the conversion table of FIG. 10A, and that the data before time T1 is 0, the same data is obtained at the output of the adder circuit 211 from time T1 to time TH. Here, the data example is 7 within one horizontal scanning period TJ.
An example is shown in which data is transmitted. After T, 0 of data 2203 and data 22 before TII
Addition of 04 to 1 yields 1.
その後−１と０の加算−１１その後０と−ｌの加算−１
゜その後１と１の加算−１のようにデータ列２２０４
となる。Then add -1 and 0 -11 Then add 0 and -l -1
゜After that, the data string 2204 is added like 1 and 1 - 1
becomes.
移相回路２１３の出力である直交搬送波が波形２２０４
のＨｌｇｈ（１）で＋人、Ｌｏｗ（−１）で−人、中
点（０）で無変調となるように変調回路２１４で変調さ
れるので、変調後の多重伝送される信号の変調波の搬送
波周波数近傍の成分が抑圧される。The orthogonal carrier wave that is the output of the phase shift circuit 213 has a waveform 2204
Since it is modulated by the modulation circuit 214 so that there is a + person at High (1), a - person at Low (-1), and no modulation at the midpoint (0), the modulated wave of the multiplexed signal after modulation Components near the carrier frequency are suppressed.
本実施例によれば、多重伝送される信号の搬送波周波数
近傍の成分が抑圧されるので、多重伝送される信号が与
える現行地上テレビジョン放送への妨害が少なくできる
効果もある。According to this embodiment, since the components near the carrier frequency of the multiplexed signal are suppressed, there is an effect that interference with the current terrestrial television broadcasting caused by the multiplexed signal can be reduced.
受信回路において、同期検波回路１１３の出力信号デー
タがデータ列２２０４ となる、この信号を遅延回路
１１５によって時間ＴＨ遅延させられたデータがデータ
列２２０５ である、このデータ列２２ｏ４ からデー
タ列２２０５ を減算回路１１６によっておよび５値３
値変換回ｊｉ３１２０１ によりて減算処理および第
１０ Ａ図の変換表と第１１図との変換則に従って変換
するとデータ列２２０６ となる０例えば、データ列
２２０４ とデータ列２２０５ とデータ列２２０
６ の結果を時刻Ｔ４から数データ記述すると、−１引
くｏが−１，−１引く−１が０．−１引くｌが１．−１
引く−１が０゜０引く１が−１となっている。このデー
タ列の１のデータでセット−１のデータでリセットする
ように３億データ１．０ｊ−１を第１５図の場合と同様
に１０゜００、０１ とし上位ビットでＲ８フリップ
フロップ回ｗＩ２１０１ のＳに、下位ビットでＲＳ
フリップフロップ回路２１０１ の几に加える。その
結果データ列２２０７ がＲ８フリップフロップ回路
２１ｏ１ の出力に得られる。このデータ列２２０７
が伝送に際して送信側のディジタル信号処理回路２１
０の出力のデータ列２２０２ と一致していることが
分り、伝送された信号が復謂できることを示す、また、
減算回路１１６によって映像信号の水平走査期間遅延し
た信号とアナログ減算するため、ゴーストなどによる映
像信号からの漏れなどの妨害を映像信号の水平走査期間
ごとと相関性の強さを利用して相殺あるいは低減できる
効果がある。In the receiving circuit, the output signal data of the synchronous detection circuit 113 becomes a data string 2204.The data obtained by delaying this signal by a time TH by the delay circuit 115 is a data string 2205.The data string 2205 is subtracted from this data string 22o4. By circuit 116 and 5 values 3
When the value conversion process ji31201 is used to subtract and convert according to the conversion table in Figure 10A and the conversion rule in Figure 11, the data string 2206 is obtained.For example, data string 2204, data string 2205, and data string 220.
If we write the result of 6 as numerical data starting from time T4, -1 minus o becomes -1, -1 minus -1 becomes 0. -1 minus l is 1. -1
Subtract -1 is 0° 0 subtract 1 is -1. 300 million data 1.0j-1 is set to 10°00, 01 as in the case of Fig. 15 so that data of 1 in this data string is reset with data of set-1. S, RS in the lower bit
It is added to the flip-flop circuit 2101. As a result, a data string 2207 is obtained at the output of the R8 flip-flop circuit 21o1. This data string 2207
When transmitting, the digital signal processing circuit 21 on the transmitting side
It is found that it matches the data string 2202 of the output of 0, indicating that the transmitted signal can be recovered.
Since the subtraction circuit 116 performs analog subtraction with the signal delayed by the horizontal scanning period of the video signal, interference such as leakage from the video signal due to ghosts etc. can be canceled or canceled by using the strength of correlation with each horizontal scanning period of the video signal. It has the effect of reducing
本実施例では、水平走査期間ごとの例であるが垂直走査
期間（フィールド）ごとあるいはフレーム（２フイール
ド）ごとに処理しても映像信号の相関性を利用して妨害
を相殺できる効果は同様である。In this embodiment, the example is for each horizontal scanning period, but the effect of canceling out disturbances using the correlation of video signals is the same even if processing is performed for each vertical scanning period (field) or for each frame (2 fields). be.
以上、第２０図、第２１図で示す本実施例によれば、多
重伝送する２値のディジタル符号を直流成分を抑圧する
３値のディジタル符号として伝送するため、映像搬送波
近傍の多重信号が抑圧されて伝送するので、テレビジョ
ン受信機の疑似同期検波用の搬送波再生回路の帯域通過
フィルタによって抽出される再生搬送波へ多重信号が混
入しずらく、映像信号への妨害を低減できる効果がある
。また逆にコーストなどによる伝送路特性の劣化などに
よって生じる映像信号からの妨害を映像信号の水平走査
期間ごとの相関性の強さによって妨害を低減する効果が
ある。また、映像信号の振幅変調されている帯域（Ｄ８
Ｂ）は約±ＩＭＨｚあり、前述のダイコード、３値加算
などディジタル符号処理によって伝送量の増加などが無
く、約２Ｍｂ ｐ ａのディジタル符号が多重伝送でき
る効果がある。As described above, according to the present embodiment shown in FIGS. 20 and 21, since the binary digital code to be multiplexed is transmitted as a ternary digital code that suppresses the DC component, the multiplexed signal near the video carrier is suppressed. Since the multiplexed signal is not easily mixed into the recovered carrier wave extracted by the bandpass filter of the carrier wave recovery circuit for quasi-coherent detection in the television receiver, interference with the video signal can be reduced. Conversely, there is an effect of reducing interference from the video signal caused by deterioration of transmission path characteristics due to coasting or the like, depending on the strength of the correlation between the horizontal scanning periods of the video signal. In addition, the amplitude modulated band of the video signal (D8
B) is about ±IMHz, and there is no increase in transmission amount due to digital code processing such as the above-mentioned dicode and ternary addition, and there is an effect that digital codes of about 2 Mbp a can be multiplexed transmitted.
また、加算減算において、第１５図、第１６図の構成を
用いたことにより、無変調となる３値信号の０がＯとの
加算によって出力もＯとすることができるため、加算処
理後の信号を伝送する場合に多重信号による妨害が増加
しにくい効果がある。In addition, in addition and subtraction, by using the configurations shown in Figures 15 and 16, 0 of the unmodulated ternary signal can be added to O to make the output O. This has the effect that interference due to multiplexed signals is less likely to increase when transmitting signals.
第２３図は本発明を実施したテレビジョン信号の再生装
置のさらに他の実施例を示すブロック図である。 ２３
０１ はアナログ・ディジタル変換回路（以下ＡＤＣ
と略す）、２３０２ はディジタル遅延回路、２３０３
はディジタル・アナログ変換回路（以下ＤＡＣと略す
）であり、第１図および第２１図と同一符号のものは同
一機能を示す。FIG. 23 is a block diagram showing still another embodiment of a television signal reproducing apparatus embodying the present invention. 23
01 is an analog-to-digital conversion circuit (hereinafter referred to as ADC)
), 2302 is a digital delay circuit, 2303
1 is a digital-to-analog conversion circuit (hereinafter abbreviated as DAC), and the same symbols as in FIGS. 1 and 21 indicate the same functions.
第２１図と異なる点は、同期検波回路１１３の出力信号
を人Ｄ Ｃ２３０１によってディジタル信号に一度変換
し、そのディジタル信号をメモリなどで構成されるディ
ジタル遅延回路２３０２ によって遅延させ、ＤＡＣ２
３０３によってアナログ信号にして減算回路１１６に加
える点である。遅延回路をディジタル遅延回路とするこ
とで、映像信号の１水平走査線期間だけディジタル信号
を記憶遅延させるラインメモリと呼ばれるディジタル回
路や、映像信号の１フイールドあるいは１フレームのデ
ィジタル信号を記憶遅延させるフィールドメモリあるい
はフレームメモリと呼ばれるディジタル回路を用いるこ
とが出来、構成が容易に実現できるとともにディジタル
メモリによりてさらに安定な動作が期待できる利点があ
る。The difference from FIG. 21 is that the output signal of the synchronous detection circuit 113 is once converted into a digital signal by the DC 2301, and the digital signal is delayed by the digital delay circuit 2302 composed of a memory or the like, and the DAC 2
303 to convert it into an analog signal and add it to the subtraction circuit 116. By using a digital delay circuit as a delay circuit, there is a digital circuit called a line memory that stores and delays a digital signal by one horizontal scanning line period of a video signal, and a field that stores and delays one field or one frame of a video signal. A digital circuit called a memory or a frame memory can be used, which has the advantage that the configuration can be easily realized and further stable operation can be expected with the digital memory.
本実施例によれば、第１図、第２１図の実施例の効果に
加えて、さらに遅延回路を容易に構成でき安定に動作す
る効果がある。According to this embodiment, in addition to the effects of the embodiments shown in FIGS. 1 and 21, the delay circuit can be easily constructed and operates stably.
第８図は本発明ｆｃ実施したテレビジョン信号の再生装
置のさらに他の実施例を示すブロック図である。 ２４
０１ はアナログ・ディジタル変換回路（以下人ＤＣ
と略す）、 ２４０２ は搬送波再生ＡＤＣ制御回路
、 ２４０３ はディジタル減算回路、２４０４は
ディジタル遅延回路、２４０５ はディジタル５値３値
変換回路、２４０６ はディジタルクロック馬主回路
であり、第１図、第２１図、および第２２図と同一符号
のものは同一機能を示す。FIG. 8 is a block diagram showing still another embodiment of a television signal reproducing apparatus embodying the present invention fc. 24
01 is an analog-to-digital conversion circuit (hereinafter referred to as DC)
2402 is a carrier wave recovery ADC control circuit, 2403 is a digital subtraction circuit, 2404 is a digital delay circuit, 2405 is a digital five-value three-value conversion circuit, and 2406 is a digital clock main circuit. , and the same reference numerals as in FIG. 22 indicate the same functions.
第２２図と異なる点は、帯域通過フィルタ１１２の出力
信号を人Ｄ Ｃ２４０１でディジタル信号と変換すると
ともに、搬送波再生人ＤＣ制御回路２４０２によって映
像搬送波と同期した再生搬送波の０度と１８０度のタイ
ミングクロックを再生しそのタイミングクロックでＡ
Ｄ Ｃ２４０１によってディジタル信号に変換された信
号を取り込むことで直交搬送波までの同期検波動作をさ
せ、減算回路以降をディジタル回路で構成する点である
。The difference from FIG. 22 is that the output signal of the bandpass filter 112 is converted into a digital signal by the DC controller 2401, and the timing of 0 degrees and 180 degrees of the reproduced carrier wave synchronized with the video carrier wave is controlled by the carrier wave regenerating DC control circuit 2402. Regenerate the clock and use that timing clock to do A
The point is that a signal converted into a digital signal by the DC 2401 is taken in to carry out a synchronous detection operation up to orthogonal carrier waves, and the subtraction circuit and subsequent circuits are constructed with digital circuits.
第２５図は本発明を実施したテレビジョン信号の再生装
置のさらに他の実施例を示すブロック図である。 ２
５０１ はディジタル低域通過フィルタ、２５０２
はｖＣＯであり、第８図と同一符号のものは同一機能を
示す。FIG. 25 is a block diagram showing still another embodiment of a television signal reproducing apparatus embodying the present invention. 2
501 is a digital low-pass filter, 2502
is a vCO, and the same symbols as in FIG. 8 indicate the same functions.
第８図と異なる点は、搬送波再生人ＤＣ制御回路をディ
ジタル低域通過フィルタ２５０１ とｖＣＯ２５０２
で構成した点である。第２４図で述べたように、帯域通
過フィルタ１１２の出力信号を映像搬送波と同期した再
生搬送波の０度と１８０度のタイミングクロックでディ
ジタル信号を取り込むことで直交搬送波で同期検波動作
する。すなわち、映倫搬送波を０度と１８０度のタイミ
ングでディジタル信号として取り込むことでその取り込
まれた信号は直流信号となり、映像搬送波を振幅変調し
た信号によらない、またタイミングが０度と１８０度か
ら変化することによって上記直流信号の値が変化するこ
とを利用して、Ａ Ｄ Ｃ２４０１の出力信号をディジ
タル低域通過フィルタ２５０１ で直流成分を抽出し
く直交搬送波を変調している多重信号成分を除去し）そ
の誤差直流信号をＶ ＣＯ２５０２に負帰還することで
、同期検波回路を構成した。The difference from FIG. 8 is that the carrier wave regenerating DC control circuit is equipped with a digital low-pass filter 2501 and a vCO 2502.
This is a point made up of. As described in FIG. 24, the output signal of the bandpass filter 112 is taken in as a digital signal at the timing clocks of 0 degrees and 180 degrees of the reproduced carrier wave synchronized with the video carrier wave, thereby performing synchronous detection operation using orthogonal carrier waves. In other words, by capturing the video carrier wave as a digital signal at the timing of 0 degrees and 180 degrees, the captured signal becomes a DC signal, and is not based on a signal obtained by amplitude modulating the video carrier wave, and the timing changes from 0 degrees and 180 degrees. Taking advantage of the fact that the value of the DC signal changes by doing this, the digital low-pass filter 2501 extracts the DC component from the output signal of the ADC 2401 and removes the multiplexed signal component modulating the orthogonal carrier wave. A synchronous detection circuit was constructed by negatively feeding back the error DC signal to the VCO2502.
第２４図、第２５図に示した実施例によれば、第２２図
と同様に遅延回路をディジタル回路で構成できるので、
遅延回路の構成を容易にでき、安定な動作が期待できる
効果がある。また、同期検波回路以降をディジタル回路
で構成できるので、さらに安定な動作が期待できる効果
がある。According to the embodiments shown in FIGS. 24 and 25, the delay circuit can be configured with a digital circuit as in FIG.
This has the effect that the configuration of the delay circuit can be simplified and stable operation can be expected. Furthermore, since the components after the synchronous detection circuit can be configured with digital circuits, even more stable operation can be expected.
第２６図は本発明を実施したテレビジョン信号の再生装
置の別の実施例を示すブロック図である。FIG. 26 is a block diagram showing another embodiment of a television signal reproducing apparatus embodying the present invention.
２６０１ はスイッチ、 ２６０２ は検出回路、
２６０３ は表示駆動回路、２６０４ は表示出力端
子であり、第１図あるいは第２１図と同一符号のものは
同一機能を示す。2601 is a switch, 2602 is a detection circuit,
2603 is a display drive circuit, 2604 is a display output terminal, and the same symbols as in FIG. 1 or FIG. 21 indicate the same functions.
本実施例では、音声信号出力に多重伝送された場合にデ
ィジタル音声信号を多重伝送されない場合には一般のＦ
Ｍ音声を出力するテレビジョン信号の再生装置を示した
。ディジタル信号処理回路１１９の動作から検出回路２
６０２ によってディジタル音声が多重伝送されている
か検出し、多重伝送されている場合には表示駆動回路２
６０３ と表示出力端子２６０４ を介して表示する
とともに、スイッチ２６０１ を口側に接続して音声出
力端子１２１にＤＡＣ１２０の出力を得、多重伝送され
ていない場合にはスイッチ２６０１ をイ側に接続して
音声出力端子１２１に音声ＦＭ検波回路１１０の出力を
得る。In this embodiment, when the digital audio signal is multiplexed to the audio signal output and the digital audio signal is not multiplexed, the general F.
This shows a television signal reproducing device that outputs M audio. Detection circuit 2 from the operation of digital signal processing circuit 119
602 detects whether digital audio is being multiplexed, and if it is multiplexed, the display drive circuit 2
603 and the display output terminal 2604, the switch 2601 is connected to the mouth side to obtain the output of the DAC 120 to the audio output terminal 121, and when multiplex transmission is not performed, the switch 2601 is connected to the The output of the audio FM detection circuit 110 is obtained at the audio output terminal 121.
本実施例によれば、ディジタル音声信号が伝送されてい
る場合には自動的にディジタル音声信号を出力できるの
で、高品質なディジタル音声信号をのがすことなく利用
できる効果がある。According to this embodiment, when a digital audio signal is being transmitted, the digital audio signal can be automatically output, so there is an effect that the high quality digital audio signal can be used without being lost.
第２７図は本発明を実施したテレビジョン信号伝送の伝
送信号発生装置あるいは共同受信分配装置にもなり得る
別の実施例を示すブロック図である。FIG. 27 is a block diagram showing another embodiment which can also be used as a transmission signal generation device for television signal transmission or a communal reception distribution device embodying the present invention.
同図において、２７０１ はＢ８（衛星放送）アンテ
ナ、２７０２ はＢ８コンバータ、 ２７０３ はＢ８
チューナＰＭ検波回路、２７０４ は映像信号（１調回
路、２７０５ は帯域フィルタ、２７０６ はＱＰＳＫ
復調回路、２７０７ はディジタル音声信号復調回路で
あり、第２０図におけるのと同一符号のものは同一機能
を示す。In the same figure, 2701 is a B8 (satellite broadcasting) antenna, 2702 is a B8 converter, and 2703 is a B8
Tuner PM detection circuit, 2704 is video signal (1st tone circuit, 2705 is bandpass filter, 2706 is QPSK
Demodulation circuit 2707 is a digital audio signal demodulation circuit, and the same reference numerals as in FIG. 20 indicate the same functions.
Ｂ８アンテナ２７０１ から入力したＢ８信号をＢＳ
コンバータ２７０２ で周波数を下げ、さらに８８チユ
一ナＦＭ検波回路２７０３ で受信選局し、中間周波信
号からＦＭ検波して映像検波信号と、ディジタル音声（
Ｎ号や独立データなどのディジタルデータでＱＰＳＫ変
調されているＰＣＭ副搬送波を得る。ＦＭ検波回路２７
０３ の出力から映像復調回路２７０４ で復調し゛Ｃ
映像信号を得る。B8 signal input from B8 antenna 2701 to BS
The converter 2702 lowers the frequency, and the 88-channel FM detection circuit 2703 selects the receiving station, detects FM from the intermediate frequency signal, and converts it into a video detection signal and digital audio (
A PCM subcarrier that is QPSK modulated with digital data such as the N number and independent data is obtained. FM detection circuit 27
The output of 03 is demodulated by the video demodulation circuit 2704.
Obtain video signal.
その映像信号によって、搬送波発生回路２０７ で発生
された映像信号伝送用の搬送波が振幅変調口＠ ２０６
において振幅変調される。振幅変調された信号は残留側
波帯振幅変調用のＶ３Ｂフィルタ２１７によって地上テ
レビジョン伝送帯域幅に制限されてアンテナ２１９より
伝送される。Based on the video signal, the carrier wave for video signal transmission generated by the carrier wave generation circuit 207 is transmitted to the amplitude modulation port @ 206
amplitude modulated at The amplitude modulated signal is limited to the terrestrial television transmission bandwidth by a V3B filter 217 for vestigial sideband amplitude modulation and transmitted from an antenna 219.
一方、ＦＭ検波回路２０３の出力は帯域フィルタ２７０
５ に入力され、そこでディジタルデータ（音声データ
と独立データ）により変調されているＰＣＭ副搬送波が
抽出され、ＱＰＳＫ復調回路２７０６でＱＰＳＫ復調さ
れ、ディジタル音声復調回路２７０７ で伝送中におけ
る誤りを訂正したり、アナログ信号に変換したりして、
音声信号が復調される。音声ＦＭ変調回路２０２におい
て、復調された音声信号基とよって音声信号用搬送波が
ＦＭ変調され、地上テレビジョン放送の音声信号と同一
・の方式に変換され、ＶＳＢフィルタ２１７からの映像
信号搬送波と合成回路２１８において合成され、アンテ
ナ２１９から送出される。On the other hand, the output of the FM detection circuit 203 is passed through the bandpass filter 270.
5, the PCM subcarrier modulated by digital data (audio data and independent data) is extracted, QPSK demodulated by a QPSK demodulation circuit 2706, and errors during transmission are corrected by a digital audio demodulation circuit 2707. , convert it to an analog signal,
The audio signal is demodulated. In the audio FM modulation circuit 202, the audio signal carrier wave is FM-modulated by the demodulated audio signal base, converted into the same format as the audio signal of terrestrial television broadcasting, and combined with the video signal carrier wave from the VSB filter 217. The signals are combined in circuit 218 and sent out from antenna 219.
これらの映像信号と音声信号は地上テレビジョン放送の
それと同一方式で送出されるので既存のテレビジョン受
信機で受信できるが、ＢＳ（ｍ星放送）のＰＣＭ副搬送
波で伝送されている信号には、音声データの他に独立デ
ータがあり、また５Ｓ信号における音声の伝送モードと
して人モードとＢモードがあるが、人モードの場合の音
声信号の４チャネル分のうちの残りの２チャネル分や、
上記独立データは、上記の伝送方式だけでは伝送できな
い、それらのデータも伝送できるようにするために、以
下述べる回路構成が加えられている。These video and audio signals are transmitted using the same method as that of terrestrial television broadcasting, so they can be received by existing television receivers, but the signals transmitted on the PCM subcarrier of BS (M-Star Broadcasting) cannot be received. There is independent data in addition to voice data, and there are human mode and B mode as voice transmission modes in the 5S signal, but the remaining two channels of the four voice signal channels in human mode,
The above-mentioned independent data cannot be transmitted using only the above-mentioned transmission method. In order to enable the transmission of such data, the following circuit configuration is added.
ＱＰＳＫ復情回路２７０６ で復調された２、０４８
Ｍｂｐｓのデータすべてを遅延回路２００１ と減算
回路２００２に加えダイコード符号化した後に、遅延回
路２１２と加算回路２１ｉで第２０図あるいは８ｇ１図
と同様に処理された後の信号で移相回路２１３からの搬
送波を変調し、アンテナ２１９より多重伝送される。な
お、アンテナ２１９より送出すると記述したが、ケーブ
ルによる共同受信ではケーブルに送出するものである。2,048 demodulated by the QPSK demodulation circuit 2706
After all Mbps data is added to the delay circuit 2001 and the subtraction circuit 2002 and dicode encoded, the signal is processed in the delay circuit 212 and the addition circuit 21i in the same manner as in FIG. The carrier waves are modulated and multiplexed transmitted from the antenna 219. Although it has been described that the signal is transmitted from the antenna 219, in the case of joint reception using a cable, the signal is transmitted to the cable.
本実施例によれば、直交搬送波を用いてＰＣＭ副搬送波
で伝送されてきたディジタルデータ信号すべてを伝送で
き、かつ地上テレビジョンと同一帯域内で伝送できるの
で、衛星放送の高品質なディジタル音声信号や独立デー
タの利用が共同受信で今までのＶ ＨＦ帝やＵＨＦ帯の
１チヤネルを用いて可能となる効果がある。なお、音声
ＦＭ変調回路２０２の出力を合成しなければその領域ま
で映像信号を拡大することも可能である。According to this embodiment, all the digital data signals transmitted by PCM subcarriers can be transmitted using orthogonal carrier waves, and can be transmitted within the same band as terrestrial television, so that high-quality digital audio signals of satellite broadcasting can be transmitted. This has the effect of making it possible to use independent data through joint reception using one channel of the VHF band or UHF band. Note that if the output of the audio FM modulation circuit 202 is not combined, it is also possible to expand the video signal to that area.
第２８図は本発明による衛星放送テレビ受像機の実施例
を示すブロック図である。２８０１ はＢＳアンテナ
、２８０２ はＢ８コンバータ、２８０３ はＢＳチュ
ーナＦＭ検波回路、 ２８０４ は映像信号復調回
路、２８０５ はＱＰＳＫ復調回路、２８０６．２８０
７゜２８０８ は切換回路、２８０９ はデータの出力
端子であり、第１図あるいは第２１図におけるのと同一
符号のものは同一機能を示す。FIG. 28 is a block diagram showing an embodiment of a satellite broadcast television receiver according to the present invention. 2801 is a BS antenna, 2802 is a B8 converter, 2803 is a BS tuner FM detection circuit, 2804 is a video signal demodulation circuit, 2805 is a QPSK demodulation circuit, 2806.280
7. 2808 is a switching circuit, 2809 is a data output terminal, and the same symbols as in FIG. 1 or 21 indicate the same functions.
本実施例はＢ８チューナ内蔵形テテレビジョン受信に本
発明による受信再生装置を含めた例であり、ＢＳ受信の
場合には、ＢＳアンテナ２８０１ から入力したＢ８信
号をＢＳコンバータ２８０２ で周波数を下げ、ざらに
Ｂ８チューナＦＭ検波回路２８０３ で受信選局し、中
間周波信号からＦＭ検波して映像検波信号とディジタル
音声信号などのデータでＱＰＳＫ変調されているＰＣＭ
副搬送波を得る。This embodiment is an example in which the reception reproducing device according to the present invention is included in a B8 tuner built-in television receiver.In the case of BS reception, the B8 signal input from the BS antenna 2801 is lowered in frequency by the BS converter 2802. Roughly B8 tuner FM detection circuit 2803 receives and selects PCM, FM detects the intermediate frequency signal, and QPSK modulates the data such as the video detection signal and digital audio signal.
Get the subcarrier.
その出力から映像復調回路２８０４ で映像信号を得、
切換口Ｍ ２８０７ を経て映像信号の出力端子１０８
に出力する。一方、Ｂ８からの音声信号はＱＰ Ｓ Ｋ
ｉｖＩ４回［２８０５でＱＰＳＫ復調され、切換回路２
８０６ を経てディジタル信号処理回路１１９などで処
理された後、切り換え回路２８０８ を経て。A video signal is obtained from the output by a video demodulation circuit 2804,
Video signal output terminal 108 via switching port M2807
Output to. On the other hand, the audio signal from B8 is QP S K
ivI 4 times [QPSK demodulated at 2805, switching circuit 2
After passing through 806 and being processed by a digital signal processing circuit 119, etc., it passes through switching circuit 2808.
音声信号の出力端子１２１に出力する。この場合。It is output to the audio signal output terminal 121. in this case.
ディジタル信号が同一のフォーマットに従りているため
ディジタル信号処理回路１１９以降の回路が共用化でき
る。また衛星放送のＰＣＭ音声副搬送波によって音声デ
ータと同時に伝送される独立データは、ディジタル信号
処理１１９から分離され、データの出力端子２８０９
に得られる。Since the digital signals follow the same format, the circuits after the digital signal processing circuit 119 can be shared. In addition, independent data transmitted simultaneously with the audio data by the PCM audio subcarrier of satellite broadcasting is separated from the digital signal processing 119 and sent to the data output terminal 2809.
can be obtained.
なお、切り換え回路２２０６．２２０７．２２０８ の
接続はイ側（上側）で一般ＶＨＦ帯、ＵＨＦ帯のテレビ
ジョン受信する場合、口側（中側）でＶＨＦ帯。In addition, when connecting the switching circuits 2206, 2207, and 2208, when receiving TV in the general VHF band and UHF band on the A side (upper side), connect to the VHF band on the front side (middle side).
ＵＨＦ帯テレビジョン信号に、直交搬送波をディジタル
音声信号などで変調された副搬送波で変刺し多重して伝
送された信号を受信する場合、ハ側（下側）でＢ８信号
を受信する場合を示している。This shows the case where a B8 signal is received on the C side (lower side) when receiving a signal transmitted by multiplexing an orthogonal carrier wave with a subcarrier modulated by a digital audio signal etc. on a UHF band television signal. ing.
本実施例によれば、ＢＳ受信と、直交多重で多重伝送さ
れた信号の受信と、を共用化できるので、テレビジョン
受信機の構成を簡素化できる効果がある。According to this embodiment, since BS reception and reception of signals multiplexed and transmitted by orthogonal multiplexing can be shared, the configuration of the television receiver can be simplified.
なお、第ｎ図、第Ｕ図、第２５図、第２６図および第四
図は第２１図をもとに変更した例であるが、それらの実
施例は第１図あるいは他の実施例とも組合せることは可
能であり、おのおのの効果を得られる。Note that Figure n, Figure U, Figure 25, Figure 26, and Figure 4 are examples that are modified based on Figure 21, but these examples are different from Figure 1 or other examples. It is possible to combine them, and the effects of each can be obtained.
本発明によれば、振＠変調された搬送波に比べて低いレ
ベルで多重信号番こよって振幅変調された搬送波が直交
関係で合成されて伝送されるため、復調された振幅変調
で伝送された信号が多重信号による妨害を受は難い効果
がある。According to the present invention, since amplitude-modulated carrier waves are combined in an orthogonal relationship and transmitted at a lower level than the amplitude-modulated carrier wave, the demodulated amplitude-modulated signal is transmitted. However, it has the effect of being less susceptible to interference by multiplexed signals.
また、多重信号が一定期間前の多重信号と加算処理して
伝送し、再生装置において、多重信号が一定期間遅延し
て多重信号と減算処理して復調できるので、振幅変調で
伝送された信号からの妨害を低減できる効果もある。In addition, the multiplexed signal is added to the previous multiplexed signal for a certain period of time before being transmitted, and in the reproducing device, the multiplexed signal is delayed for a certain period of time and subtracted from the multiplexed signal to be demodulated. It also has the effect of reducing interference.
また本発明によれば、衛星放送のＰＣＭ副搬送波成分で
伝送されたディジタルデータを地上テレビジョンのＶＨ
Ｆ帯やＵＨＦ帯の１チヤネル伝送帯域内で映像信号と多
重して伝送し、受信再生できるので、ケーブルなど衛星
放送共同受信の分配においても高品質なディジタル音声
信号や独立データなどの利用を可能とする効果もある。Further, according to the present invention, digital data transmitted using PCM subcarrier components of satellite broadcasting can be transferred to VH of terrestrial television.
Since it can be multiplexed with a video signal, transmitted, received and played within a single channel transmission band of the F band or UHF band, it is possible to use high quality digital audio signals and independent data even in the distribution of satellite broadcasting joint reception such as cable. There is also the effect of
第１図は本発明の伝送信号の再生装置の一実施例を示す
ブロック図、第２図は本発明の伝送信号の発生装置の一
実施例を示すブロック図、第３図は本発明の伝送信号の
スペクトル図、第４図は本発明の伝送信号のベクトル図
、第５図は本発明において用いる加算回路の一例を示す
ブロック図、第５Ａ図は第５図のＥＯＲ回路の動作説明
用の変換表の説明図、第６図は本発明において用いる減
算回路、符号識別回路の詳細を示すブロック図、第７図
、第８図は本発明において用いる３値２値変換回路の一
例を示すブロック図、第９図は第５図から第８図の動作
説明用のデータ列図、第１０図は本発明において用いる
加算回路の他の例を示すブロック図、第１０Ａ図は本発
明の３値加算減算における変換表を示す説明図、第１１
図は本発明における３値加算減算における動作を説明す
る入出力特性図、第１２図は本発明において用いる減算
回路、符号識別回路の詳細を示すブロック図、第１３図
は本発明の第１０図から第１２図における加算減算過程
を示すデータ列図、第１４図、第１５図は本発明におい
て用いる３値加算回路の一例を示すブロック図、第１５
人図は第１５図の説明用の符号表を示す説明図、第１６
図、第１７図は本発明において用いる５値３値変換、符
号識別回路の一例を示すブロック図、第１７ Ａ図は本
発明の４値加算減算における変換表を示す説明図、第１
８図は本発明における加算減算の一使用例を示す構成ブ
ロック図、第１９図は本発明に詔ける４値加算減算にお
ける動作説明用入出力特性図、第四図は本発明の伝送信
号の発生装置の他の実施例を示すブロック図、第２１図
は本発明の伝送信号の再生装置の他の実施例を示すブロ
ック図、第２２図は本発明の第２１図、第２２図の動作
を説明するデータを示すタイムチャート、第四図乃至第
２５図は本発明の伝送信号の再生装置のさらに他の実施
例を示すブロック図、第２６図は本発明の伝送信号の再
生装置の別の実施例を示すブロック図、第２７図は本発
明による多重信号の発生装置、あるいは共同受信分配装
置にもなり得る実施例を示すブロック図、第２８図は本
発明による衛星放送テレビ受信機の一実施例を示すブロ
ック図、である。
１１３・・・同期検波回路 １１４・・・搬送波再生
回路１１５・・・遅延回路 １１６・・・減算回
路１１７、月１・・・符号識別回路
１１８・・・クロック再生回路
２１１．２１１ ・・・加算回路 ２１２・・・遅延
回路６０２・・・３値２直変換回路
１００１ ・・・加算回路 ２００１ ・・・遅
延回路２００２ ・・・減算回路
２１０１ ・・・ＲＳフリップフＯツブ回路代理人
弁理士 小 川 勝 男 ｊ第 ３ 図
第
■
第
ワ
図
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図
第
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図
ポ１閉
第
図
第
’７Ａ図
第１９
図
Ａカ句
べFIG. 1 is a block diagram showing an embodiment of a transmission signal reproducing device according to the present invention, FIG. 2 is a block diagram showing an embodiment of a transmission signal generating device according to the present invention, and FIG. 3 is a block diagram showing an embodiment of a transmission signal generating device according to the present invention. 4 is a vector diagram of the transmission signal of the present invention, FIG. 5 is a block diagram showing an example of an adder circuit used in the present invention, and FIG. 5A is a diagram for explaining the operation of the EOR circuit of FIG. 5. An explanatory diagram of a conversion table, FIG. 6 is a block diagram showing details of a subtraction circuit and a code identification circuit used in the present invention, and FIGS. 7 and 8 are blocks showing an example of a ternary-to-binary conversion circuit used in the present invention. 9 is a data string diagram for explaining the operation of FIGS. 5 to 8, FIG. 10 is a block diagram showing another example of the adder circuit used in the present invention, and FIG. 10A is a ternary value diagram of the present invention. Explanatory diagram showing a conversion table for addition and subtraction, No. 11
12 is a block diagram showing details of the subtraction circuit and code identification circuit used in the present invention. FIG. 13 is a diagram showing the details of the subtraction circuit and code identification circuit used in the present invention. 12 is a data string diagram showing the addition/subtraction process, FIGS. 14 and 15 are block diagrams showing an example of a three-value addition circuit used in the present invention, and FIG.
The human figure is an explanatory diagram showing the explanatory code table in Figure 15, and Figure 16.
17 is a block diagram showing an example of a five-value three-value conversion and code identification circuit used in the present invention, and FIG. 17A is an explanatory diagram showing a conversion table for four-value addition/subtraction of the present invention.
Figure 8 is a configuration block diagram showing an example of the use of addition and subtraction in the present invention, Figure 19 is an input/output characteristic diagram for explaining the operation of four-value addition and subtraction in the present invention, and Figure 4 is a diagram showing the transmission signal of the present invention. FIG. 21 is a block diagram showing another embodiment of the transmission signal reproducing device of the present invention; FIG. 22 is a block diagram showing another embodiment of the transmission signal reproducing device of the present invention; FIG. 22 shows the operation of FIGS. 21 and 22 of the present invention FIG. 4 to FIG. 25 are block diagrams showing still other embodiments of the transmission signal reproducing device of the present invention, and FIG. 26 is a time chart showing data for explaining the transmission signal reproducing device of the present invention. FIG. 27 is a block diagram showing an embodiment of the present invention which can also be used as a multiplex signal generator or communal reception distribution device. FIG. 28 is a block diagram showing an embodiment of the satellite broadcast television receiver according to the present invention. It is a block diagram showing one example. 113...Synchronous detection circuit 114...Carrier recovery circuit 115...Delay circuit 116...Subtraction circuit 117, Month 1...Code identification circuit 118...Clock recovery circuit 211.211...Addition Circuit 212...Delay circuit 602...Three-level binary conversion circuit 1001...Addition circuit 2001...Delay circuit 2002...Subtraction circuit 2101...RS flip-flop circuit agent
Patent Attorney Katsuo Ogawa J Figure 3■ Figure W Figure 1Z Figure 6) Figure J Figure Po 1 Closed Figure '7A Figure 19 A phrase
Claims (1)
１の信号と、前記第１の搬送波に対して位相が鉛直ずれ
ている直交位相の第２の搬送波を多重すべき信号で変調
して得られる第２の信号とを、合成して伝送する多重伝
送方法において、一定期間前の多重すべき信号と多重す
べき現信号とを加算処理した後の信号で前記第２の搬送
波を変調する多重すべき信号としたことを特徴とする多
重伝送方法。 ２、前記多重すべき信号を２値あるいは３値以上の多値
にディジタル符号化された信号データとすることを特徴
とする請求項１記載の多重伝送方法。 ３、前記多重すべき信号としてディジタル符号化された
信号データとその信号データを１データ以下の一定時間
遅延した信号データとを減算処理した後の信号データを
用いることを特徴とする請求項１記載の多重伝送方法。 ４、前記一定期間を映像信号の１水平走査期間あるいは
１フィールド期間あるいは１フレーム期間とすることを
特徴とする請求項１乃至３のいずれかに記載の多重伝送
方法。 ５、第１の搬送波を発生する第１の搬送波発生回路、前
記第１の搬送波発生回路の出力信号である第１の搬送波
を映像信号で振幅変調する振幅変調回路を有する信号発
生装置において、前記第１の搬送波と直交した位相の第
２の搬送波を得る移相回路、多重すべき信号を一定期間
遅延させる遅延回路、多重すべき信号と前記遅延回路の
出力とを入力として一定期間前の多重すべき信号とを加
算処理し出力を前記遅延回路の入力とする加算回路、前
記移相回路の出力信号である第２の搬送波を前記加算回
路の出力信号で変調する変調回路、前記振幅変調回路の
出力信号と前記変調回路の出力信号とを合成する合成回
路を設けたことを特徴とする多重伝送信号発生装置。 ６、前記多重すべき信号をディジタル符号化された信号
データとし、前記加算回路を全加算器（フルアダー）で
構成したことを特徴とする請求項５記載の多重伝送信号
発生装置。 ７、前記多重すべき信号を２値のディジタル符号化され
た信号データとし、前記加算回路を排他的論理和回路（
エクスクルーシブオア回路）で構成することで２値の信
号データを２値の加算された信号データに変換したこと
を特徴とする請求項５記載の多重伝送信号発生装置。 ８、前記多重すべき信号を３値のディジタル符号化され
た信号データとし、前記加算回路として前記加算回路の
２入力の信号データを加算する加算器、前記加算器の出
力結果から１を減算する減算器、前記減算器の出力信号
が前記加算回路入力の３値の値の範囲より大きい場合に
は前記加算回路入力の３値の範囲の最小値を与え前記加
算回路入力の３値の値の範囲より小さい場合には前記加
算回路入力の３値の範囲の最大値を与える出力値制限器
で構成したことを特徴とする請求項５記載の多重伝送信
号発生装置。 ９、前記多重すべき信号として２値のディジタル符号化
された信号データとし、前記加算回路を前記２値のディ
ジタル符号化された信号データを入力とし１データ期間
以下の期間遅延させる第１の遅延回路と、前記２値のデ
ィジタル符号化された信号データと前記第１の遅延回路
の出力信号とを減算して３値の信号データ出力を得る減
算回路と、第２の遅延回路と、前記減算回路の出力であ
る３値の信号データと前記第２の遅延回路の出力信号デ
ータとを入力とし出力信号データを前記第２の遅延回路
の入力信号データとし入力される３値の信号データの中
値と中値の加算結果を中値、入力される３値の信号デー
タの大値と大値の加算結果を小値、入力される３値の信
号データの小値と小値の加算結果を大値、入力される３
値の信号データの小値と大値の加算結果を中値、入力さ
れる３値の信号データの中値と小値の加算結果を小値、
入力される３値の信号データの中値と大値の加算結果を
大値とする加算をする３値２入力３値１出力の３値加算
器とで構成したことを特徴とする請求項５記載の多重伝
送信号発生装置。 １０、前記遅延回路あるいは前記第１の遅延回路として
、映像信号の１水平走査期間あるいは１フィールド期間
あるいは１フレーム期間の時間の多重信号を記憶し、多
重すべき信号のクロック信号で記憶した信号が移動出力
し、さらに入力する１水平走査期間あるいは１フィール
ド期間あるいは１フレーム期間のシフトレジスタで構成
したことを特徴とする請求項５乃至９のいずれかに記載
の多重伝送信号発生装置。 １１、前記遅延回路あるいは前記第１の遅延回路として
、映像信号の１水平走査期間あるいは１フィールド期間
あるいは１フレーム期間の時間の多重すべき信号を記憶
し、多重すべき信号を１サンプルごとに記憶および出力
する１水平走査期間メモリあるいは１フィールドメモリ
あるいは１フレームメモリで構成したことを特徴とする
請求項５乃至９のいずれかに記載の多重伝送信号発生装
置。 １２、映像信号で振幅変調された第１の搬送波と、前記
第１の搬送波と直交位相関係にあり一定期間前の多重す
べき信号と多重すべき現信号とが加算処理された信号で
変調された第２の搬送波とが合成され伝送された多重伝
送信号を受信再生する装置であって、前記多重伝送信号
から前記第２の搬送波と同一位相の搬送波を再生する搬
送波再生回路、前記搬送波再生回路の出力信号で前記多
重伝送信号を検波する同期検波回路、前記同期検波回路
の出力信号を前記一定期間の時間遅延させる遅延回路、
前記同期検波回路の出力信号と前記遅延回路の出力信号
とを減算する減算回路を設けたことを特徴とする多重伝
送信号再生装置。 １３、映像信号で振幅変調された第１の搬送波と、前記
第１の搬送波と直交位相関係にあり一定期間前の多重す
べき信号と多重すべき現信号とが加算処理された信号で
変調された第２の搬送波とが合成され伝送された多重伝
送信号を受信再生する装置であって、前記多重伝送信号
から前記第１の搬送波と直交位相関係の搬送波を再生す
る搬送波再生回路、前記搬送波再生回路の出力信号で前
記多重伝送信号を検波する同期検波回路、前記同期検波
回路の出力信号を前記一定期間の時間遅延させる遅延回
路、前記同期検波回路の出力信号と前記遅延回路の出力
信号とを減算する減算回路、前記減算回路の出力信号を
２値以上のディジタル信号に変換する符号識別回路、を
設けたことを特徴とする多重伝送信号再生装置。 １４、前記多重すべき信号の加算処理後の信号が２値の
ディジタル符号化された信号データであり、前記符号識
別回路として２つの基準レベルを有したウインドコンパ
レータで構成したことを特徴とする請求項１３記載の多
重伝送信号再生装置。 １５、前記多重すべき信号の加算処理後の信号が２値の
ディジタル符号化された信号データであり、前記符号識
別回路として入力信号を自乗する乗算回路と、前記乗算
回路の出力信号を２値のディジタル符号に識別する識別
回路とで構成したことを特徴とする請求項１３記載の多
重伝送再生装置。 １６、前記多重すべき信号の加算処理後の信号が３値の
ディジタル符号化された信号データであり、前記識別回
路として４つの基準レベルを有した５値コンパレータと
、前記５値コンパレータの出力が最大レベルあるいは最
小レベルより２番目のレベルが検出された場合に３値信
号の小値、最小レベルよりあるいは最大レベルより３番
目のレベルが検出された場合に中値、最小レベルあるい
は最大レベルより２番目のレベルが検出された場合に３
値信号の大値を出力する５値３値変換回路とで構成され
たことを特徴とする請求項１３記載の多重伝送信号再生
装置。 １７、前記多重すべき信号の加算処理後の信号が３値の
ディジタル符号化された信号データであり、前記識別回
路として４つの基準レベルを有した５値コンパレータと
、前記５値コンパレータの出力が最大レベルあるいは最
小レベルより２番目のレベルでセットあるいはリセット
動作し、最小レベルあるいは最大レベルより２番目のレ
ベルでリセットあるいはセット動作し３番目のレベルで
は変化しないセットリセット回路を用いた５値２値変換
回路とで構成されたことを特徴とする請求項１３記載の
多重伝送信号再生装置。 １８、前記遅延回路として、映像信号の１水平走査期間
あるいは１フィールド期間あるいは１フレーム期間の時
間信号を遅延させるアナログ遅延回路で構成したことを
特徴とする請求項１２乃至１７のいずれかに記載の多重
伝送信号再生装置。 １９、前記遅延回路として、入力信号をディジタル信号
に変換するアナログディジタル変換回路と、前記アナロ
グディジタル変換回路の出力信号を映像信号の１水平走
査期間あるいは１フィールド期間あるいは１フレーム期
間の時間遅延させるシフトレジスタあるいはメモリなど
で構成されるディジタル遅延回路と、前記ディジタル遅
延回路の出力信号をアナログ信号に変換するディジタル
・アナログ変換回路とで構成されたことを特徴とする請
求項１２乃至１７のいずれかに記載の多重伝送信号再生
装置。 ２０、前記同期検波回路として、入力信号をディジタル
信号に変換するアナログ・ディジタル変換回路で構成し
、前記搬送波再生回路の出力信号で前記アナログ・ディ
ジタル変換回路のサンプリングクロックとし、前記遅延
回路、前記減算回路、あるいは前記符号識別回路をディ
ジタル信号処理回路で構成したことを特徴とする請求項
１２乃至１７のいずれかに記載の多重伝送信号再生装置
。 ２１、３値以上の多値ディジタル符号の加算減算演算処
理において、Ｎ値ディジタル符号の２入力信号を加算あ
るいは減算の単純演算し、その結果入力のＮ値の範囲に
入った値はそのままの値を出力し、Ｎ値の範囲を越えた
ものについては越えた値からＮ値の最大値に相当する固
定値を減算することでＮ値の最大値＋１の値はＮ値の最
小値、Ｎ値の最大値＋２の値はＮ値の最小値の１大きい
値とするようにＮ値内に折返し、Ｎ値の範囲を越えてＮ
値より低い値のものについてはＮ値の最小値に相当する
固定値を加算することでＮ値の最小値−１の値はＮ値の
最大値、Ｎ値の最小値−２の値はＮ値の最大値より１低
い値とするようにＮ値内に折返すことによって、Ｎ値の
２入力の演算出力もＮ値内に限定することを特徴とする
演算方法。 ２２、前記多値ディジタル符号を３値ディジタル符号と
し、３値を最大値を１最小値を−１その他を０とおき、
１、０、−１の３値を２値２ビットの１０、００、０１
のディジタル符号で示し、００を一方の入力とし他方の
入力を１０あるいは００あるいは０１のいずれにおいて
も他方の入力をそのまま出力して１０あるいは００ある
いは０１を出力し、一方の入力が１０の場合には他方の
入力が１０の場合出力が０１、他方の入力が０１の場合
００を出力し、一方の入力が０１の場合には他方の入力
が０１の場合出力が１０となるように演算処理すること
で、３値ディジタル符号の２信号を加算あるいは減算処
理した後も３値ディジタル符号で出力することを特徴と
する請求項２１記載の演算方法。 ２３、衛星放送信号を受信して分配する共同受信分配装
置において、 受信した衛星放送信号から映像信号及びディジタルデー
タ（独立データ及び音声データを含む）信号を検波して
出力する検波回路と、該検波回路の出力信号から映像信
号を復調する復調回路と、搬送波発生回路と、該搬送波
発生回路からの搬送波を復調された前記映像信号により
振幅変調して被変調波を作成して出力する振幅変調回路
と、 前記振幅変調回路からの被変調波を入力され残留側波帯
振幅変調波として出力するＶＳＢフィルタと、 前記検波回路の出力信号から前記ディジタルデータの乗
っている副搬送波を抽出して出力する帯域フィルタと、
該帯域フィルタの出力信号である前記副搬送波をＱＰＳ
Ｋ復調してディジタルデータを出力するＱＰＳＫ復調回
路と、該ＱＰＳＫ復調回路の出力信号であるディジタル
データを一方の入力とする加算回路と、該加算回路の出
力信号であるディジタルデータを一定期間遅延させ該加
算回路の他方の入力へ出力する遅延回路と、 前記搬送波を入力され、それと位相が直交関係にある直
交搬送波を出力する移相回路と、該移相回路からの直交
搬送波を前記加算回路の出力のディジタルデータ信号に
より変調して被変調波を作成し出力するディジタル変調
回路と、前記ＶＳＢフィルタからの出力信号と前記ディ
ジタル変調回路の出力信号とを合成して分配のために送
出する合成送出回路と、を具備したことを特徴とする共
同受信分配装置。 ２４、残留側波帯振幅変調形式で伝送されてくる映像信
号を受信し選局して中間周波数に変換する第１の周波数
変換回路と、該第１の周波数変換回路の出力を検波して
映像信号を復調する映像検波回路と、 前記第１の周波数変換回路の出力信号から搬送波を再生
する搬送波再生回路と、再生された該搬送波で前記第１
の周波数変換回路の出力信号を同期検波する同期検波回
路と、該同期検波回路の出力信号を入力され、一定期間
信号を遅延させる遅延回路と、該同期検波回路の出力信
号と該遅延回路の出力信号とを入力とし、それらの信号
を減算処理する減算回路と、該減算回路の出力信号をデ
ィジタル信号に符号識別する符号識別回路と、 衛星放送信号を受信し選局してＦＭ検波する衛星ＦＭ検
波回路と、該衛星ＦＭ検波回路の出力から映像信号を復
調する映像復調回路と、前記衛星ＦＭ検波回路の出力か
らＰＣＭ副搬送波を抽出する帯域フィルタと、該帯域フ
ィルタの出力を入力されＱＰＳＫ復調してディジタル信
号を出力するＱＰＳＫ復調回路と、 前記符号識別回路の出力信号と前記ＱＰＳＫ復調回路の
出力信号との両者のうち何れか一方を選択して出力する
切換回路と、該切換回路からの信号を入力されて信号処
理を行うディジタル信号処理回路と、 を有して成ることを特徴とする衛星放送受信機能内蔵の
テレビ受像機。[Claims] 1. A first signal obtained by amplitude modulating a first carrier wave with a video signal, and a second carrier wave in orthogonal phase whose phase is vertically shifted with respect to the first carrier wave. In a multiplex transmission method in which a second signal obtained by modulating with a signal to be multiplexed is combined and transmitted, the signal is a signal obtained by adding the signal to be multiplexed a certain period ago and the current signal to be multiplexed. A multiplex transmission method characterized in that the second carrier wave is used as a signal to be multiplexed to be modulated. 2. The multiplex transmission method according to claim 1, wherein the signal to be multiplexed is digitally encoded signal data having two or more values. 3. As the signal to be multiplexed, signal data obtained by subtracting digitally encoded signal data and signal data obtained by delaying the signal data by a certain period of time of one data or less is used. multiplex transmission method. 4. The multiplex transmission method according to claim 1, wherein the certain period is one horizontal scanning period, one field period, or one frame period of the video signal. 5. A signal generating device comprising: a first carrier wave generation circuit that generates a first carrier wave; and an amplitude modulation circuit that amplitude modulates the first carrier wave, which is an output signal of the first carrier wave generation circuit, with a video signal; A phase shift circuit that obtains a second carrier wave having a phase orthogonal to the first carrier wave, a delay circuit that delays the signal to be multiplexed for a certain period of time, and a multiplexing circuit that uses the signal to be multiplexed and the output of the delay circuit as input for a certain period of time a modulation circuit that modulates a second carrier wave, which is the output signal of the phase shift circuit, with the output signal of the addition circuit; and the amplitude modulation circuit. 1. A multiplex transmission signal generation device, comprising a synthesis circuit for synthesizing the output signal of the modulation circuit and the output signal of the modulation circuit. 6. The multiplexed transmission signal generating device according to claim 5, wherein the signal to be multiplexed is digitally encoded signal data, and the adding circuit is constituted by a full adder. 7. The signal to be multiplexed is binary digitally encoded signal data, and the adding circuit is an exclusive OR circuit (
6. The multiplex transmission signal generating apparatus according to claim 5, wherein binary signal data is converted into binary added signal data by comprising an exclusive OR circuit. 8. The signal to be multiplexed is ternary digitally encoded signal data, the adder circuit is an adder that adds signal data of two inputs of the adder circuit, and 1 is subtracted from the output result of the adder. a subtracter; when the output signal of the subtracter is larger than the range of the three values input to the adder circuit, the minimum value of the three value range of the input to the adder circuit is given; 6. The multiplex transmission signal generating apparatus according to claim 5, further comprising an output value limiter which gives the maximum value of the three-value range input to the adder circuit when the value is smaller than the range. 9. A first delay in which binary digitally encoded signal data is used as the signal to be multiplexed, and the adder circuit receives the binary digitally encoded signal data and delays it for a period of one data period or less. a subtraction circuit that subtracts the binary digitally encoded signal data and the output signal of the first delay circuit to obtain a ternary signal data output, a second delay circuit, and the subtraction circuit; Among the input three-value signal data, the three-value signal data that is the output of the circuit and the output signal data of the second delay circuit are input, and the output signal data is the input signal data of the second delay circuit. The addition result of the value and the medium value is the medium value, the addition result of the large value and the large value of the input 3-value signal data is the small value, and the addition result of the small value and the small value of the input 3-value signal data is the small value. Large value, entered 3
The addition result of the small value and the large value of the input signal data is the middle value, and the addition result of the middle value and the small value of the input 3-value signal data is the small value.
Claim 5 characterized by comprising a ternary adder having two ternary inputs and one ternary output, which performs addition such that the addition result of the medium value and the large value of input ternary signal data becomes the large value. The multiplex transmission signal generator described above. 10. The delay circuit or the first delay circuit stores a multiplexed signal of one horizontal scanning period, one field period, or one frame period of a video signal, and the stored signal is a clock signal of the signal to be multiplexed. 10. The multiplex transmission signal generating device according to claim 5, comprising a shift register for one horizontal scanning period, one field period, or one frame period for moving output and input. 11. The delay circuit or the first delay circuit stores signals to be multiplexed in time of one horizontal scanning period, one field period, or one frame period of the video signal, and stores signals to be multiplexed for each sample. 10. The multiplex transmission signal generating device according to claim 5, wherein the multiplex transmission signal generating device comprises a memory for one horizontal scanning period, one field memory, or one frame memory for outputting and outputting. 12. A first carrier wave that is amplitude-modulated with a video signal, a signal that is in a quadrature phase relationship with the first carrier wave and is to be multiplexed for a certain period of time, and a current signal that is to be multiplexed are modulated with a signal obtained by addition processing. A device for receiving and reproducing a multiplexed transmission signal which is transmitted by combining a second carrier wave with a second carrier wave, the carrier wave regeneration circuit regenerating a carrier wave having the same phase as the second carrier wave from the multiplex transmission signal, and the carrier wave regeneration circuit. a synchronous detection circuit that detects the multiplexed transmission signal with an output signal of the synchronous detection circuit; a delay circuit that delays the output signal of the synchronous detection circuit for the certain period of time;
A multiplex transmission signal reproducing device comprising a subtraction circuit that subtracts the output signal of the synchronous detection circuit and the output signal of the delay circuit. 13. A first carrier wave that is amplitude-modulated with a video signal, a signal that is in a quadrature phase relationship with the first carrier wave and that is to be multiplexed a certain period of time ago, and a current signal that is to be multiplexed are modulated with a signal that has been subjected to addition processing. A device for receiving and reproducing a multiplexed transmission signal that is transmitted by combining a second carrier wave with a second carrier wave, the carrier wave regeneration circuit that regenerates a carrier wave having an orthogonal phase relationship with the first carrier wave from the multiplex transmission signal, and the carrier wave regeneration circuit. A synchronous detection circuit that detects the multiplexed transmission signal using an output signal of the circuit, a delay circuit that delays the output signal of the synchronous detection circuit for the certain period of time, and an output signal of the synchronous detection circuit and an output signal of the delay circuit. 1. A multiplex transmission signal reproducing device, comprising: a subtraction circuit that performs subtraction; and a code identification circuit that converts an output signal of the subtraction circuit into a digital signal of two or more values. 14. A claim characterized in that the signal after addition processing of the signals to be multiplexed is binary digitally encoded signal data, and the code identification circuit is constituted by a window comparator having two reference levels. 14. The multiplex transmission signal reproducing device according to item 13. 15. The signal after addition processing of the signals to be multiplexed is binary digitally encoded signal data, and the code identification circuit is a multiplication circuit that squares the input signal, and the output signal of the multiplication circuit is binary-coded. 14. The multiplex transmission and reproducing apparatus according to claim 13, further comprising an identification circuit for identifying the digital code. 16. The signal after addition processing of the signals to be multiplexed is ternary digitally encoded signal data, and the identification circuit is a 5-value comparator having four reference levels, and the output of the 5-value comparator is The small value of the ternary signal when the maximum level or the second level from the minimum level is detected, the medium value when the minimum level or the third level from the maximum level is detected, and the value 2 from the minimum level or the maximum level. 3 if the th level is detected
14. The multiplexed transmission signal reproducing apparatus according to claim 13, further comprising a five-value three-value conversion circuit that outputs a large value of the value signal. 17. The signal after addition processing of the signals to be multiplexed is ternary digitally encoded signal data, and the identification circuit is a 5-value comparator having four reference levels, and the output of the 5-value comparator is Five-value binary using a set-reset circuit that sets or resets at the maximum level or the second level from the minimum level, resets or sets at the minimum level or the second level from the maximum level, and does not change at the third level. 14. The multiplex transmission signal reproducing apparatus according to claim 13, further comprising a conversion circuit. 18. The delay circuit according to any one of claims 12 to 17, characterized in that the delay circuit is constituted by an analog delay circuit that delays a time signal for one horizontal scanning period, one field period, or one frame period of a video signal. Multiplex transmission signal reproducing device. 19. The delay circuit includes an analog-digital conversion circuit that converts an input signal into a digital signal, and a shift circuit that delays the output signal of the analog-digital conversion circuit by one horizontal scanning period, one field period, or one frame period of the video signal. 18. Any one of claims 12 to 17, characterized in that it is comprised of a digital delay circuit composed of a register or a memory, and a digital-to-analog conversion circuit that converts an output signal of the digital delay circuit into an analog signal. The multiplex transmission signal reproducing device described above. 20. The synchronous detection circuit is constituted by an analog-to-digital conversion circuit that converts an input signal into a digital signal, the output signal of the carrier wave regeneration circuit is used as a sampling clock for the analog-to-digital conversion circuit, and the delay circuit and the subtraction circuit are configured. 18. The multiplex transmission signal reproducing apparatus according to claim 12, wherein the circuit or the code identification circuit is constructed of a digital signal processing circuit. 21. In the addition/subtraction calculation process for multi-value digital codes with three or more values, two input signals of N-value digital codes are simply added or subtracted, and the values that fall within the input N-value range are left as they are. If the value exceeds the range of N values, subtract a fixed value corresponding to the maximum value of N values from the exceeded value, and the value of maximum value of N + 1 becomes the minimum value of N values, N value The maximum value + 2 value is wrapped within the N value so that it is one value larger than the minimum value of the N value, and the value of N
For values lower than the above value, by adding a fixed value corresponding to the minimum value of the N value, the value of the minimum value of N - 1 becomes the maximum value of N, and the value of the minimum value of N - 2 becomes N An arithmetic method characterized in that the calculation output of two inputs of N values is also limited to within N values by folding back to within N values so that the value is one lower than the maximum value. 22. The multi-level digital code is a three-level digital code, and the maximum value of the three values is set to 1, the minimum value is set to -1, and the other values are set to 0,
Convert 3 values 1, 0, -1 to binary 2 bits 10, 00, 01
If one input is 00, and the other input is 10, 00, or 01, the other input is output as is, and 10, 00, or 01 is output, and when one input is 10, performs arithmetic processing so that when the other input is 10, the output is 01, when the other input is 01, the output is 00, and when one input is 01, the output is 10 when the other input is 01. 22. The arithmetic method according to claim 21, wherein the two signals of the ternary digital code are outputted as the ternary digital code even after addition or subtraction processing is performed. 23. In a community reception and distribution device that receives and distributes satellite broadcast signals, a detection circuit that detects and outputs video signals and digital data (including independent data and audio data) signals from the received satellite broadcast signals, and a detection circuit that detects and outputs video signals and digital data (including independent data and audio data) signals from the received satellite broadcast signals; A demodulation circuit that demodulates a video signal from an output signal of the circuit, a carrier wave generation circuit, and an amplitude modulation circuit that amplitude modulates the carrier wave from the carrier wave generation circuit using the demodulated video signal to create a modulated wave and output it. a VSB filter that receives the modulated wave from the amplitude modulation circuit and outputs it as a residual sideband amplitude modulated wave; and extracts and outputs the subcarrier carrying the digital data from the output signal of the detection circuit. a bandpass filter;
The subcarrier, which is the output signal of the bandpass filter, is QPS
A QPSK demodulation circuit that performs K demodulation and outputs digital data, an addition circuit that receives digital data as an output signal of the QPSK demodulation circuit as one input, and delays the digital data that is the output signal of the addition circuit for a certain period of time. a delay circuit that outputs an output to the other input of the adder circuit; a phase shift circuit that receives the carrier wave and outputs an orthogonal carrier wave whose phase is orthogonal to the carrier wave; A digital modulation circuit that creates and outputs a modulated wave by modulating it with an output digital data signal, and a combination sending that combines the output signal from the VSB filter and the output signal of the digital modulation circuit and sends it out for distribution. A communal reception distribution device characterized by comprising a circuit. 24. A first frequency conversion circuit that receives a video signal transmitted in a vestigial sideband amplitude modulation format, tunes it, and converts it to an intermediate frequency; and a first frequency conversion circuit that detects the output of the first frequency conversion circuit and converts the video signal to an intermediate frequency. a video detection circuit that demodulates the signal; a carrier regeneration circuit that regenerates a carrier wave from the output signal of the first frequency conversion circuit;
a synchronous detection circuit that synchronously detects the output signal of the frequency conversion circuit; a delay circuit that receives the output signal of the synchronous detection circuit and delays the signal for a certain period of time; and an output signal of the synchronous detection circuit and an output of the delay circuit. a subtraction circuit that receives signals as input and performs subtraction processing on those signals; a code identification circuit that identifies the output signal of the subtraction circuit as a digital signal; and a satellite FM that receives a satellite broadcasting signal, tunes it, and detects the FM. a detection circuit, a video demodulation circuit that demodulates a video signal from the output of the satellite FM detection circuit, a bandpass filter that extracts a PCM subcarrier from the output of the satellite FM detection circuit, and a QPSK demodulation circuit that receives the output of the bandpass filter. a QPSK demodulation circuit that selects and outputs either the output signal of the code identification circuit or the output signal of the QPSK demodulation circuit; A television receiver with a built-in satellite broadcast reception function, comprising: a digital signal processing circuit that receives a signal and performs signal processing;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32328088A JPH02170688A (en) | 1988-12-23 | 1988-12-23 | Multiplex transmission method and signal generating device and signal reproducing device for this method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32328088A JPH02170688A (en) | 1988-12-23 | 1988-12-23 | Multiplex transmission method and signal generating device and signal reproducing device for this method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02170688A true JPH02170688A (en) | 1990-07-02 |
Family
ID=18153025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32328088A Pending JPH02170688A (en) | 1988-12-23 | 1988-12-23 | Multiplex transmission method and signal generating device and signal reproducing device for this method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02170688A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07274141A (en) * | 1994-01-05 | 1995-10-20 | Samsung Electron Co Ltd | Apparatus for transmitting digital information and digital signal receiver |
| JPH07288787A (en) * | 1994-01-05 | 1995-10-31 | Samsung Electron Co Ltd | Device processing bpsk signal trnsmitted together with ntsctv by orthogonal phase video carrier wave |
-
1988
- 1988-12-23 JP JP32328088A patent/JPH02170688A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07274141A (en) * | 1994-01-05 | 1995-10-20 | Samsung Electron Co Ltd | Apparatus for transmitting digital information and digital signal receiver |
| JPH07288787A (en) * | 1994-01-05 | 1995-10-31 | Samsung Electron Co Ltd | Device processing bpsk signal trnsmitted together with ntsctv by orthogonal phase video carrier wave |
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