JPH0216808A - デューティ制御装置 - Google Patents
デューティ制御装置Info
- Publication number
- JPH0216808A JPH0216808A JP63166246A JP16624688A JPH0216808A JP H0216808 A JPH0216808 A JP H0216808A JP 63166246 A JP63166246 A JP 63166246A JP 16624688 A JP16624688 A JP 16624688A JP H0216808 A JPH0216808 A JP H0216808A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- pulse
- output
- signals
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000005259 measurement Methods 0.000 description 4
- 238000004435 EPR spectroscopy Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 235000006629 Prosopis spicigera Nutrition 0.000 description 1
- 240000000037 Prosopis spicigera Species 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
U産業上の利用分野コ
本発明はデユーティ制御装置に関する。さらに具体的に
は、一定時間内に発生ずるパルスの存在する時間の割合
であるデユーティが常に所定値を越えることがないよう
に制御することにより、パルスを使用する装置の性能限
界まで使用することのできるデユーティ制御装置を提供
せ/υとするものである。
は、一定時間内に発生ずるパルスの存在する時間の割合
であるデユーティが常に所定値を越えることがないよう
に制御することにより、パルスを使用する装置の性能限
界まで使用することのできるデユーティ制御装置を提供
せ/υとするものである。
[従来の技術]
パルス出ツクの存在する時間の割合であるデユーティを
所定値以下にする従来のデユーティ制御装置付きパルス
発生回路の回路構成を第2A図に示し説明する。
所定値以下にする従来のデユーティ制御装置付きパルス
発生回路の回路構成を第2A図に示し説明する。
11はパルス信号31を発生するためのパルス発生器、
16はタロツク・パルス36を発生するためのクロック
発生器、22はパルス発生器11からのパルス信号31
とタロツク発生器16からのクロック・パルス36との
アンドをとり、パルス信号31の存在期間中だ(ブタロ
ック・パルス36を通過せしめるANDゲート、23は
△NDグト22からのゲートされたクロック信号42を
カウントするためのカウンタ、24はカウンタ23が一
定時間カウントするとリセット信号44をカウンタ23
に出力するためのタイマ、17は比較回路であり、カウ
ンタ23からのカウント値43と、図示されてはいない
CPU (中央処理装置)から指示された設定値38を
レジスタ18から受けて比較し、カウント値43が設定
地38以上になったときは遮断信号37を発生してAN
Dゲート19からのゲート信号39の出力を遮断せしめ
る。ここで、レジスタ18にはANDゲート19の出力
に接続される、たとえば進行波管(丁WT)を用いたマ
イクロ並増幅器29などのデユーティの規格値に対応し
た設定値3Bが、図示されてはいない中央処理装置(C
PU)より入力されて登録されている。
16はタロツク・パルス36を発生するためのクロック
発生器、22はパルス発生器11からのパルス信号31
とタロツク発生器16からのクロック・パルス36との
アンドをとり、パルス信号31の存在期間中だ(ブタロ
ック・パルス36を通過せしめるANDゲート、23は
△NDグト22からのゲートされたクロック信号42を
カウントするためのカウンタ、24はカウンタ23が一
定時間カウントするとリセット信号44をカウンタ23
に出力するためのタイマ、17は比較回路であり、カウ
ンタ23からのカウント値43と、図示されてはいない
CPU (中央処理装置)から指示された設定値38を
レジスタ18から受けて比較し、カウント値43が設定
地38以上になったときは遮断信号37を発生してAN
Dゲート19からのゲート信号39の出力を遮断せしめ
る。ここで、レジスタ18にはANDゲート19の出力
に接続される、たとえば進行波管(丁WT)を用いたマ
イクロ並増幅器29などのデユーティの規格値に対応し
た設定値3Bが、図示されてはいない中央処理装置(C
PU)より入力されて登録されている。
回路の動作を回路各部の出力信号を示す第2B図を併用
して説明すると、パルス発生器11からのパルス信号3
1(第2B図(a))は、ANDゲー1へ22の一方の
入力に印加され、使方の入力にはクロック発生器11か
らの、周期Δ土のクロック・パルス36 (b)が印加
されてアンドがとられ、その出力であるゲートされたク
ロック信号42(c)を、タイマ24からのリセット信
号44(e〉の周期下においてカウンタ23によりカウ
ントし、1腎られたカウント1直43(d>N1十N2
を比較回路17に送出する。ここにおCプるデユーティ
は△T、 (N1 +N2 ) /Tでおる。
して説明すると、パルス発生器11からのパルス信号3
1(第2B図(a))は、ANDゲー1へ22の一方の
入力に印加され、使方の入力にはクロック発生器11か
らの、周期Δ土のクロック・パルス36 (b)が印加
されてアンドがとられ、その出力であるゲートされたク
ロック信号42(c)を、タイマ24からのリセット信
号44(e〉の周期下においてカウンタ23によりカウ
ントし、1腎られたカウント1直43(d>N1十N2
を比較回路17に送出する。ここにおCプるデユーティ
は△T、 (N1 +N2 ) /Tでおる。
カウンタ23からのカウンタ値43を受【ブた比較回路
17は、これとレジスタ1Bからの設定値38とを比較
し、カラン1〜値43か設定値38に達したときには、
遮断信号37 (f)を出力して、ANDゲート19か
らの出力であるゲート信号39(g)を遮断する。遮断
信号37 (f)が送出されている期間T3は、AND
ゲート19はその出力を遮断して、次段に接続される、
たとえばマイクロ波増幅器などのデユーティを制御して
いる。
17は、これとレジスタ1Bからの設定値38とを比較
し、カラン1〜値43か設定値38に達したときには、
遮断信号37 (f)を出力して、ANDゲート19か
らの出力であるゲート信号39(g)を遮断する。遮断
信号37 (f)が送出されている期間T3は、AND
ゲート19はその出力を遮断して、次段に接続される、
たとえばマイクロ波増幅器などのデユーティを制御して
いる。
以上のようにしてデユーティを制御している従来の回路
構成によると、パルス発生器11からのパルス信号31
の間隔を測定中にあらかじめプログラムされた間隔で変
えるような場合には、第2C図に示ずようにパルス信号
31(a)が出力されているタイミングと、(b)に示
ず信号44がカウンタ23に印加されるタイミングが重
なったり、あるいは、(C)に示すようなタイミングで
リセット信号44が印加された場合にはパルス信@31
(a>とは重ならない場合が生ずる。
構成によると、パルス発生器11からのパルス信号31
の間隔を測定中にあらかじめプログラムされた間隔で変
えるような場合には、第2C図に示ずようにパルス信号
31(a)が出力されているタイミングと、(b)に示
ず信号44がカウンタ23に印加されるタイミングが重
なったり、あるいは、(C)に示すようなタイミングで
リセット信号44が印加された場合にはパルス信@31
(a>とは重ならない場合が生ずる。
[発明が解決しようとする課題]
たとえば、電子スピン共鳴(ESR)装置に使用される
進行波管を用いたマイクロ波増幅器は、主として発熱の
問題からデユーティ・オーバーの状態で出力し続りるこ
とかてぎないため、第2A図に示したような回路を用い
て、デコーーテイか一定植以下になるように制御してい
る。
進行波管を用いたマイクロ波増幅器は、主として発熱の
問題からデユーティ・オーバーの状態で出力し続りるこ
とかてぎないため、第2A図に示したような回路を用い
て、デコーーテイか一定植以下になるように制御してい
る。
しかし、第2A図の従来例によると、カウンタ23に印
加されるリセット信号44の周期が一定であるため、第
2C図に示したようにパルス発生器11からのパルス信
号3’l (a)が出力されているタイミングと、リセ
ット信号44 (C)が印加されるタイミングとが重な
らないような場合にはデユーティ・オーバーを検出する
が、たまたま(b)に示すタイミングでリセット信号4
4が入力された場合には、デユーティ・オーバーを検出
することかできないという欠点かある。そのうえ、進行
波管を用いたマイクロ波増幅器などでは、す1〜リガ動
作などかあると、不本意にデユーティ・オーバーとなる
ことがある。
加されるリセット信号44の周期が一定であるため、第
2C図に示したようにパルス発生器11からのパルス信
号3’l (a)が出力されているタイミングと、リセ
ット信号44 (C)が印加されるタイミングとが重な
らないような場合にはデユーティ・オーバーを検出する
が、たまたま(b)に示すタイミングでリセット信号4
4が入力された場合には、デユーティ・オーバーを検出
することかできないという欠点かある。そのうえ、進行
波管を用いたマイクロ波増幅器などでは、す1〜リガ動
作などかあると、不本意にデユーティ・オーバーとなる
ことがある。
とくに電子スピン共鳴装置においては、マイクロ波のパ
ルス間隔を所定値からパルス毎にわずかな値ずつ広げ(
狭め)でスイープし、たとえば1000パルスによって
1個の測定値を得ている。
ルス間隔を所定値からパルス毎にわずかな値ずつ広げ(
狭め)でスイープし、たとえば1000パルスによって
1個の測定値を得ている。
このように、パルス間隔をパルスの発生毎に変化せしめ
る場合には、第2C図の(b)に示すように、リセツ1
〜信号44が(a)のパルス信号31の中間に位置して
しまうことも順繁に発生していた。パルス幅の合計値を
必らかしめパルス発生器11側では知ることができない
ことか多く、その場合に、発熱か限界に達すれば進行波
管を用いたマイクロ波増幅器は動作を停止するばかりか
、最悪の場合は破壊してしまうこともあった。動作を停
止した場合も、再起動せしめるためには数分間待たなけ
ればならなかった。しかも、デコーーティ・オーバーに
なったとしても、進行波管を用いたマイクロ波増幅器か
らはデユーティ・オーバーの信号が送出されないのが通
常であるため、パルス発生器側ではデユーティ・オーバ
ーを検出できす、引き続いてパルスを発生して測定試料
に正常なパルスが印加されたものとして訓測を続行して
しまう。
る場合には、第2C図の(b)に示すように、リセツ1
〜信号44が(a)のパルス信号31の中間に位置して
しまうことも順繁に発生していた。パルス幅の合計値を
必らかしめパルス発生器11側では知ることができない
ことか多く、その場合に、発熱か限界に達すれば進行波
管を用いたマイクロ波増幅器は動作を停止するばかりか
、最悪の場合は破壊してしまうこともあった。動作を停
止した場合も、再起動せしめるためには数分間待たなけ
ればならなかった。しかも、デコーーティ・オーバーに
なったとしても、進行波管を用いたマイクロ波増幅器か
らはデユーティ・オーバーの信号が送出されないのが通
常であるため、パルス発生器側ではデユーティ・オーバ
ーを検出できす、引き続いてパルスを発生して測定試料
に正常なパルスが印加されたものとして訓測を続行して
しまう。
そこで第2A図に示した従来例では、設定されたデユー
ティ制限に対しである程度の余裕を残して、進行波管を
用いたマイクロ波増幅器などを使用しな(ブればならず
、その性能限界まで使用することができないという解決
されるべき課題があつlこ。
ティ制限に対しである程度の余裕を残して、進行波管を
用いたマイクロ波増幅器などを使用しな(ブればならず
、その性能限界まで使用することができないという解決
されるべき課題があつlこ。
[課題を解決するだめの手段]
本発明はこのような課題を解決するためになされたもの
であり、 パルス信号のデユーティを規定する一定時間だり遅延す
る遅延回路と、 パルス信号を遅延回路の出力か存在する期間は通過せし
めない第1のゲートと、 遅延回路の出力をパルス信号が存在する期間は通過せし
めない第2のゲートと、 タロツク・パルスを第1のゲートの出力によりカラン1
〜・アップし、第2のゲートの出力によりカウント・ダ
ウンするカウンタと、 カウンタの出力を所定値と比較しカウンタの出力が所定
値に達したときにパルス信号を遮断せしめるための遮断
信号を出力する比較回路とを設(jだ。
であり、 パルス信号のデユーティを規定する一定時間だり遅延す
る遅延回路と、 パルス信号を遅延回路の出力か存在する期間は通過せし
めない第1のゲートと、 遅延回路の出力をパルス信号が存在する期間は通過せし
めない第2のゲートと、 タロツク・パルスを第1のゲートの出力によりカラン1
〜・アップし、第2のゲートの出力によりカウント・ダ
ウンするカウンタと、 カウンタの出力を所定値と比較しカウンタの出力が所定
値に達したときにパルス信号を遮断せしめるための遮断
信号を出力する比較回路とを設(jだ。
「作用]
このような構成により、カウント・アップに寄与したパ
ルス信号の存在期間は、デユーティを規定する一定時間
の遅延時間の経過とともに、カウント・ダウンして一定
時間前のパルス信号の存在期間をキレンセルするように
し、このカウント・ダウンの中途において新たなパルス
信号が入力された場合にはカウント・ダウンを中止して
カウント・アップもカウント・ダウンもしないようにし
1こ。
ルス信号の存在期間は、デユーティを規定する一定時間
の遅延時間の経過とともに、カウント・ダウンして一定
時間前のパルス信号の存在期間をキレンセルするように
し、このカウント・ダウンの中途において新たなパルス
信号が入力された場合にはカウント・ダウンを中止して
カウント・アップもカウント・ダウンもしないようにし
1こ。
このように動作するから、常に現時点から一定時間以前
の間のデコーーテイを検出し、所定の値以下にデユーテ
ィを制御することか可能となり、たとえば、進行波管を
用いたマイクロ波増幅器などをその性能限界まで使用で
きるようになった。
の間のデコーーテイを検出し、所定の値以下にデユーテ
ィを制御することか可能となり、たとえば、進行波管を
用いたマイクロ波増幅器などをその性能限界まで使用で
きるようになった。
「実施例コ
本発明の一実施例の回路構成を第1A図に示し説明する
。ここで、第2A図に対応する構成要素には同じ記号を
イ」シている。
。ここで、第2A図に対応する構成要素には同じ記号を
イ」シている。
11はパルス幅およびパルス間隔を任意に変えることの
できるプログラマブルなパルス発生器、12はパルス発
生器11からのパルス信号31を、デユーデイを規定す
る時間である一定時間遅延して出力するための遅延回路
、13△は遅延回路12からの遅延出力32を、13B
はパルス発生器11からのパルス信号31を、それぞれ
極性を反転して出力するだめのインバータ、14Aはパ
ルス信号31とインバータ出力33Aとのアンドをとり
、ともに“′H″のときはアップダウン・カウンタ15
に送出するアップ信@34Aとして出力するためのAN
Dゲート.14.8はパルス信号31とインバータ出力
33Bとのアンドをとり、ともに″トド′のときはダウ
ン信号34Bとして出力するためのANDゲートであり
、アップダウン・カウンタ15は入力されたアップ信号
34Aとダウン信号34Bよりその加減値を得る。16
はアップダウン・カウンタ15にカウントのタイミング
を与えるクロック・パルス36を発生するためのクロッ
ク発生器、17はアップダウン・カウンタ15により1
qられたカウント1直(P)35とレジスタ18に記録
された設定値(Q)38とを比較し、カラン1へ値35
が設定値38以上(P2O〉でおるときは、ANDゲー
ト19の出力を遮断する遮断信号37を送出するための
比較回路であり、レジスタ18には装置の出力を印加さ
れる図示されてはいないたとえば進行波管を用いたマイ
クロ波増幅器などのデユーティ制限の規格値に対応した
設定値38がCPUより登録されており、ANDゲート
19はゲート信号39を出力する。
できるプログラマブルなパルス発生器、12はパルス発
生器11からのパルス信号31を、デユーデイを規定す
る時間である一定時間遅延して出力するための遅延回路
、13△は遅延回路12からの遅延出力32を、13B
はパルス発生器11からのパルス信号31を、それぞれ
極性を反転して出力するだめのインバータ、14Aはパ
ルス信号31とインバータ出力33Aとのアンドをとり
、ともに“′H″のときはアップダウン・カウンタ15
に送出するアップ信@34Aとして出力するためのAN
Dゲート.14.8はパルス信号31とインバータ出力
33Bとのアンドをとり、ともに″トド′のときはダウ
ン信号34Bとして出力するためのANDゲートであり
、アップダウン・カウンタ15は入力されたアップ信号
34Aとダウン信号34Bよりその加減値を得る。16
はアップダウン・カウンタ15にカウントのタイミング
を与えるクロック・パルス36を発生するためのクロッ
ク発生器、17はアップダウン・カウンタ15により1
qられたカウント1直(P)35とレジスタ18に記録
された設定値(Q)38とを比較し、カラン1へ値35
が設定値38以上(P2O〉でおるときは、ANDゲー
ト19の出力を遮断する遮断信号37を送出するための
比較回路であり、レジスタ18には装置の出力を印加さ
れる図示されてはいないたとえば進行波管を用いたマイ
クロ波増幅器などのデユーティ制限の規格値に対応した
設定値38がCPUより登録されており、ANDゲート
19はゲート信号39を出力する。
このように構成された回路の動作を、回路各部の出力信
号を示す第1B図を併用して説明すると、パルス発生器
11より出力されたパルス信号31(第1B図(a>>
l、JANDゲート14 Aの一方の入力に印加され、
他方の入力には、一定時間遅延した遅延回路12からの
遅延出力32 (b)かインバータ13Aを介して極性
を反転して印加される。遅延回路12により遅延される
時間は、グ1へ信号39を印加される回路のデユーティ
制限の規格値より定まるものであり、それかたとえば1
mSのの間に5%未満であるならば、遅延時間は1mS
に設定される。
号を示す第1B図を併用して説明すると、パルス発生器
11より出力されたパルス信号31(第1B図(a>>
l、JANDゲート14 Aの一方の入力に印加され、
他方の入力には、一定時間遅延した遅延回路12からの
遅延出力32 (b)かインバータ13Aを介して極性
を反転して印加される。遅延回路12により遅延される
時間は、グ1へ信号39を印加される回路のデユーティ
制限の規格値より定まるものであり、それかたとえば1
mSのの間に5%未満であるならば、遅延時間は1mS
に設定される。
ANDゲート14△は入力されたパルス信号31とイン
バータ出力33Aがともに1」パのときは、アップ信M
34A(C)としてアップダウン・カウンタ15に出力
し、アップダウン・カウンタ15はクロック発生器16
からのクロック・パルス36を、入力されたアップ信@
34Aの期間カウント・アップ゛する。第1B図にa3
いては、アップダウン・カウンタ15によりカウントさ
れたカラン1〜値35 (f)が3で゛あり、レジスタ
18に記録された設定11なか3でおる場合が示されて
おり、カラン1〜値35 (f)が3である期間−rs
lにおいて、比較回路17より遮断信号37 (Cl)
か送出され、その結果比較回路17からの遮断信号37
とパルス発生器11の出力であるパルス信号31を受け
たANDゲート19は、期間下、1においてパルス信号
31の出力を(h)に破線で示したように遮断してゲー
]・信号39 (h)を出力している。
バータ出力33Aがともに1」パのときは、アップ信M
34A(C)としてアップダウン・カウンタ15に出力
し、アップダウン・カウンタ15はクロック発生器16
からのクロック・パルス36を、入力されたアップ信@
34Aの期間カウント・アップ゛する。第1B図にa3
いては、アップダウン・カウンタ15によりカウントさ
れたカラン1〜値35 (f)が3で゛あり、レジスタ
18に記録された設定11なか3でおる場合が示されて
おり、カラン1〜値35 (f)が3である期間−rs
lにおいて、比較回路17より遮断信号37 (Cl)
か送出され、その結果比較回路17からの遮断信号37
とパルス発生器11の出力であるパルス信号31を受け
たANDゲート19は、期間下、1においてパルス信号
31の出力を(h)に破線で示したように遮断してゲー
]・信号39 (h)を出力している。
また、ANDゲート14Bの一方の入力にはインバータ
13Bからの、インバータ出力33Bが印加され、他方
の入力には遅延回路12からの遅延出力32が印加され
、ともに11 HI!であれば、ダウンイ言g34B
(d>としてアップダウン・カウンタ15に出力され、
アップダウン・カウンタ15は、クロック発生器16か
らのクロック・パルス36 (e)を、入力されたダウ
ン信号34Bの期間カウント・ダウンする。
13Bからの、インバータ出力33Bが印加され、他方
の入力には遅延回路12からの遅延出力32が印加され
、ともに11 HI!であれば、ダウンイ言g34B
(d>としてアップダウン・カウンタ15に出力され、
アップダウン・カウンタ15は、クロック発生器16か
らのクロック・パルス36 (e)を、入力されたダウ
ン信号34Bの期間カウント・ダウンする。
ここで、第1B図において、遅延回路12による遅延時
間をT1パルス発生器11からのパルス信号31のパル
ス幅である(C)のアップ信号34Aのパルス幅を丁1
、(e)クロック・パルス36の間隔を△t1遅延時間
Tよりも長い時間を王 とすると、時間下、1変のアッ
プダウン・カランタ15より出力される(f)のカラン
1〜値35は、T、T1およびΔ士より定まる。すなわ
ち、時間−「1後の(f)のカウント1直35は、丁1
/Δ士であり、時間T後には(d)のダウン信号34B
がアップダウン・カウンター5に入力されるので、時間
下、後の(f>のカラン1〜値35は(T /Δ↑)
−((下、−丁)/Δt)となる。
間をT1パルス発生器11からのパルス信号31のパル
ス幅である(C)のアップ信号34Aのパルス幅を丁1
、(e)クロック・パルス36の間隔を△t1遅延時間
Tよりも長い時間を王 とすると、時間下、1変のアッ
プダウン・カランタ15より出力される(f)のカラン
1〜値35は、T、T1およびΔ士より定まる。すなわ
ち、時間−「1後の(f)のカウント1直35は、丁1
/Δ士であり、時間T後には(d)のダウン信号34B
がアップダウン・カウンター5に入力されるので、時間
下、後の(f>のカラン1〜値35は(T /Δ↑)
−((下、−丁)/Δt)となる。
したかって、第1B図において、(C)のアップ信号3
4Aの期間カウント・アップして得られた(f)のカラ
ン1〜値35が、レジスター8の設定値38であるQ=
3になると、(g)の遮断信号37が送出されている場
合(期間TS1〉、時間T後には(d)のダウン信号3
4Bが入力されてカウント・ダウンされ、(f)のカウ
ント1直35はレジスター8の設定値38を下まわる値
となるので、比較回路17は遮断信号37の送出を停止
し、ANDゲート19は再び出力し得る状態にもどる。
4Aの期間カウント・アップして得られた(f)のカラ
ン1〜値35が、レジスター8の設定値38であるQ=
3になると、(g)の遮断信号37が送出されている場
合(期間TS1〉、時間T後には(d)のダウン信号3
4Bが入力されてカウント・ダウンされ、(f)のカウ
ント1直35はレジスター8の設定値38を下まわる値
となるので、比較回路17は遮断信号37の送出を停止
し、ANDゲート19は再び出力し得る状態にもどる。
この状態においてパルス発生器11より(a)のパルス
信号31が出力された場合は、遅延回路]2からの遅延
出力(b)が送出されているときでも、ANDゲート1
4.8からのダウン信号34B(d)は出力されず、ア
ップダウン・カウンター50カウント値25 (f)は
減少しない。
信号31が出力された場合は、遅延回路]2からの遅延
出力(b)が送出されているときでも、ANDゲート1
4.8からのダウン信号34B(d)は出力されず、ア
ップダウン・カウンター50カウント値25 (f)は
減少しない。
このようにして、比較回路17はアップダウン・カウン
ター5により得られるカラン1〜(直35とレジスタ1
8からの設定値38とを比較し、カラン[へ値35が設
定値38以上であるとぎは、遮断信号37をANDゲー
ト19に送出することにより、ANDゲート19からの
ゲート信号3つの出力を遮断せしめる。
ター5により得られるカラン1〜(直35とレジスタ1
8からの設定値38とを比較し、カラン[へ値35が設
定値38以上であるとぎは、遮断信号37をANDゲー
ト19に送出することにより、ANDゲート19からの
ゲート信号3つの出力を遮断せしめる。
このように、パルス発生器11より出力されたパルス信
号31の期間をアップ信号34 Aとしてカウント・ア
ップし、遅延回路12により設定された一定時間後には
、ダウン信号34Bとして力ラン1〜・ダウンし、その
カランi〜・タ゛ウン中にさらにパルス発生器11より
パルス信号31が出力されると、その時点でダウン信号
34Bは出力されなくなる。パルス発生器11からのパ
ルス信号31はデユーティ・ザイクルを形成する信号の
もとになるが、それは現時点から遅延回路12による遅
延時間T(第1B図(b))の間だεプ有効であり、時
間T後にはダウン信号34Bとして出力されるため、ア
ップ信号3/1.A中にカウント・アップした値は打ち
消されることになり、その過程でさらにパルス信号31
か出力されるとカラン1〜・アップ信号もカウント・ダ
ウンもされない状態となって、その時点の値のままに維
持される。クロック発生器1Gからのタロツク・パルス
36の周期ごとに常に遅延時間下を単位として、アップ
信号34Aとダウン信号34− Bとの差を得ているも
のであり、クロック・パルス36の周期を分解能として
、連続的なデユーティの制御が実現される。
号31の期間をアップ信号34 Aとしてカウント・ア
ップし、遅延回路12により設定された一定時間後には
、ダウン信号34Bとして力ラン1〜・ダウンし、その
カランi〜・タ゛ウン中にさらにパルス発生器11より
パルス信号31が出力されると、その時点でダウン信号
34Bは出力されなくなる。パルス発生器11からのパ
ルス信号31はデユーティ・ザイクルを形成する信号の
もとになるが、それは現時点から遅延回路12による遅
延時間T(第1B図(b))の間だεプ有効であり、時
間T後にはダウン信号34Bとして出力されるため、ア
ップ信号3/1.A中にカウント・アップした値は打ち
消されることになり、その過程でさらにパルス信号31
か出力されるとカラン1〜・アップ信号もカウント・ダ
ウンもされない状態となって、その時点の値のままに維
持される。クロック発生器1Gからのタロツク・パルス
36の周期ごとに常に遅延時間下を単位として、アップ
信号34Aとダウン信号34− Bとの差を得ているも
のであり、クロック・パルス36の周期を分解能として
、連続的なデユーティの制御が実現される。
なお、アップダウン・カウンタ15によるカウント値3
5の分解能を変えるには、タロツク発生器16からのク
ロック・パルス36の周期を変えることにより、またデ
ユーティ制御の単位時間を変えるには、遅延回路12に
よる遅延時間下を変えることにより、ともに容易に行う
ことかできる。
5の分解能を変えるには、タロツク発生器16からのク
ロック・パルス36の周期を変えることにより、またデ
ユーティ制御の単位時間を変えるには、遅延回路12に
よる遅延時間下を変えることにより、ともに容易に行う
ことかできる。
第1C図には、第1A図に示した装置の一つの変形が示
されており、第1A図におけるパルス発生器11とAN
Dゲート19を一体化したパルス発生器11Bが使用さ
れている点が異なるのみである。第1C図に示した装置
の各部の波形は第1B図に対応する第1D図に示すよう
になっており、パルス発生器11Bの出力である(a)
のパルス信号31は、(q)の遮断信号37が“L +
+になると同時に<i L ++になるから、そのまま
(h)のゲート信号39として出力されている。その他
は第1B図に示した各波形に同じである。
されており、第1A図におけるパルス発生器11とAN
Dゲート19を一体化したパルス発生器11Bが使用さ
れている点が異なるのみである。第1C図に示した装置
の各部の波形は第1B図に対応する第1D図に示すよう
になっており、パルス発生器11Bの出力である(a)
のパルス信号31は、(q)の遮断信号37が“L +
+になると同時に<i L ++になるから、そのまま
(h)のゲート信号39として出力されている。その他
は第1B図に示した各波形に同じである。
[発明の効果]
以上の説明から明らかなように、本発明によるならば常
に設定された一定時間を単位として連続的にデユーティ
を制御できるので、進行波管を用いたマイクロ波増幅器
などを性能限界まで使用できることとなり、本発明の効
果は極めて大きい。
に設定された一定時間を単位として連続的にデユーティ
を制御できるので、進行波管を用いたマイクロ波増幅器
などを性能限界まで使用できることとなり、本発明の効
果は極めて大きい。
第1A図は本発明の一実施例の回路構成図、第1B図は
第1A図に示した回路各部の信号の波形図、 第1C図は本発明の他の実施例の回路構成図、第1D図
は第1C図に示した回路各部の信号の波形図、 第2A図は従来例の回路構成図、 第2B図は第2A図に示した回路各部の信号の波形図、 第2C図は第2B図に示したパルス信号とリセット信号
とのタイミングを説明するための波形図である。 11.11B・・・パルス発生器 12・・・遅延回路 13A、13B・・・インバータ 14A、14.B・・・ANDゲート 15・・・アップダウン・カウンタ 16・・・クロック発生器 17・・・比較回路18・
・・レジスタ 19・・・ANDゲート22・・
・ANDゲート 23・・・カウンタ24・・・タイ
マ 29・・・マイクロ波増幅器 31・・・パルス信号 32・・・遅延出力33A
、33B・・・インバータ出力 34A・・・アップ信号 34.8・・・ダウン信号
35・・・カウント1直 36・・・クロック・パ
ルス37・・・遮断信号 38・・・設定値39
・・・ゲート信号 42・・・グー!へされたクロック信号43・・・カウ
ント値 44・・・リセット信号。
第1A図に示した回路各部の信号の波形図、 第1C図は本発明の他の実施例の回路構成図、第1D図
は第1C図に示した回路各部の信号の波形図、 第2A図は従来例の回路構成図、 第2B図は第2A図に示した回路各部の信号の波形図、 第2C図は第2B図に示したパルス信号とリセット信号
とのタイミングを説明するための波形図である。 11.11B・・・パルス発生器 12・・・遅延回路 13A、13B・・・インバータ 14A、14.B・・・ANDゲート 15・・・アップダウン・カウンタ 16・・・クロック発生器 17・・・比較回路18・
・・レジスタ 19・・・ANDゲート22・・
・ANDゲート 23・・・カウンタ24・・・タイ
マ 29・・・マイクロ波増幅器 31・・・パルス信号 32・・・遅延出力33A
、33B・・・インバータ出力 34A・・・アップ信号 34.8・・・ダウン信号
35・・・カウント1直 36・・・クロック・パ
ルス37・・・遮断信号 38・・・設定値39
・・・ゲート信号 42・・・グー!へされたクロック信号43・・・カウ
ント値 44・・・リセット信号。
Claims (1)
- 【特許請求の範囲】 パルス信号のデューティを規定する一定時間だけ遅延す
る遅延手段(12)と、 前記パルス信号を前記遅延手段の出力が存在する期間は
通過せしめない第1のゲート手段(13A、14A)と
、 前記遅延手段からの出力を前記パルス信号が存在する期
間は通過せしめない第2のゲート手段(13B、14B
)と、 クロック・パルスを前記第1のゲート手段からの出力に
よりカウント・アップし、前記第2のゲートからの出力
によりカウント・ダウンするカウンタ手段(15)と、 前記カウンタ手段からの出力を所定値と比較し、前記カ
ウンタ手段からの出力が前記所定値に達したときに、前
記パルス信号を遮断せしめるための遮断信号を出力する
比較手段とを含むデューティ制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63166246A JPH0216808A (ja) | 1988-07-04 | 1988-07-04 | デューティ制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63166246A JPH0216808A (ja) | 1988-07-04 | 1988-07-04 | デューティ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0216808A true JPH0216808A (ja) | 1990-01-19 |
Family
ID=15827825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63166246A Pending JPH0216808A (ja) | 1988-07-04 | 1988-07-04 | デューティ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0216808A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5669728A (en) * | 1994-08-25 | 1997-09-23 | Toyota Jidosh Kabushiki Kaisha | Bracket for a strut of a vehicle suspension and connecting structure thereof to connect such a bracket and a shock absorber |
JP2007309482A (ja) * | 2006-05-22 | 2007-11-29 | Kayaba Ind Co Ltd | ストラット型ショックアブソーバ |
-
1988
- 1988-07-04 JP JP63166246A patent/JPH0216808A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5669728A (en) * | 1994-08-25 | 1997-09-23 | Toyota Jidosh Kabushiki Kaisha | Bracket for a strut of a vehicle suspension and connecting structure thereof to connect such a bracket and a shock absorber |
JP2007309482A (ja) * | 2006-05-22 | 2007-11-29 | Kayaba Ind Co Ltd | ストラット型ショックアブソーバ |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5929684A (en) | Feedback pulse generators | |
EP0540949A2 (en) | A data processing system which generates a waveform with improved pulse width resolution | |
US3946322A (en) | Pulse duty cycle transition moderating device | |
JPH0216808A (ja) | デューティ制御装置 | |
US4924484A (en) | High speed digital counter | |
KR100494114B1 (ko) | 타이머 회로 | |
JPH06175751A (ja) | Cpuリセット回路 | |
US2866091A (en) | Pulse processing system | |
JP3051937B2 (ja) | 可変計数パルス信号発生装置 | |
US6891421B2 (en) | Method and apparatus for on die clock shrink burst mode | |
SU849467A1 (ru) | Устройство согласовани высоковольтнойКОММуТАциОННОй цЕпи C иНТЕгРАльНОйМиКРОСХЕМОй | |
KR100188627B1 (ko) | 마이크로프로세서 클럭의 중지 제어 장치 및 방법 | |
JP2819973B2 (ja) | ノイズ除去回路 | |
JPH06174769A (ja) | 信号のパルスデューティー比を検出する装置 | |
SU1367147A2 (ru) | Селектор импульсов | |
SU642817A1 (ru) | Устройство дл контрол чередовани фаз трехфазной сети | |
SU1061147A1 (ru) | Устройство дл включени и перезапуска микропроцессора при сбо х питани | |
JPH07152460A (ja) | 電圧検出リセット回路 | |
JPH02125515A (ja) | クロック発生回路 | |
SU1690183A1 (ru) | Компаратор | |
SU1450094A2 (ru) | Генератор импульсов | |
KR930003912Y1 (ko) | 펄스 신호 콘트롤러 | |
SU1241468A2 (ru) | Делитель частоты следовани импульсов с регулируемой длительностью импульсов | |
JPS6245792B2 (ja) | ||
JPH0627149A (ja) | ロジックアナライザのトリガ方式 |