JPH0216808A - デューティ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｕ産業上の利用分野コ 本発明はデユーティ制御装置に関する。さらに具体的に
は、一定時間内に発生ずるパルスの存在する時間の割合
であるデユーティが常に所定値を越えることがないよう
に制御することにより、パルスを使用する装置の性能限
界まで使用することのできるデユーティ制御装置を提供
せ／υとするものである。

［従来の技術］ パルス出ツクの存在する時間の割合であるデユーティを
所定値以下にする従来のデユーティ制御装置付きパルス
発生回路の回路構成を第２Ａ図に示し説明する。

１１はパルス信号３１を発生するためのパルス発生器、
１６はタロツク・パルス３６を発生するためのクロック
発生器、２２はパルス発生器１１からのパルス信号３１
とタロツク発生器１６からのクロック・パルス３６との
アンドをとり、パルス信号３１の存在期間中だ（ブタロ
ック・パルス３６を通過せしめるＡＮＤゲート、２３は
△ＮＤグト２２からのゲートされたクロック信号４２を
カウントするためのカウンタ、２４はカウンタ２３が一
定時間カウントするとリセット信号４４をカウンタ２３
に出力するためのタイマ、１７は比較回路であり、カウ
ンタ２３からのカウント値４３と、図示されてはいない
ＣＰＵ　（中央処理装置）から指示された設定値３８を
レジスタ１８から受けて比較し、カウント値４３が設定
地３８以上になったときは遮断信号３７を発生してＡＮ
Ｄゲート１９からのゲート信号３９の出力を遮断せしめ
る。ここで、レジスタ１８にはＡＮＤゲート１９の出力
に接続される、たとえば進行波管（丁ＷＴ）を用いたマ
イクロ並増幅器２９などのデユーティの規格値に対応し
た設定値３Ｂが、図示されてはいない中央処理装置（Ｃ
ＰＵ）より入力されて登録されている。

回路の動作を回路各部の出力信号を示す第２Ｂ図を併用
して説明すると、パルス発生器１１からのパルス信号３
１（第２Ｂ図（ａ））は、ＡＮＤゲー１へ２２の一方の
入力に印加され、使方の入力にはクロック発生器１１か
らの、周期Δ土のクロック・パルス３６　（ｂ）が印加
されてアンドがとられ、その出力であるゲートされたク
ロック信号４２（ｃ）を、タイマ２４からのリセット信
号４４（ｅ〉の周期下においてカウンタ２３によりカウ
ントし、１腎られたカウント１直４３（ｄ＞Ｎ１十Ｎ２
を比較回路１７に送出する。ここにおＣプるデユーティ
は△Ｔ、　（Ｎ１　＋Ｎ２　）　／Ｔでおる。

カウンタ２３からのカウンタ値４３を受【ブた比較回路
１７は、これとレジスタ１Ｂからの設定値３８とを比較
し、カラン１〜値４３か設定値３８に達したときには、
遮断信号３７　（ｆ）を出力して、ＡＮＤゲート１９か
らの出力であるゲート信号３９（ｇ）を遮断する。遮断
信号３７　（ｆ）が送出されている期間Ｔ３は、ＡＮＤ
ゲート１９はその出力を遮断して、次段に接続される、
たとえばマイクロ波増幅器などのデユーティを制御して
いる。

以上のようにしてデユーティを制御している従来の回路
構成によると、パルス発生器１１からのパルス信号３１
の間隔を測定中にあらかじめプログラムされた間隔で変
えるような場合には、第２Ｃ図に示ずようにパルス信号
３１（ａ）が出力されているタイミングと、（ｂ）に示
ず信号４４がカウンタ２３に印加されるタイミングが重
なったり、あるいは、（Ｃ）に示すようなタイミングで
リセット信号４４が印加された場合にはパルス信＠３１
　（ａ＞とは重ならない場合が生ずる。

［発明が解決しようとする課題］ たとえば、電子スピン共鳴（ＥＳＲ）装置に使用される
進行波管を用いたマイクロ波増幅器は、主として発熱の
問題からデユーティ・オーバーの状態で出力し続りるこ
とかてぎないため、第２Ａ図に示したような回路を用い
て、デコーーテイか一定植以下になるように制御してい
る。

しかし、第２Ａ図の従来例によると、カウンタ２３に印
加されるリセット信号４４の周期が一定であるため、第
２Ｃ図に示したようにパルス発生器１１からのパルス信
号３’ｌ　（ａ）が出力されているタイミングと、リセ
ット信号４４　（Ｃ）が印加されるタイミングとが重な
らないような場合にはデユーティ・オーバーを検出する
が、たまたま（ｂ）に示すタイミングでリセット信号４
４が入力された場合には、デユーティ・オーバーを検出
することかできないという欠点かある。そのうえ、進行
波管を用いたマイクロ波増幅器などでは、す１〜リガ動
作などかあると、不本意にデユーティ・オーバーとなる
ことがある。

とくに電子スピン共鳴装置においては、マイクロ波のパ
ルス間隔を所定値からパルス毎にわずかな値ずつ広げ（
狭め）でスイープし、たとえば１０００パルスによって
１個の測定値を得ている。

このように、パルス間隔をパルスの発生毎に変化せしめ
る場合には、第２Ｃ図の（ｂ）に示すように、リセツ１
〜信号４４が（ａ）のパルス信号３１の中間に位置して
しまうことも順繁に発生していた。パルス幅の合計値を
必らかしめパルス発生器１１側では知ることができない
ことか多く、その場合に、発熱か限界に達すれば進行波
管を用いたマイクロ波増幅器は動作を停止するばかりか
、最悪の場合は破壊してしまうこともあった。動作を停
止した場合も、再起動せしめるためには数分間待たなけ
ればならなかった。しかも、デコーーティ・オーバーに
なったとしても、進行波管を用いたマイクロ波増幅器か
らはデユーティ・オーバーの信号が送出されないのが通
常であるため、パルス発生器側ではデユーティ・オーバ
ーを検出できす、引き続いてパルスを発生して測定試料
に正常なパルスが印加されたものとして訓測を続行して
しまう。

そこで第２Ａ図に示した従来例では、設定されたデユー
ティ制限に対しである程度の余裕を残して、進行波管を
用いたマイクロ波増幅器などを使用しな（ブればならず
、その性能限界まで使用することができないという解決
されるべき課題があつｌこ。

［課題を解決するだめの手段］ 本発明はこのような課題を解決するためになされたもの
であり、 パルス信号のデユーティを規定する一定時間だり遅延す
る遅延回路と、 パルス信号を遅延回路の出力か存在する期間は通過せし
めない第１のゲートと、 遅延回路の出力をパルス信号が存在する期間は通過せし
めない第２のゲートと、 タロツク・パルスを第１のゲートの出力によりカラン１
〜・アップし、第２のゲートの出力によりカウント・ダ
ウンするカウンタと、 カウンタの出力を所定値と比較しカウンタの出力が所定
値に達したときにパルス信号を遮断せしめるための遮断
信号を出力する比較回路とを設（ｊだ。

「作用］ このような構成により、カウント・アップに寄与したパ
ルス信号の存在期間は、デユーティを規定する一定時間
の遅延時間の経過とともに、カウント・ダウンして一定
時間前のパルス信号の存在期間をキレンセルするように
し、このカウント・ダウンの中途において新たなパルス
信号が入力された場合にはカウント・ダウンを中止して
カウント・アップもカウント・ダウンもしないようにし
１こ。

このように動作するから、常に現時点から一定時間以前
の間のデコーーテイを検出し、所定の値以下にデユーテ
ィを制御することか可能となり、たとえば、進行波管を
用いたマイクロ波増幅器などをその性能限界まで使用で
きるようになった。

「実施例コ 本発明の一実施例の回路構成を第１Ａ図に示し説明する
。ここで、第２Ａ図に対応する構成要素には同じ記号を
イ」シている。

１１はパルス幅およびパルス間隔を任意に変えることの
できるプログラマブルなパルス発生器、１２はパルス発
生器１１からのパルス信号３１を、デユーデイを規定す
る時間である一定時間遅延して出力するための遅延回路
、１３△は遅延回路１２からの遅延出力３２を、１３Ｂ
はパルス発生器１１からのパルス信号３１を、それぞれ
極性を反転して出力するだめのインバータ、１４Ａはパ
ルス信号３１とインバータ出力３３Ａとのアンドをとり
、ともに“′Ｈ″のときはアップダウン・カウンタ１５
に送出するアップ信＠３４Ａとして出力するためのＡＮ
Ｄゲート．１４．８はパルス信号３１とインバータ出力
３３Ｂとのアンドをとり、ともに″トド′のときはダウ
ン信号３４Ｂとして出力するためのＡＮＤゲートであり
、アップダウン・カウンタ１５は入力されたアップ信号
３４Ａとダウン信号３４Ｂよりその加減値を得る。１６
はアップダウン・カウンタ１５にカウントのタイミング
を与えるクロック・パルス３６を発生するためのクロッ
ク発生器、１７はアップダウン・カウンタ１５により１
ｑられたカウント１直（Ｐ）３５とレジスタ１８に記録
された設定値（Ｑ）３８とを比較し、カラン１へ値３５
が設定値３８以上（Ｐ２Ｏ〉でおるときは、ＡＮＤゲー
ト１９の出力を遮断する遮断信号３７を送出するための
比較回路であり、レジスタ１８には装置の出力を印加さ
れる図示されてはいないたとえば進行波管を用いたマイ
クロ波増幅器などのデユーティ制限の規格値に対応した
設定値３８がＣＰＵより登録されており、ＡＮＤゲート
１９はゲート信号３９を出力する。

このように構成された回路の動作を、回路各部の出力信
号を示す第１Ｂ図を併用して説明すると、パルス発生器
１１より出力されたパルス信号３１（第１Ｂ図（ａ＞＞
ｌ、ＪＡＮＤゲート１４　Ａの一方の入力に印加され、
他方の入力には、一定時間遅延した遅延回路１２からの
遅延出力３２　（ｂ）かインバータ１３Ａを介して極性
を反転して印加される。遅延回路１２により遅延される
時間は、グ１へ信号３９を印加される回路のデユーティ
制限の規格値より定まるものであり、それかたとえば１
ｍＳのの間に５％未満であるならば、遅延時間は１ｍＳ
に設定される。

ＡＮＤゲート１４△は入力されたパルス信号３１とイン
バータ出力３３Ａがともに１」パのときは、アップ信Ｍ
３４Ａ（Ｃ）としてアップダウン・カウンタ１５に出力
し、アップダウン・カウンタ１５はクロック発生器１６
からのクロック・パルス３６を、入力されたアップ信＠
３４Ａの期間カウント・アップ゛する。第１Ｂ図にａ３
いては、アップダウン・カウンタ１５によりカウントさ
れたカラン１〜値３５　（ｆ）が３で゛あり、レジスタ
１８に記録された設定１１なか３でおる場合が示されて
おり、カラン１〜値３５　（ｆ）が３である期間−ｒｓ
ｌにおいて、比較回路１７より遮断信号３７　（Ｃｌ）
か送出され、その結果比較回路１７からの遮断信号３７
とパルス発生器１１の出力であるパルス信号３１を受け
たＡＮＤゲート１９は、期間下、１においてパルス信号
３１の出力を（ｈ）に破線で示したように遮断してゲー
］・信号３９　（ｈ）を出力している。

また、ＡＮＤゲート１４Ｂの一方の入力にはインバータ
１３Ｂからの、インバータ出力３３Ｂが印加され、他方
の入力には遅延回路１２からの遅延出力３２が印加され
、ともに１１　ＨＩ！であれば、ダウンイ言ｇ３４Ｂ　
（ｄ＞としてアップダウン・カウンタ１５に出力され、
アップダウン・カウンタ１５は、クロック発生器１６か
らのクロック・パルス３６　（ｅ）を、入力されたダウ
ン信号３４Ｂの期間カウント・ダウンする。

ここで、第１Ｂ図において、遅延回路１２による遅延時
間をＴ１パルス発生器１１からのパルス信号３１のパル
ス幅である（Ｃ）のアップ信号３４Ａのパルス幅を丁１
、（ｅ）クロック・パルス３６の間隔を△ｔ１遅延時間
Ｔよりも長い時間を王　とすると、時間下、１変のアッ
プダウン・カランタ１５より出力される（ｆ）のカラン
１〜値３５は、Ｔ、Ｔ１およびΔ士より定まる。すなわ
ち、時間−「１後の（ｆ）のカウント１直３５は、丁１
／Δ士であり、時間Ｔ後には（ｄ）のダウン信号３４Ｂ
がアップダウン・カウンター５に入力されるので、時間
下、後の（ｆ＞のカラン１〜値３５は（Ｔ　　／Δ↑）
−（（下、−丁）／Δｔ）となる。

したかって、第１Ｂ図において、（Ｃ）のアップ信号３
４Ａの期間カウント・アップして得られた（ｆ）のカラ
ン１〜値３５が、レジスター８の設定値３８であるＱ＝
３になると、（ｇ）の遮断信号３７が送出されている場
合（期間ＴＳ１〉、時間Ｔ後には（ｄ）のダウン信号３
４Ｂが入力されてカウント・ダウンされ、（ｆ）のカウ
ント１直３５はレジスター８の設定値３８を下まわる値
となるので、比較回路１７は遮断信号３７の送出を停止
し、ＡＮＤゲート１９は再び出力し得る状態にもどる。

この状態においてパルス発生器１１より（ａ）のパルス
信号３１が出力された場合は、遅延回路］２からの遅延
出力（ｂ）が送出されているときでも、ＡＮＤゲート１
４．８からのダウン信号３４Ｂ（ｄ）は出力されず、ア
ップダウン・カウンター５０カウント値２５　（ｆ）は
減少しない。

このようにして、比較回路１７はアップダウン・カウン
ター５により得られるカラン１〜（直３５とレジスタ１
８からの設定値３８とを比較し、カラン［へ値３５が設
定値３８以上であるとぎは、遮断信号３７をＡＮＤゲー
ト１９に送出することにより、ＡＮＤゲート１９からの
ゲート信号３つの出力を遮断せしめる。

このように、パルス発生器１１より出力されたパルス信
号３１の期間をアップ信号３４　Ａとしてカウント・ア
ップし、遅延回路１２により設定された一定時間後には
、ダウン信号３４Ｂとして力ラン１〜・ダウンし、その
カランｉ〜・タ゛ウン中にさらにパルス発生器１１より
パルス信号３１が出力されると、その時点でダウン信号
３４Ｂは出力されなくなる。パルス発生器１１からのパ
ルス信号３１はデユーティ・ザイクルを形成する信号の
もとになるが、それは現時点から遅延回路１２による遅
延時間Ｔ（第１Ｂ図（ｂ））の間だεプ有効であり、時
間Ｔ後にはダウン信号３４Ｂとして出力されるため、ア
ップ信号３／１．Ａ中にカウント・アップした値は打ち
消されることになり、その過程でさらにパルス信号３１
か出力されるとカラン１〜・アップ信号もカウント・ダ
ウンもされない状態となって、その時点の値のままに維
持される。クロック発生器１Ｇからのタロツク・パルス
３６の周期ごとに常に遅延時間下を単位として、アップ
信号３４Ａとダウン信号３４−　Ｂとの差を得ているも
のであり、クロック・パルス３６の周期を分解能として
、連続的なデユーティの制御が実現される。

なお、アップダウン・カウンタ１５によるカウント値３
５の分解能を変えるには、タロツク発生器１６からのク
ロック・パルス３６の周期を変えることにより、またデ
ユーティ制御の単位時間を変えるには、遅延回路１２に
よる遅延時間下を変えることにより、ともに容易に行う
ことかできる。

第１Ｃ図には、第１Ａ図に示した装置の一つの変形が示
されており、第１Ａ図におけるパルス発生器１１とＡＮ
Ｄゲート１９を一体化したパルス発生器１１Ｂが使用さ
れている点が異なるのみである。第１Ｃ図に示した装置
の各部の波形は第１Ｂ図に対応する第１Ｄ図に示すよう
になっており、パルス発生器１１Ｂの出力である（ａ）
のパルス信号３１は、（ｑ）の遮断信号３７が“Ｌ　＋
＋になると同時に＜ｉ　Ｌ　＋＋になるから、そのまま
（ｈ）のゲート信号３９として出力されている。その他
は第１Ｂ図に示した各波形に同じである。

［発明の効果］ 以上の説明から明らかなように、本発明によるならば常
に設定された一定時間を単位として連続的にデユーティ
を制御できるので、進行波管を用いたマイクロ波増幅器
などを性能限界まで使用できることとなり、本発明の効
果は極めて大きい。

【図面の簡単な説明】

第１Ａ図は本発明の一実施例の回路構成図、第１Ｂ図は
第１Ａ図に示した回路各部の信号の波形図、 第１Ｃ図は本発明の他の実施例の回路構成図、第１Ｄ図
は第１Ｃ図に示した回路各部の信号の波形図、 第２Ａ図は従来例の回路構成図、 第２Ｂ図は第２Ａ図に示した回路各部の信号の波形図、 第２Ｃ図は第２Ｂ図に示したパルス信号とリセット信号
とのタイミングを説明するための波形図である。 １１．１１Ｂ・・・パルス発生器 １２・・・遅延回路 １３Ａ、１３Ｂ・・・インバータ １４Ａ、１４．Ｂ・・・ＡＮＤゲート １５・・・アップダウン・カウンタ １６・・・クロック発生器　１７・・・比較回路１８・
・・レジスタ　　　　１９・・・ＡＮＤゲート２２・・
・ＡＮＤゲート　　２３・・・カウンタ２４・・・タイ
マ ２９・・・マイクロ波増幅器 ３１・・・パルス信号　　　３２・・・遅延出力３３Ａ
、３３Ｂ・・・インバータ出力 ３４Ａ・・・アップ信号　　３４．８・・・ダウン信号
３５・・・カウント１直　　　３６・・・クロック・パ
ルス３７・・・遮断信号　　　　３８・・・設定値３９
・・・ゲート信号 ４２・・・グー！へされたクロック信号４３・・・カウ
ント値　　　４４・・・リセット信号。

Claims (1)

1. 【特許請求の範囲】 パルス信号のデューティを規定する一定時間だけ遅延す
   る遅延手段（１２）と、 前記パルス信号を前記遅延手段の出力が存在する期間は
   通過せしめない第１のゲート手段（１３Ａ、１４Ａ）と
   、 前記遅延手段からの出力を前記パルス信号が存在する期
   間は通過せしめない第２のゲート手段（１３Ｂ、１４Ｂ
   ）と、 クロック・パルスを前記第１のゲート手段からの出力に
   よりカウント・アップし、前記第２のゲートからの出力
   によりカウント・ダウンするカウンタ手段（１５）と、 前記カウンタ手段からの出力を所定値と比較し、前記カ
   ウンタ手段からの出力が前記所定値に達したときに、前
   記パルス信号を遮断せしめるための遮断信号を出力する
   比較手段とを含むデューティ制御装置。