JPH0216665A - Data transfer equipment - Google Patents

Abstract

PURPOSE:To make a desired memory area randomly accessible by using data obtained by memory access performed based on an address designated from the outside as an address for DMA. CONSTITUTION:When DMA transfer is instructed to a controller 12, the output of a memory address register 10 is selected and outputted to a data bus at a multiplexer 16. When a memory readout instruction signal MRD is outputted form the controller 12, the content of the address of a memory is read out. On the other hand, an access response signal MACK is inputted to the controller 12 form the memory and the above-mentioned content is latched by a data register 14. After the signal MACK is inputted, a count signal CNT is generated in the controller 12 and inputted to the register 10. At the register 10, '+1' is added to address data by the signal CNT and the data are updated to the next table address. Simultaneously, the content of the register 14 is outputted as address data and the memory is made access.

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ転送装置にかかるものであり、特にコ
ンピュータシステムにおいてダイレクトメモリアクセス
（以下、単にｒＤＭＡＪという）を行なうのに好適なデ
ータ転送装置に関するものである。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a data transfer device, and in particular, a data transfer device suitable for performing direct memory access (hereinafter simply referred to as rDMAJ) in a computer system. It is related to.

［従来の技術］ 従来のＤＭＡを行なうデータ転送装置としては、内部に
アドレスカウンタレジスタおよびワードカウンタレジス
タを各々有するものがある。[Prior Art] Some conventional data transfer devices that perform DMA have internal address counter registers and word counter registers.

すなわち、アドレスカウンタレジスタをインクリメント
ないしデクリメントしながら、連続したメモリ領域に対
するデータの書き込みないし読み出しが行なわれる。そ
して、この動作は、ワードカウンタレジスタを減算しな
がら、そのカウント値が「０」になるまで繰り返し実行
される。That is, data is written to or read from continuous memory areas while incrementing or decrementing the address counter register. This operation is repeated while subtracting the word counter register until the count value becomes "0".

第９図には、このような従来例が示されている。同図に
おいて、外部装置であるＣＰＵ　（図示せず）からのデ
ータ入力が行なわれるメモリアドレスレジスタ９０の出
力側は、バッファメモリ９２の入力側に接続されている
。このバッファメモリ９２の出力は、ダイレクトアクセ
スが行なわれるメモリが接続されているアドレスバス（
図示せず）に対して行なわれるようになっている。FIG. 9 shows such a conventional example. In the figure, the output side of a memory address register 90 to which data is input from a CPU (not shown), which is an external device, is connected to the input side of a buffer memory 92. The output of this buffer memory 92 is connected to an address bus (
(not shown).

次に、前記メモリアドレスレジスタ９０には、ワードカ
ウンタを含むコントロール部９４が接続されている。こ
のコントロール部９４には、アクセス応答信号ＭＡＣＫ
が入力されるようになっており、他方、メモリ読出命令
信号ＭＲＤ、メモリ書込応答信号ＭＷＴ、入出力手段Ｉ
１０に対する入力信号１０Ｒ及び出力信号ＴＯＷ、ｌび
にカウント信号ＣＮＴが各々出力されるようになってい
る。Next, a control section 94 including a word counter is connected to the memory address register 90. This control section 94 includes an access response signal MACK.
On the other hand, memory read command signal MRD, memory write response signal MWT, input/output means I
An input signal 10R, an output signal TOW, and a count signal CNT for 10 are outputted, respectively.

次に、以上のような従来装置の動作について説明すると
、まず、ＣＰＵにより、転送したいメモリの格納領域の
スタートアドレスが、メモリアドレスレジスタ９０にロ
ードないし出力され、次に、コントロール部９４に対し
て起動指令が行なわれる。Next, the operation of the conventional device as described above will be explained. First, the CPU loads or outputs the start address of the memory storage area to be transferred to the memory address register 90. Next, the start address of the memory storage area to be transferred is loaded or outputted to the A start command is issued.

最初に、メモリから入出力手段Ｉ１０に対してデータの
転送を行なう場合について説明する。この場合には、ま
ず、コントロール部９４により。First, a case will be described in which data is transferred from the memory to the input/output means I10. In this case, first, by the control section 94.

メモリアドレスレジスタ９０に格納されているアドレス
「０」がバッファメモリ９２を介してアドレスバス上に
出力され（第１Ｏ図（Ａ）参照）、続いてコントロール
部９４からメモリ読出命令信号ＭＲＤが出力される（同
図（Ｂ）参照）。The address "0" stored in the memory address register 90 is outputted onto the address bus via the buffer memory 92 (see FIG. 1O (A)), and then the memory read command signal MRD is outputted from the control section 94. (See figure (B)).

次に、メモリからのアクセス応答信号 ＭＡＣにがコントロール部９４に入力されると（同図（
Ｃ）参照）、データバスに対するメモリデータの出力確
認の後、コントロール部９４によりＩ１０出力信号がＯ
Ｎにされる（　剛７　（Ｄ）参照）、これによって、メ
モリから読み出されたデータが入出力手段Ｉ１０に転送
されることとなる（同図（Ｆ）参照）。Next, when the access response signal MAC from the memory is input to the control unit 94 (see FIG.
(see C)), after confirming the output of memory data to the data bus, the control section 94 turns the I10 output signal O.
N (see Figure 7 (D)), whereby the data read from the memory is transferred to the input/output means I10 (see Figure 7 (F)).

以上の動作の後、メモリアドレスレジスタ９０に対して
コントロール部９４からカウント信号ＣＮＴが出力され
（同図（Ｅ）参照）、その立ち上りのタイミングでメモ
リアドレスレジスタ９０に格納されているアドレスデー
タに「＋ｌ」のカウントアツプが行なわれる。これによ
って、メモリアドレスレジスタ９０にメモリの次のデー
タ読出アドレスがセットされることとなる。After the above operations, the control unit 94 outputs the count signal CNT to the memory address register 90 (see (E) in the same figure), and at the rising timing of the count signal CNT, the address data stored in the memory address register 90 is changed to "+l'' is counted up. As a result, the next data read address of the memory is set in the memory address register 90.

以上の動作が繰り返し行なわれ、メモリの連続した領域
のデータが順に読み出されて入出力手段Ｉ１０に転送さ
れることとなる。The above operations are repeated, and data in consecutive areas of the memory are read out in sequence and transferred to the input/output means I10.

次に、入出力手段Ｉ１０からメモリにデータの転送を行
なう場合には、まず、コントロール部９４からＩ１０入
力信号１０Ｒが出力され、次にメモリのデータ格納アド
レスがメモリアドレスレジスタ９０からバッファメモリ
９２を介してアドレスバスに出力される。Next, when data is transferred from the input/output means I10 to the memory, the I10 input signal 10R is first output from the control section 94, and then the data storage address of the memory is transferred from the memory address register 90 to the buffer memory 92. output to the address bus via the address bus.

そして、コントロール部９４からメモリ書込命令信号Ｍ
ＷＴが出力されると、データの転送が行なわれて、メモ
リに格納されることとなる。この時も、メモリアドレス
レジスタ９０のアドレスデータに対して順にカウントが
行なわれ、メモリの連続した領域にデータが順に格納さ
れることとなる。Then, a memory write command signal M is sent from the control section 94.
When the WT is output, data is transferred and stored in memory. At this time as well, the address data in the memory address register 90 is sequentially counted, and the data is sequentially stored in consecutive areas of the memory.

［発明が解決しようとする課題］ しかしながら１以上のような従来のデータ転送装置では
、連続したメモリ領域に対するデータの転送、すなわち
データの書き込み、読み出しは行なわれるものの、不連
続なメモリ償城に対するデータの転送を行なうことがで
きないという不都合がある。[Problems to be Solved by the Invention] However, in one or more conventional data transfer devices, although data is transferred to a continuous memory area, that is, data is written and read, data is not transferred to a discontinuous memory area. There is an inconvenience that it is not possible to transfer data.

本発明は、かかる点に鑑みてなされたもので、所望のメ
モリ領域に対してランダムにアクセスすることができる
データ転送装置を提供することをその口約とするもので
ある。The present invention has been made in view of this point, and its purpose is to provide a data transfer device that can randomly access a desired memory area.

［課題を解決するための手段］ 本発明にかかるデータ転送装置の一つは：外部から指示
されるアドレスがセットされるアドレスカウンタ手段と
；この手段にセットされたアドレスに基づいて前記メモ
リ手段にアクセスし、該当するデータを読み出す第１制
御手段と；これによって読み出されたデータを格納する
データ格納手段と：このデータをアドレスとして、前記
メモリ手段に対するＤＭＡによるデータ転送を行なうと
ともに、前記アドレスカウンタ手段におけるカウント動
作を行なう第２制御手段とを備えたことを特徴とするも
のである。[Means for Solving the Problems] One of the data transfer devices according to the present invention includes: address counter means to which an address instructed from the outside is set; a first control means for accessing and reading out the corresponding data; a data storage means for storing the read data; and a first control means for performing data transfer to the memory means by DMA using this data as an address, and and second control means for performing a counting operation in the means.

他の発明は；外部から指示されるアドレスがセットされ
るアドレスカウンタ手段と：外部から指示されるベース
データを格納する第１データ格納手段と：前記アドレス
カウンタ手段にセットされたアドレスに基づいて前記メ
モリ手段にアクセスし、該当するデータを読み出す第１
Ｍ御手段と；これによって読み出されたデータを格納す
る第２データ格納手段と；第１ｊ５よび第２データ格納
手段に各々格納されたデータを利用して所望の演算を行
なうことにより、アクセス用のデータを生成する演算手
段と；このデータをアドレスとして、前記メモリ手段に
対するＤＭＡによるデータ転送を行なうとともに、前記
アドレスカウンタ手段におけるカウント動作を行なう第
２ｉ＃’１手段とを備えたことを特徴とするものである
。Another invention is; address counter means to which an address designated from the outside is set; first data storage means for storing base data designated from the outside; A first step of accessing the memory means and reading out the relevant data.
M control means; a second data storage means for storing the data read by the M control means; and a second data storage means for storing the data read out by the M control means; and 2i#'1 means for performing data transfer to the memory means by DMA using this data as an address, and performing a counting operation in the address counter means. It is something to do.

［作用］ 本発明によれば、メモリ手段に対するＤＭＡのアドレス
は、外部から指示されたものではない。[Operation] According to the present invention, the DMA address for the memory means is not instructed from outside.

ＤＭＡ用のアドレスは、前記指示アドレスに基づいて決
定され、間接アドレッシングが行なわれる。The DMA address is determined based on the instruction address, and indirect addressing is performed.

本発明の一つによれば、外部指示アドレスに基づくメモ
リアクセスによって得られたデータが、ＤＭＡ用のアド
レスとして使用される。According to one aspect of the present invention, data obtained by memory access based on an externally directed address is used as an address for DMA.

他の発明によれば、外部指示アドレスに基づくメモリア
クセスによって得られたデータと、あらかじめ外部から
墜えられたベースデータとを利用して、所望の演算が行
なわれ、この結果がＤＭＡ用のアドレスとして使用され
る。According to another invention, a desired operation is performed using data obtained by memory access based on an externally designated address and base data downloaded from the outside in advance, and the result is used as a DMA address. used as.

［実施例］ 以下、本発明の実施例について、添付図面を参照しなが
ら説明する。[Examples] Examples of the present invention will be described below with reference to the accompanying drawings.

１よ！羞ｌ 最初に、第１図ないし１４４図を参照しながら、本発明
の第１実施例について説明する。1! First, a first embodiment of the present invention will be described with reference to FIGS. 1 to 144.

第１図には、！１！１実施例の構成が示されている。同
図において、メモリアドレスレジスタ１０は、プリセッ
ト可能なカウンタである。このメモリアドレスレジスタ
ｌＯには、ＤＭＡ転送のコントローラ１２が接続されて
おり、かかるコントローラ１２は、他にデータレジスタ
１４．マルチプレクサ１６に各々接続されている。In Figure 1,! The configuration of the 1!1 embodiment is shown. In the figure, a memory address register 10 is a presettable counter. A DMA transfer controller 12 is connected to this memory address register IO, and this controller 12 also includes data registers 14 . Each is connected to a multiplexer 16.

これらのうち、データレジスタ１４は、メモリ（図示せ
ず）から入力されたデータを一時的に格納しておくため
のラッチ回路であり、マルチプレクサ１６は、前記メモ
リアドレスレジスタ１０およびデータレジスタ１４の各
出力のうちいずれか一方を選択して出力するものである
。Of these, the data register 14 is a latch circuit for temporarily storing data input from a memory (not shown), and the multiplexer 16 is connected to each of the memory address register 10 and data register 14. One of the outputs is selected and output.

また、コントローラ１２は、各部に対する必要な制御な
いしタイミング信号の入出力を行なうものである。入力
信号としては、メモリからのアクセス応答信号ＭＡＣに
があり、出力信号としては、カウント信号ＣＮＴ、選択
信号５ＬＣＴ。Further, the controller 12 performs necessary control or input/output of timing signals to each section. The input signal is an access response signal MAC from the memory, and the output signals are a count signal CNT and a selection signal 5LCT.

データラッチ信号ＤＳＴＢ、メモリ読出命令信号ＭＲＤ
、メモリ書込命令信号ＭＷＴ、Ｉ１０入力信号１０Ｒ，
Ｉ１０出力信号１０Ｗがある。Data latch signal DSTB, memory read command signal MRD
, memory write command signal MWT, I10 input signal 10R,
There is an I10 output signal of 10W.

次に、上記実施例の全体的動作について、第２図のタイ
ムチャートを参照しながら説明する。Next, the overall operation of the above embodiment will be explained with reference to the time chart of FIG.

最初に、メモリアドレスレジスタｌＯのアドレスデータ
に基づく間接アドレッシングの動作について、第２図の
左側を参照しながら説明する。まず、メモリアドレスレ
ジスタｌＯに対して、図示しない外部装置であるＣＰＵ
から転送先のアドレステーブルのスタートアドレスＡＤ
Ｏがプリセットされる。First, the operation of indirect addressing based on the address data of the memory address register IO will be explained with reference to the left side of FIG. First, the CPU, which is an external device (not shown),
Start address AD of the address table of the transfer destination
O is preset.

次に、コントローラ１２に対してＤＭＡ転送が指令され
ると、選択信号５ＬＣＴが論理値のｒｌＪとなり（第２
図（Ａ）参照）、マルチプレクサ１６では、メモリアド
レスレジスタｌＯの出力ＡＤＯが選択されて、データバ
スに出力される（同図（［）参照）。Next, when a DMA transfer is commanded to the controller 12, the selection signal 5LCT becomes the logical value rlJ (second
(see figure (A)), the multiplexer 16 selects the output ADO of the memory address register IO and outputs it to the data bus (see figure ([)).

そして、コントローラ１２からメモリ読出命令信号ＭＲ
Ｄが出力されると′（同図（Ｂ）参照）、まず、メモリ
のアドレスＡＤＯ番地の内容ＭＤＯが読み出される（同
図（Ｊ）参照）、他方、メモリからは、アクセス応答信
号ＭＡＣＫがコントローラ１２に入力される（同図（Ｆ
）参照）。Then, a memory read command signal MR is sent from the controller 12.
When D' is output (see (B) in the same figure), first, the contents MDO of address ADO in the memory are read out (see (J) in the same figure).On the other hand, an access response signal MACK is sent from the memory to the controller. 12 (same figure (F
)reference).

次に、メモリから読み出された内容ＭＤＯは、データレ
ジスタ１４にラッチされる。すなわち。The content MDO read from memory is then latched into data register 14. Namely.

コントローラ１２では、メモリから人力されたアクセス
応答信号ＭＡＣＫに基づいてデータラッチ信号ＤＳＴＢ
が生成され、これがデータレジスタ１４に入力されると
（同図（１１）参照）、これをクロックないしタイミン
グ信号としてデータＭＤＯのラッチが行なわれることと
なる。The controller 12 generates a data latch signal DSTB based on the access response signal MACK manually input from the memory.
is generated and input to the data register 14 (see (11) in the figure), data MDO is latched using this as a clock or timing signal.

他方、上述したアクセス応答信号ＭＡＣＫの入力の後、
コントローラ１２では、カウント信号ＣＮＴが生成され
、これがメモリアドレスレジスタｌＯに入力される（同
図（Ｇ）参照）、メモリアドレスレジスタ１０では、前
記カウント信号ＣＮＴの立ち上りのタイミングで格納さ
れているアドレスデータに「＋ｌ」のカウントアツプが
行なわれ（同図（り参ｉ’！Ｉ１１．）、これによって
次のテーブルアドレスへの更新が行なわれる。On the other hand, after inputting the access response signal MACK mentioned above,
The controller 12 generates a count signal CNT, which is input to the memory address register IO (see (G) in the same figure).The memory address register 10 outputs the stored address data at the rising edge of the count signal CNT. A count-up of "+l" is performed (see the same figure (see i'!I11)), and the update to the next table address is thereby performed.

この時、同時に選択信号５ＬＣＴが論理値の「０」に反
転され（同図（＾）参照）、データレジスタ１４の内容
であるデータＭＤＯが、マルチプレクサ１６からアドレ
スバスにアドレスデータとして出力されることとなる（
同図（１）参照）。At this time, the selection signal 5LCT is simultaneously inverted to the logical value "0" (see (^) in the same figure), and the data MDO, which is the content of the data register 14, is outputted from the multiplexer 16 to the address bus as address data. becomes (
(See figure (1)).

以上のように、メモリアドレスレジスタｌＯのアドレス
ＡＤＯに基づいてメモリから他のアドレスＭＤＯが読み
出され、これに基づいて以下の動作が行なわれることと
なる。As described above, another address MDO is read from the memory based on the address ADO of the memory address register IO, and the following operations are performed based on this.

次に、メモリのデータを入出力手段Ｉ１０に転送する場
合について説明する。この場合には、上述したアドレス
ＭＤＯのアドレスバスへの出力に対応して、メモリ読出
命令信号ＭＲＤが再び出力されて論理値の「１」となり
（同図（Ｂ）参照）、更に続いてＩ１０出力信号１０Ｗ
が論理値のｒｌＪとなると（同図（Ｅ）参照）、メモリ
のアドレスＭＤＯに格納されているデータＭＤＤＯが入
出力手段Ｉ１０に出力されることとなる（同図（Ｊ）参
照）。Next, a case will be described in which data in the memory is transferred to the input/output means I10. In this case, in response to the above-mentioned output of the address MDO to the address bus, the memory read command signal MRD is outputted again and becomes the logical value "1" (see (B) in the same figure), and then the I10 Output signal 10W
When becomes the logical value rlJ (see (E) in the same figure), data MDDO stored at the address MDO of the memory is output to the input/output means I10 (see (J) in the same figure).

次に、第２図の右側を参照しながら、入出力手段Ｉ１０
からメモリへデータを転送する場合につ１て説明する。Next, referring to the right side of FIG. 2, the input/output means I10
A case in which data is transferred from to memory will be explained.

まず、上述した間接アドレッシングにより、メモリのア
ドレスＡＤＩＯに格納されている対応アドレスＭＤＩＯ
が読み出され、これがアドレスバスに出力される（同ｒ
Ｍ（＾）　、　（Ｂ）　、　（Ｆ）〜（Ｊ）参照）、他
方、コントローラ１２により、■１０人力信号１０Ｒが
論理値の「１」として出力され（同図（０）参照）、こ
れに基づいて入出力手段Ｉ１０からデータＭＤＤ　１０
の入力が行なわれてデータバス上に出力される（同図（
Ｊ）参照）、このデータＭＤＤ　１０は、コントローラ
１２によるメモリ書込命令信号ＭＷＴの出力に基づいて
（同図（Ｃ）参照）、メモリのアドレスＭＤＩＯ番地に
書込まれることとなる。First, by indirect addressing described above, the corresponding address MDIO stored in the memory address ADIO is
is read out and output to the address bus (same r
M(^), (B), (F) to (J)), on the other hand, the controller 12 outputs ■10 human input signal 10R as a logical value "1" (see (0) in the figure), and this data MDD 10 from input/output means I10 based on
is input and output on the data bus (see the same figure).
J)), this data MDD 10 is written to the address MDIO of the memory based on the output of the memory write command signal MWT by the controller 12 (see (C) of the same figure).

以」−のように、メモリアドレスレジスタｌＯでは、コ
ントローラ１２から入力されるカウント信号ＣＮＴ（同
図（Ｇ）参照）に基づいて「＋１」の連続したカウント
動作が行なわれる。しかし、メモリに対するアドレッシ
ングは、メモリアドレスレジスタの内容に基づいて直接
的には行なわれず、対応するアドレスに基づいて間接的
に行なわれる。As shown in "-", the memory address register IO performs a continuous counting operation of "+1" based on the count signal CNT (see (G) in the same figure) input from the controller 12. However, addressing of the memory is not done directly based on the contents of the memory address register, but indirectly based on the corresponding address.

このようなアドレス対応の一例について、第３図および
第４図を参照しながら説明する１、上述したＤＭＡの対
象となるメモリが、グラフィックスメモリであって横１
０：ＪＩ、縦６語の第３図に示すような構成となってお
り、これとメモリアドレスレジスタｌＯにセットされる
アドレスとの対応テーブルが第４図に示すようになって
いるものとする。An example of such address correspondence will be explained with reference to FIG. 3 and FIG.
0: JI, the configuration is as shown in Figure 3 with 6 vertical words, and the correspondence table between this and the address set in the memory address register IO is as shown in Figure 4. .

この場合において、まずメモリアドレスレジスタｌＯの
内容、すなわち間接アドレスは。In this case, first, the contents of the memory address register IO, that is, the indirect address.

ＡＤＯ，ＡＤｌ、ＡＤＺ、ＡＤ３−−−−−−−−−の
ような順番となるが、実際にアクセスされる直接アドレ
スの方は、ｒ６１Ｊ、ｒ５１Ｊ、ｒ４１Ｊ。The order is ADO, ADl, ADZ, AD3------, but the direct addresses that are actually accessed are r61J, r51J, r41J.

ｒ　４２　Ｊ　−−−−−−−−−のような順番となる
（第４図参照）。The order is as follows: r 42 J ---------- (see Figure 4).

これを第３図上でみると、矢印ＦＡで示すように、アル
ファベットのｒＡＪで示すような複雑なメモリ領域とな
る。Looking at this in FIG. 3, it becomes a complicated memory area as indicated by the alphabet rAJ, as indicated by the arrow FA.

以上のように、この第１実施例によれば１間接アドレッ
シングにより、メモリ内の任意のアドレスを全くランダ
ムにアクセスすることができる。As described above, according to the first embodiment, any address in the memory can be accessed completely randomly by single indirect addressing.

従つて、例えば、グラフィックス表示などの応用による
種々の図形データの転送を行なうことが可１七となる。Therefore, it is possible to transfer various graphic data for applications such as graphics display.

第」Ｌ実ｊＬ例 次に、本発明の第２実施例について１Ｍ４５図ないし第
８図を参照しながら説明する。なお、上述した第１実施
例と同様の構成部分については、同一の符号を用いるこ
ととする。Next, a second embodiment of the present invention will be described with reference to FIGS. 1M45 to 8. Note that the same reference numerals are used for the same components as in the first embodiment described above.

上述した第１実施例は、第４図に示したようなアドレス
テーブルを何度も使用する場合、すなわち同じアドレス
に異なったデータを転送するような場合には効果的であ
る。The first embodiment described above is effective when the address table shown in FIG. 4 is used many times, that is, when different data is transferred to the same address.

しかし、異なったアドレスに対してデータの転送を行な
うときには、異なるアドレステーブルを作成しなければ
ならず、ホストコンピュータの負担が増大するという好
ましくない点がある。However, when data is transferred to different addresses, different address tables must be created, which undesirably increases the burden on the host computer.

そこで、この第２実施例では、グラフィックスの処理が
行なわれる場合には１文字フォント等の一定のパターン
が使用されることに着目して、第１実施例に改善を加え
たもので、任意のメモリ領域に対してインデックス修飾
間接アドレッシングを行なうことによりＤＭＡ転送を行
なうようにしたものである。Therefore, this second embodiment is an improvement on the first embodiment, focusing on the fact that a fixed pattern such as a single character font is used when graphics processing is performed. DMA transfer is performed by performing index-modified indirect addressing for the memory area.

ｆず、第５図を参照しながら、第２実施例の構成につい
て説明する。同国において、メモリアドレスレジスタｌ
Ｏには、ＣＰＵからインデックステーブルのスタートア
ドレスがロードＡ信号によりプリセットされるようにな
っている。First, the configuration of the second embodiment will be explained with reference to FIG. In the same country, memory address register l
The start address of the index table is preset to O by the load A signal from the CPU.

また、ベースアドレスレジスタ２０には、ＣＰＵからＤ
ＭＡ転送先のメモリ領域のベースアドレスがロードＢ信
号によりプリセットされるようになっている。In addition, the base address register 20 contains data from the CPU.
The base address of the memory area of the MA transfer destination is preset by the load B signal.

そして、このベースアドレスレジスタ２０の出力は、加
算回路２２においてデータレジスタ１４の出力と加算さ
れ、これがメモリアドレスレジスタｌＯの出力とともに
マルチプレクサ１６に入力されるようになっている。The output of the base address register 20 is added to the output of the data register 14 in an adder circuit 22, and this is input to the multiplexer 16 together with the output of the memory address register IO.

すなわち、上述した第１実施例では、データレジスタ１
４のデータとメモリアドレスレジスタ１０のデータのい
ずれかがマルチプレクサによって選択されるようになっ
ているが、この第２実施例では、データレジスタ１４の
データの代りに。That is, in the first embodiment described above, the data register 1
4 and the data in the memory address register 10 are selected by the multiplexer, but in this second embodiment, instead of the data in the data register 14.

これとベースアドレスレジスタ２０のデータとを加算し
たデータが選択されるようになっている。The data obtained by adding this and the data of the base address register 20 is selected.

次に、上述した実施例の全体的動作について説明する。Next, the overall operation of the above embodiment will be explained.

なお、第２図の（Ａ）〜（Ｈ）に示す信号のタイムチャ
ートは、この第２実施例でも同様てあり、同図の（１）
　、　（Ｊ）に示すもののみが第６図に示すようになる
。Note that the time charts of the signals shown in (A) to (H) in FIG. 2 are the same in this second embodiment, and (1) in the same figure
, (J) only as shown in FIG.

まず、ベースアドレスレジスタ２０にプリセットされた
ベースアドレスが「０」の場合には、加算回路２２の出
力とデータレジスタ１４の出力とが同一となり、結果的
に上述した第１実施例と同様の動作が行なわれることと
なる。すなわち、第６図（＾）において、ＢＡ−０とな
る。First, when the base address preset in the base address register 20 is "0", the output of the adder circuit 22 and the output of the data register 14 are the same, resulting in the same operation as in the first embodiment described above. will be carried out. That is, in FIG. 6(^), it becomes BA-0.

次に、ＢＡ≠０の場合には、これと間接アドレッシング
によってメモリから読み出されたアドレスＭ　Ｄ　Ｏ、
Ｍ　Ｄ　１　、−−−−−−−−−とが加算回路２２に
おいて加算され、これに基づいてメモリに対するアクセ
スが行なわれることとなる（第６図参照）。Next, if BA≠0, the address M D O read from the memory by this and indirect addressing,
M D 1 , ------- are added in the adder circuit 22, and the memory is accessed based on this (see FIG. 6).

次に１以上の場合の動作の具体例を、第７図および第８
図を参照しながら説明する。ここで、上述したＤＭＡの
対象となるメモリは、グラフィックスメモリであって第
７図に示すような０〜１５９番地のアドレスを有する二
次元配列構成となっているものとする。また、メモリア
ドレスレジスタｌＯにセットされるメモリアドレスとデ
ータレジスタにラッチされるアドレスとの対応、すなわ
ちインデ・ンクステーブルは、第８１Ｍ　（Ａ）及び（
Ｂ）のようになっているものとする。Next, specific examples of the operation in the case of 1 or more are shown in FIGS. 7 and 8.
This will be explained with reference to the figures. Here, it is assumed that the memory to be subjected to the above-mentioned DMA is a graphics memory and has a two-dimensional array configuration having addresses from 0 to 159 as shown in FIG. In addition, the correspondence between the memory address set in the memory address register IO and the address latched in the data register, that is, the index table, is the 81st M (A) and (
B).

最初に、ベースアドレスレジスタ２０にプリセットされ
るベースアドレスＢＡが「ｌ」（第７図（イ）参照）で
あるとすると、これがデータレジスタ１４の出力データ
に加算されるので、加算回路２２の出力は、ＨＳ図（Ｃ
）に示すようになる。First, if the base address BA preset in the base address register 20 is "l" (see FIG. 7 (a)), this is added to the output data of the data register 14, so the output of the adder circuit 22 is is the HS diagram (C
).

例えば、メモリアドレスレジスタ１０にアドレスＡＤＯ
がプリセットされたとすると（第６図（＾）、第８図（
Ａ）参照）、これに基づいてデータＭＤＯ＝６０がメモ
リから読み出されてデータレジスタ１４にラッチされる
（第６図（Ｂ）、第８図ＣＢ）参照）０次に、このデー
タＭＤＯ＝６０とベースアドレスｒｌＪとが加算回路２
２において加算され、加算値「６１」がマルチプレクサ
１６を介してアドレスバスに出力されることなる（第６
図（Ａ）、第８図（Ｃ）参照）。For example, address ADO is stored in memory address register 10.
Suppose that is preset (Fig. 6 (^), Fig. 8 (
Based on this, data MDO=60 is read from the memory and latched in the data register 14 (see FIG. 6(B), FIG. 8 CB)). Next, this data MDO= 60 and base address rlJ are adder circuit 2
2, and the added value "61" is output to the address bus via the multiplexer 16 (6th
(See Figure (A) and Figure 8 (C)).

アドレスＡＤＩ、ＡＤ２．ＡＤ３．−−−−−・・・・
についても、順次同様の操作が行なわれると（第８図（
Ａ）〜（Ｃ）参ｌ＠）、アクセスされるメモリ領域は、
第７図に矢印ＦＢで示すアルファベットのｒＡＪように
なる。Address ADI, AD2. AD3. −−−−−・・・・
When the same operation is performed sequentially for (Fig. 8 (
A) to (C) Reference l@), the memory area to be accessed is:
The alphabet rAJ is indicated by the arrow FB in FIG.

次に、ベースアドレスレジスタ２０にプリセットされる
ベースアドレスＢＡがｒ９３Ｊ　（第７図（ＩＩ）参照
）であるとすると、これがデータレジスタ１４の出力デ
ータに加算されるので、加算回路２２の出力は、第８図
（Ｄ）に示すようになる。Next, assuming that the base address BA preset in the base address register 20 is r93J (see FIG. 7 (II)), this is added to the output data of the data register 14, so the output of the adder circuit 22 is The result is as shown in FIG. 8(D).

従って、アクセスされるメモリ領域は、第７図に矢印Ｆ
Ｃて示すようになる。Therefore, the memory area to be accessed is indicated by arrow F in FIG.
It will be shown as C.

以上のように、この第２実施例によれば、メモリ内に設
定された間接アドレッシング用のインデックステーブル
をベースアドレスに対するオフセットとして転送アドレ
スの計算を行ない、これに基づいてＤＭＡ転送を行なう
ことしたので、複雑な不連続メモリ領域であっても同じ
パターンであればベースアドレスの変更のみでアクセス
が可能となる。As described above, according to the second embodiment, the transfer address is calculated using the indirect addressing index table set in the memory as an offset to the base address, and the DMA transfer is performed based on this. Even complex discontinuous memory areas can be accessed by simply changing the base address as long as they have the same pattern.

このため、転送メモリ領域が同じパターンであるかぎり
、アドレステーブルを作成する必要がなく、ホスト側の
負担が軽減されることとなる。Therefore, as long as the transfer memory areas have the same pattern, there is no need to create an address table, which reduces the burden on the host side.

１立ヱ遣ｌ なお１本発明は、何ら上記実施例に限定されるものでは
なく、種々設計変更可能である。Note that the present invention is not limited to the above-described embodiments, and various design changes are possible.

例えば、上記実施例におけるコントロール部に従来と同
様の機能を併存させることにより、従来のメモリアドレ
スレジスタの内容に基づく直接アクセスを行なうことも
可能であり、これによる直接アドレッシングモードと本
発明の間接アドレッシングモートのいずれかを選択でき
るようにしてもよい。For example, by providing the control unit in the above embodiment with the same functions as the conventional one, it is possible to perform direct access based on the contents of the conventional memory address register, and thereby the direct addressing mode and the indirect addressing mode of the present invention You may be able to select either one.

また、第２実施例においては、ベースアドレスの加算を
行なったが、転送メモリ領域のアドレスパターンの対応
関係如何によっては、他の演算を行なうようにしてもよ
い。Further, in the second embodiment, addition of base addresses is performed, but other calculations may be performed depending on the correspondence of address patterns in the transfer memory area.

本発明は、Ｌ述したように、グラフィックス処理や３２
ビツトコンピユータ等における高速データ転送などに好
適である。As mentioned above, the present invention is applicable to graphics processing and 32
It is suitable for high-speed data transfer in bit computers, etc.

［発明の効果］ 以上説明したように、本発明によれば、所望の不連続な
メモリ領域に対して任意にアクセスしてデータ転送を行
なうことができるという効果がある。[Effects of the Invention] As explained above, according to the present invention, there is an effect that a desired discontinuous memory area can be arbitrarily accessed and data can be transferred.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１実施例を示す回路ブロック図、第
２図は第１実施例の動作を示すタイムチャート、第３図
および第４図は第１実施例の作用を示す説明図、第５図
は第２実施例の構成を示す回路ブロック図、第６図は第
２実施例の動作を示すタイムチャート、第７図および第
８図は第２実施例の作用を示す説明図、第９図は従来例
の構成を示す回路ブロック図、第１０図は従来例の動作
を示すタイムチャートである。 １０−・・メモリアドレスレジスタ、１２−・・コント
ローラ、１４−・・データレジスタ、１６−・・マルチ
プレクサ、２０−・・ベースアドレスレジスタ、２２−
・・加算回路。 特許出願人　　日本ビクター株式会社 代表者　　垣　本　邦　夫 第 図 第 図 （Ａ） （Ｂ） （Ｃ） ＣＤ） 第 図 第 図 ＣＦ）データ データ０Fig. 1 is a circuit block diagram showing the first embodiment of the present invention, Fig. 2 is a time chart showing the operation of the first embodiment, and Figs. 3 and 4 are explanatory diagrams showing the operation of the first embodiment. , FIG. 5 is a circuit block diagram showing the configuration of the second embodiment, FIG. 6 is a time chart showing the operation of the second embodiment, and FIGS. 7 and 8 are explanatory diagrams showing the operation of the second embodiment. , FIG. 9 is a circuit block diagram showing the configuration of the conventional example, and FIG. 10 is a time chart showing the operation of the conventional example. 10--Memory address register, 12--Controller, 14--Data register, 16--Multiplexer, 20--Base address register, 22-
...Addition circuit. Patent Applicant: Victor Japan Co., Ltd. Representative Kunio Kakimoto (A) (B) (C) CD) (CF) Data Data 0

Claims (2)

【特許請求の範囲】[Claims] （１）メモリ手段に直接アクセスを行なって、データの
転送を行なうデータ転送装置において、外部から指示さ
れるアドレスがセットされるアドレスカウンタ手段と、 この手段にセットされたアドレスに基づいて前記メモリ
手段にアクセスし、該当するデータを読み出す第１制御
手段と、 これによって読み出されたデータを格納するデータ格納
手段と、 このデータをアドレスとして、前記メモリ手段に対する
ＤＭＡによるデータ転送を行なうとともに、前記アドレ
スカウンタ手段におけるカウント動作を行なう第２制御
手段とを備えたことを特徴とするデータ転送装置。(1) In a data transfer device that transfers data by directly accessing a memory means, an address counter means is set with an address specified from the outside, and an address counter means is set to an address instructed from the outside, and an address counter is set in the address counter means, and the address counter is set to an address instructed from the outside. a first control means for accessing and reading out the corresponding data; a data storage means for storing the read data; and a first control means for performing data transfer to the memory means by DMA using the data as an address, and for controlling the address counter. A data transfer device comprising: second control means for performing a counting operation in the means. （２）メモリ手段に直接アクセスを行なって、データの
転送を行なうデータ転送装置において、外部から指示さ
れるアドレスがセットされるアドレスカウンタ手段と、 外部から指示されるベースデータを格納する第１データ
格納手段と、 前記アドレスカウンタ手段にセットされたアドレスに基
づいて前記メモリ手段にアクセスし、該当するデータを
読み出す第１制御手段と、 これによって読み出されたデータを格納する第２データ
格納手段と、 第１および第２データ格納手段に各々格納されたデータ
を利用して所望の演算を行なうことにより、アクセス用
のデータを生成する演算手段と、 このデータをアドレスとして、前記メモリ手段に対する
ＤＭＡによるデータ転送を行なうとともに、前記アドレ
スカウンタ手段におけるカウント動作を行なう第２制御
手段とを備えたことを特徴とするデータ転送装置。(2) In a data transfer device that directly accesses memory means to transfer data, address counter means is set with an address specified from the outside, and a first data storage device stores base data specified from the outside. means; first control means for accessing the memory means and reading out corresponding data based on the address set in the address counter means; second data storage means for storing the data read thereby; an arithmetic means for generating data for access by performing a desired arithmetic operation using the data stored in the first and second data storage means, respectively; A data transfer device characterized by comprising second control means that performs transfer and also performs a counting operation in the address counter means.