JPH02162762A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To obtain a semiconductor integrated circuit device provided with an output circuit which represses the occurrence of a penetrating current and a CMOS inverter circuit by a method wherein an input signal or an output signal is transmitted to the well region of a MOSFET which forms the output circuit and the CMOS inverter circuit. CONSTITUTION:A phenomenon, in which a comparatively large penetrating current flows when both MOSFETs Q1 and Q2 are turned into an ON-state in a transition region where drive signals GVA and GVB change from a high level to a low level, is repressed by applying a signal Vout of an output terminal as a back gate voltage BGB to the well region where the output MOSFET Q1 is formed. And, the well region is connected to a ground potential through the intermediary of a resistor R. Therefore, the well region of the MOSFET Q1 is biased to a ground potential in a steady condition.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関し、例えばスタテ
ィック型ＲＡＭのようなＣＭＯ５集積回路に利用して有
効な技術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and relates to a technique that is effective for use in a CMO5 integrated circuit such as a static RAM.

〔従来の技術〕[Conventional technology]

スタティック型ＲＡＭ等における出力回路として、プッ
シュプル形態に接続された一対からなるＮチャンネルＭ
Ｏ５ＦＥＴを用いたものがある。N-channel M consisting of a pair connected in a push-pull configuration as an output circuit in static type RAM, etc.
There is one using O5FET.

このように、ウェル領域に同じ導電型のＭＯＳＦＥＴが
形成される出力回路の例としては、例えば特開昭６２−
０６９７２１号公報がある。As an example of an output circuit in which MOSFETs of the same conductivity type are formed in the well region, for example,
There is a publication No. 069721.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記のようなプツシエル形態の出力回路やＣＭＯＳイン
バータ回路では、入力信号のレベルがハイレベルカラロ
ウレベル、又はロウレベルカラハイレベルに切り替わる
遷移領域において中間レベルになり、瞬時的に両ＭＯＳ
ＦＥＴが共にオン状態になる。このように電源電圧側と
接地電位側の両ＭＯＳＦＥＴが共にオン状態になると、
両ＭＯＳＦＥＴを通して比較的大きな電流値になる貫通
電流が流れる。このような貫通電流が発生すると、電源
供給線や回路の接地線が無視できない抵抗成分やインダ
クタンス成分を持つため、電源電圧や回路の接地電位に
ノイズを発生させ、動作マージンを悪化させる原因とな
る。In the pushel type output circuit and CMOS inverter circuit as described above, the level of the input signal becomes an intermediate level in the transition region where it switches between high level, color low level, or low level and color high level, and both MOS
Both FETs are turned on. When both the MOSFETs on the power supply voltage side and the ground potential side are turned on in this way,
A through current having a relatively large current value flows through both MOSFETs. When such a through current occurs, the power supply line and circuit grounding line have non-negligible resistance and inductance components, causing noise in the power supply voltage and circuit grounding potential, causing a deterioration of the operating margin. .

この発明の目的は、貫通電流の発生を抑えた出力回路や
ＣＭＯＳインバータ回路を備えた半導体集積回路装置を
提供することにある。An object of the present invention is to provide a semiconductor integrated circuit device equipped with an output circuit and a CMOS inverter circuit in which generation of through current is suppressed.

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

〔課題を解決するための手段〕[Means to solve the problem]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、出力回路やＣＭＯＳインバータ回路を構成す
るＭＯＳ　Ｆ　ＥＴのウェル領域に対して、キャパシタ
を介して入力信号又は出力信号を伝えるようにする。That is, an input signal or an output signal is transmitted via a capacitor to a well region of a MOS FET that constitutes an output circuit or a CMOS inverter circuit.

〔作　用〕[For production]

上記した手段によれば、ウェル領域に入力信号又は出力
信号の微分信号が伝えられ、その基板効果によるしきい
値電圧の変化によって貫通電流を抑制することができる
。According to the above means, a differential signal of an input signal or an output signal is transmitted to the well region, and a through current can be suppressed by a change in threshold voltage due to the substrate effect.

（実施例１） 第１図には、この発明を出力回路に適用した場合の一実
施例の基本的回路図が示されている。同図の回路は、公
知の半導体集積回路の製造技術によって、単結晶シリコ
ンのような１個の半導体基板上において形成される。(Embodiment 1) FIG. 1 shows a basic circuit diagram of an embodiment in which the present invention is applied to an output circuit. The circuit shown in the figure is formed on a single semiconductor substrate such as single crystal silicon using a known semiconductor integrated circuit manufacturing technique.

この実施例の出力回路は、ＮチャンネルＭＯ５ＦＥＴＱ
ＩとＱ２がプッシュプル形態に接続されて構成される。The output circuit of this example is an N-channel MO5FETQ
I and Q2 are connected in a push-pull configuration.

この実施例の出力ＭＯＳＦＥＴＱ１とＱ２は、ともにＰ
型のウェル領域内に形成される。すなわち、ＭＯＳＦＥ
ＴＱＩとＱ２は、同じＰ型ウェル領域内に形成されるの
ではな（、別個のウェル領域にそれぞれが分離して形成
される。The output MOSFETs Q1 and Q2 of this example are both P
formed within the well region of the mold. That is, MOSFE
TQI and Q2 are not formed in the same P-type well region (they are each formed separately in separate well regions).

それ故、この実施例の半導体集積回路はＮ型のシリコン
基板が用いられ、図示しない他の回路を構成するＰチャ
ンネルＭＯＳＦＥＴは、上記Ｎ型基板上に形成され、Ｎ
チャンネルＭＯＳ　Ｆ　ＥＴは、Ｎ型基板上に形成され
たＰ型ウェル領域内に形成される。Therefore, the semiconductor integrated circuit of this embodiment uses an N-type silicon substrate, and the P-channel MOSFET constituting other circuits (not shown) is formed on the N-type substrate.
A channel MOS FET is formed in a P-type well region formed on an N-type substrate.

駆動回路ＤＲＶは、特に制限されないが、出力すべき内
部信号と制御信号とにより、出力ＭＯ５ＦＥＴＱＩとＱ
２とをそれぞれ駆動する駆動信号ＧＶＡとＧＶＢとを形
成する。Although the drive circuit DRV is not particularly limited, depending on internal signals and control signals to be output, the output MO5FETQI and Q
Driving signals GVA and GVB are formed to respectively drive 2 and 2.

例えば、駆動信号ＧＶＡがハイレベルに、駆動信号ＧＶ
Ｂがロウレベルになると、出力ＭＯＳＦＥＴＱ１がオン
状態に、出力ＭＯＳＦＥＴＱ２がオフ状態にされるため
、出力端子から上記オン状態にされた出力ＭＯＳＦＥＴ
ＱＩを通してハイレベルの出力信号Ｖｏｕｔが送出され
る。また、駆動信号ＧＶＡがロウレベルに、駆動信号Ｇ
ｖＢがハイレベルになると、出力ＭＯＳＦＥＴＱＩがオ
フ状態に、出力ＭＯＳＦＥＴＱ２がオン状態にされるた
め、出力端子から上記オン状態にされた出力ＭＯＳＦＥ
ＴＱ２を通してロウレベルの出力信号Ｖｏｕｔが送出さ
れる。そして、駆動信号ＯＶＡとＧＶＢとが共にロウレ
ベルになると、出力ＭＯＳＦＥＴＱＩとＱ２が共にオフ
状態にされるため、出力端子はハイインピーダンス状態
にされる。For example, if the drive signal GVA is at a high level, the drive signal GV
When B becomes low level, the output MOSFET Q1 is turned on and the output MOSFET Q2 is turned off, so that the output MOSFET turned on is connected to the output terminal.
A high level output signal Vout is sent out through the QI. In addition, the drive signal GVA becomes low level, and the drive signal G
When vB becomes high level, the output MOSFET QI is turned off and the output MOSFET Q2 is turned on, so that the output MOSFET Q2 is turned on from the output terminal.
A low level output signal Vout is sent through TQ2. Then, when both the drive signals OVA and GVB become low level, both the output MOSFETs QI and Q2 are turned off, so that the output terminal is placed in a high impedance state.

このように、この実施例の出力回路は３状態出力機能を
持つ、したがって、上記駆動回路ＤＲＶには出力イネー
ブル信号のような制御信号が与えられ、そのレベルに対
応してデータの出力の有効／無効が指示される０例えば
、出力イネーブル信号がロウレベルにアサートされると
、上記のようなハイレベル／ロウレベルの出力動作が行
われ、出力イネーブル信号がハイレベルにネゲートされ
ると、上記のように出力ハイインピーダンス状態にされ
る。As described above, the output circuit of this embodiment has a three-state output function. Therefore, a control signal such as an output enable signal is given to the drive circuit DRV, and data output is enabled/disabled in accordance with the level of the control signal. Invalidity is indicated 0 For example, when the output enable signal is asserted to low level, the above high level/low level output operation is performed, and when the output enable signal is negated to high level, the above Output is placed in high impedance state.

この実施例では、上記駆動信号ＧＶＡとＧＶＢカロウレ
ベルからハイレベル、又はハイレベル力らロウレベルに
変化する遷移領域で、両ＭＯＳＦＥＴＱ１とＱ２とが共
にオン状態にされることによって比較的大きな貫通電流
が流れてしまうのを抑制するために、上記出力端子の信
号ＶｏｕｔがキャパシタＣを介して出力ＭＯＳＦＥＴＱ
Ｉが形成されるウェル領域に、バックゲート電圧ＶＧＶ
として供給される。なお、上記ウェル領域は抵抗Ｒを介
して接地電位に接続される。それ故、定常状態ではＭＯ
ＳＦＥＴＱＩのウェル領域は接地電位にバイアスされて
いる。In this embodiment, both MOSFETs Q1 and Q2 are turned on in the transition region where the drive signals GVA and GVB change from a low level to a high level or from a high level to a low level, so that a relatively large through current flows. In order to prevent this from happening, the signal Vout at the output terminal is connected to the output MOSFET
A back gate voltage VGV is applied to the well region where I is formed.
Supplied as. Note that the well region is connected to ground potential via a resistor R. Therefore, in steady state, MO
The well region of SFETQI is biased to ground potential.

この構成においては、ハイレベルからロウレベルに変化
する出力信号Ｖｏｕｔを送出させるとき、上記のように
駆動信号ＧＶＡがハイレベルからロウレベルに、駆動信
号ＧＶＢがロウレベルからハイレベルに変化し、これに
応じて上記のように出力信号Ｖｏｕｔがハイレベルから
ロウレベルに変化しようとする。この出力信号Ｖｏｕｔ
のロウレベルへの変化分がキャパシタＣを通してＭＯＳ
　Ｆ　ＥＴＱｌのウェル領域にバックゲート電圧ＢＧＶ
として与えられる。それ故、上記のような切り替わり時
に出力ＭＯＳＦＥＴＱＩのソース電位に対してウェル領
域の電位が低くなってしまい基板効果によりしきい値電
圧が実質的に高くなる。これにより、出力ＭＯＳＦＥＴ
ＱＩのコンダクタンスが小さくなり、出力ＭＯＳＦＥＴ
ＱＩの実質的なオフ状態への切り換えが出力ＭＯＳＦＥ
ＴＱＩのオン状態への切り換えに対して早くなり、両Ｍ
ＯＳＦＥＴＱ１とＱ２が共にオン状態になってしまうこ
うを防ぐことができるから、貫通電流の発生を抑制する
ことができる。In this configuration, when transmitting the output signal Vout that changes from high level to low level, the drive signal GVA changes from high level to low level and the drive signal GVB changes from low level to high level as described above. As described above, the output signal Vout is about to change from high level to low level. This output signal Vout
The change to the low level is passed through the capacitor C to the MOS
Back gate voltage BGV is applied to the well region of FETQl.
given as. Therefore, at the time of switching as described above, the potential of the well region becomes lower than the source potential of the output MOSFET QI, and the threshold voltage becomes substantially higher due to the substrate effect. This allows the output MOSFET
The conductance of QI becomes smaller and the output MOSFET
The switching of QI to the effective off state is the output MOSFE
It is faster to switch the TQI to the on state, and both M
Since it is possible to prevent both OSFETs Q1 and Q2 from being turned on, generation of through current can be suppressed.

また、ロウレベルからハイレベルに変化する出力信号Ｖ
ｏｕｔを送出させるとき、上記のように駆動信号Ｇ　Ｖ
　Ａがロウレベルからハイレベルに、駆動（を号ｃｖｓ
がハイレベルからロウレベルに変化し、これに応じて出
力信号Ｖｏｕｔがロウレベルからハイレベルに変化しよ
うとする。この出力信号Ｖｏｕｔのハイレベルへの変化
分がキャパシタＣを通してＭＯＳＦＥＴＱＩのウェル領
域にバックゲート電圧ＢＧＶとして与えられる。それ故
、上記のような切り替わり時に出力ＭＯ５ＦＥＴＱＩの
ソースに対するウェル領域の電位差が小さくなるため基
板効果によってしきい値電圧が実質的に低（なり、出力
ＭＯＳＦＥＴＱＩのコンダクタンスを大きくするように
作用する。これにより、出力ＭＯＳＦＥＴＱＩから流れ
る電流が大きくなり、ハイレベルの出力信号を速く出力
させるように作用して高速化が可能になる。逆に言えば
、出力信号Ｖｏｕｔの立ち上がりを同じにするときには
、ＭＯＳＦＥＴＱＩのサイズをその分小さ（できる。In addition, the output signal V changing from low level to high level
When transmitting out, the drive signal G V
A is driven from low level to high level (CVS
changes from a high level to a low level, and in response, the output signal Vout attempts to change from a low level to a high level. This change in output signal Vout to a high level is applied to the well region of MOSFET QI through capacitor C as back gate voltage BGV. Therefore, at the time of switching as described above, the potential difference between the well region and the source of the output MOSFET QI becomes smaller, so the threshold voltage becomes substantially lower due to the substrate effect, which acts to increase the conductance of the output MOSFET QI. This increases the current flowing from the output MOSFET QI, which acts to output a high-level output signal quickly, making it possible to increase the speed.Conversely, when making the rise of the output signal Vout the same, the current flowing from the MOSFET QI increases. You can reduce the size accordingly.

これにより、貫通電流を抑えるように作用させることが
できる。Thereby, the through current can be suppressed.

第５図には、上記出力ＭＯＳＦＥＴＱＩとＱ２及びキャ
パシタＣの一実施例のレイアウト図が示されている。FIG. 5 shows a layout diagram of an embodiment of the output MOSFETs QI and Q2 and the capacitor C.

上記ＭＯＳ　Ｆ　ＥＴＱ　１とＱ２とは、同図で二点１
１線で示したウェル領域ＷＥＬＬ内にそれぞれ形成され
る。The above MOS FETQ 1 and Q2 are two points 1 in the same figure.
They are each formed in a well region WELL indicated by a single line.

同図において点線で示したゲート電極を挟んで破線で示
した拡散層を形成することにより、ＭＯ３Ｆ　ＥＴＱ　
ｌとＱ２とがそれぞれ構成される。上記ＭＯＳＦＥＴＱ
ＩとＱ２のゲート電極には、実線で示したアルミニウム
層からなる入力線ＧＶＡとＧＶＢとが接続される。By forming a diffusion layer shown by a broken line across the gate electrode shown by a dotted line in the same figure, MO3F ETQ
l and Q2 are respectively configured. Above MOSFETQ
Input lines GVA and GVB made of aluminum layers shown by solid lines are connected to the gate electrodes of I and Q2.

上記ＭＯＳＦＥＴＱＩとＱ２が形成される半導体基板に
は、同図で一点鎖線で示すようにそれを取り囲むによう
なチャンネルストッパーが形成され、そこに電源電圧Ｖ
ｃｃと接続される。電源電圧側のＭＯＳＦＥＴＱＩのド
レイン側には、上記配線によってＶｃｃが与えられる。On the semiconductor substrate on which the MOSFETs QI and Q2 are formed, a channel stopper is formed to surround it, as shown by the dashed line in the figure, and the power supply voltage V
Connected to cc. Vcc is applied to the drain side of MOSFET QI on the power supply voltage side through the above wiring.

接地電位側のＭＯＳＦＥＴＱ２が形成されるウェル領域
には、同図で一点鎖線で示すようにウェル領域の周辺に
設けられたオーミンクコンタクト領域には接地線ＧＮＤ
が接続される０Ｍ０５ＦＥＴＱ２のソースは、上記配線
によって接地線ＧＮＤに接続される。In the well region where MOSFET Q2 on the ground potential side is formed, there is a ground line GND in the ohmink contact region provided around the well region, as shown by the dashed line in the figure.
The source of the 0M05FETQ2 to which is connected is connected to the ground line GND by the above wiring.

ＭＯＳＦＥＴＱＩのソースとＭＯＳＦＥＴＱ２のドレイ
ンとは、出力端子（Ｖｏｕｔ）に接続される。そして、
この出力端子に接続される配線には、特に制限されない
が、同図に破線で示すような拡散層に接続され、その上
にゲート絶縁膜を介して点線で示すようなゲート電極を
形成してＭＯＳ容量としてのキャパシタＣを形成する。The source of MOSFETQI and the drain of MOSFETQ2 are connected to an output terminal (Vout). and,
The wiring connected to this output terminal is not particularly limited, but it may be connected to a diffusion layer as shown by the broken line in the same figure, and a gate electrode as shown by the dotted line is formed on top of it via a gate insulating film. A capacitor C is formed as a MOS capacitor.

このキャパシタを構成するゲート電極側は、アルミニウ
ム層等からなる配線層を介してＭＯＳＦＥＴＱＩが形成
されるウェル領域ＷＥＬＬの周辺に設けられるオーミッ
クコンタクト領域に接続される。なお、この配線層は、
抵抗Ｒを介して回路の接地電位に接続される。同図にお
いて小さな口で示したのは、コンタクト部である。The gate electrode side constituting this capacitor is connected to an ohmic contact region provided around a well region WELL in which MOSFET QI is formed via a wiring layer made of an aluminum layer or the like. Note that this wiring layer is
It is connected to the ground potential of the circuit via a resistor R. In the figure, the small opening is the contact portion.

上記キャパシタＣを構成するゲート電極材料としては、
ＭＯＳ　Ｆ　ＥＴＱ　１とＱ２とゲート電極材料とと同
様に、例えばタングステンシリサイド膜が利用される。The gate electrode material constituting the capacitor C is as follows:
For example, a tungsten silicide film is used in the same way as the MOS FETs Q1 and Q2 and the gate electrode material.

そして、ゲート電極としては２酸化シリタコン膜が用い
られる。基板のようなＮ型の領域は砒素が不純物として
用いられ、ウェル領域のようなＰ型頭域は硼素が不純物
として用いられる。A silicon dioxide film is used as the gate electrode. N-type regions, such as the substrate, are doped with arsenic, and P-type regions, such as well regions, are doped with boron.

第６図には、上記キャパシタＣの他の一実施例のレイア
ウト図が示されている。同図では、ＭＯＳＦＥＴＱＩと
キャパシタＣのレイアウト図のみが示されている。FIG. 6 shows a layout diagram of another embodiment of the capacitor C. In the figure, only a layout diagram of MOSFET QI and capacitor C is shown.

この実施例では、前記のようなＭＯＳ容量に代えて、眉
間絶縁膜を介した下側の配線層と上側の配線層を用いて
キャパシタＣを構成する０例えば、上側の電極としては
上記アルミニウム層がそのまま延びて一方の電極として
用いられる。このアルミニウム層の下には、眉間絶縁膜
を介してゲート電極と同様なタングステンシリサイド層
を設け、それを上記ウェル領域ＷＥＬＬに接続されるア
ルミニュウム配線（ＢＧＶ）に接続する。なお、ＭＯＳ
ＦＥＴＱＩの構成は、前記第５図と同様であるので説明
を省略する。In this embodiment, instead of the above-mentioned MOS capacitor, the capacitor C is constructed using a lower wiring layer and an upper wiring layer with an inter-glabella insulating film interposed therebetween. extends as is and is used as one electrode. A tungsten silicide layer similar to the gate electrode is provided under this aluminum layer via a glabellar insulating film, and is connected to an aluminum wiring (BGV) connected to the well region WELL. In addition, MOS
The configuration of FETQI is the same as that shown in FIG. 5, so the explanation will be omitted.

（実施例２〕 第２図には、この発明を出力回路に適用した場合の他の
一実施例の基本的回路図が示されている。(Embodiment 2) FIG. 2 shows a basic circuit diagram of another embodiment in which the present invention is applied to an output circuit.

この実施例では、上記第１図と同様な出力回路において
、キャパシタＣが出力ＭＯＳＦＥＴＱＩのゲートとウェ
ル領域間に設けられる。すなわち、上記第１図の回路で
は、駆動信号ＧＢＡと出力信号Ｖｏｕｔとは、出力ＭＯ
Ｓ　Ｆ　ＥＴＱ　１がソースフォロワ動作を行うことか
ら、同相の信号であることに着目し、上記出力信号Ｖｏ
ｕｔに代え駆動信号ＧＶＡを用いるものである。In this embodiment, in an output circuit similar to that shown in FIG. 1 above, a capacitor C is provided between the gate of the output MOSFET QI and the well region. That is, in the circuit shown in FIG. 1 above, the drive signal GBA and the output signal Vout are the output MO
Since SF ETQ 1 performs a source follower operation, focusing on the fact that the signals are in phase, the above output signal Vo
The drive signal GVA is used instead of ut.

この構成でも上記第１図の回路と同様に、ハイレベルか
らロウレベルに変化する出力信号Ｖｏｕｔを送出させる
とき、上記のように駆動信号ＧＶＡがハイレベルからロ
ウレベルに、駆動信号ＧＶＢがロウレベルからハイレベ
ルに変化し、これに応じて上記のように出力信号Ｖｏｕ
ｔがハイレベルからロウレベルに変化しようとする。こ
の実施例では、駆動信号ＧＶＡのロウレベルへの変化分
がキャパシタＣを通してＭＯＳＦＥＴＱＩのウェル領域
にバックゲート電圧ＢＧＶとして与えられる。In this configuration, similarly to the circuit shown in FIG. 1 above, when sending out the output signal Vout that changes from high level to low level, the drive signal GVA changes from high level to low level and the drive signal GVB changes from low level to high level as described above. Accordingly, the output signal Vou changes as described above.
t is about to change from high level to low level. In this embodiment, a change in the drive signal GVA to the low level is applied through the capacitor C to the well region of the MOSFET QI as the back gate voltage BGV.

それ故、上記のような切り替わり時に出力ＭＯＳＦＥＴ
Ｑｌのソース電位に対してウェル領域の電位か低くなっ
てしまい基板効果によりしきい値電圧が実質的に高くな
る。これにより、出力ＭＯＳＦＥＴＱ１のコンダクタン
スが小さくなり、出力ＭＯＳＦＥＴＱＩの実質的なオフ
状態への切り換えが出力ＭＯＳＦＥＴＱＩのオン状態へ
の切り換えに対して早くなり、両ＭＯＳ　Ｆ　ＥＴＱ　
１とＱ２が共にオン状態になってしまうこうを防ぐこと
ができるから、貫通電流の発生を抑制することができる
。Therefore, when switching as above, the output MOSFET
The potential of the well region becomes lower than the source potential of Ql, and the threshold voltage becomes substantially higher due to the substrate effect. As a result, the conductance of the output MOSFETQ1 becomes smaller, and the actual switching of the output MOSFETQI to the OFF state becomes faster than the switching of the output MOSFETQI to the ON state, so that both MOSFETQ1
Since both Q1 and Q2 can be prevented from being turned on, generation of through current can be suppressed.

また、ロウレベルからハイレベルに変化する出力信号Ｖ
ｏｕｔを送出させるとき、上記のように駆動信号ＧＶＡ
がロウレベルからハイレベルに、駆ｅ４Ｂ号ＧＶＢがハ
イレベルからロウレベルに変化し、これに応じて出力信
号Ｖｏｕｔがロウレベルがらハイレベルに変化しようと
する。この駆動信号ＧＶＡのハイレベルへの変化分がキ
ャパシタＣを通してＭＯＳ　Ｆ　ＥＴＱ　１のウェル餌
域にバックゲート電圧ＢＧＶとして与えられる。それ故
、上記のような切り替わり時に出力ＭＯＳＦＥＴＱＩの
ソースに対するウェル領域の電位差が小さくなるため基
板効果によってしきい値電圧が実質的に低くなり、出力
ＭＯ５ＦＥＴＱＩのコンダクタンスを大きくするように
作用する。これにより、出力ＭＯＳＦＥＴＱＩから流れ
る電流が太き（なり、ハイレベルの出力信号を速く出力
させるように作用して高速化が可能になる。逆に言えば
、出力信号Ｖｏｕｔの立ち上がりを同じにするときには
、ＭＯＳＦＥＴＱＩＯサイズをその分小さくできるから
、貫通電流を抑えるようにも作用させることができるも
のとなる。In addition, the output signal V changing from low level to high level
When transmitting out, the drive signal GVA is
changes from a low level to a high level, and the driver e4B signal GVB changes from a high level to a low level, and in response, the output signal Vout attempts to change from a low level to a high level. A change in the drive signal GVA to a high level is applied to the well feeding area of the MOS FETQ 1 through the capacitor C as the back gate voltage BGV. Therefore, at the time of switching as described above, the potential difference between the well region and the source of the output MOSFET QI becomes smaller, so that the threshold voltage is substantially lowered due to the substrate effect, which acts to increase the conductance of the output MOSFET QI. As a result, the current flowing from the output MOSFET QI becomes thicker, which works to output a high-level output signal faster, making it possible to increase the speed.Conversely, when the rise of the output signal Vout is made the same, Since the size of the MOSFET QIO can be reduced accordingly, the through current can also be suppressed.

第７図には、上記出力ＭＯＳ　Ｆ　ＥＴＱ　１とＱ２及
びキャパシタＣの一実施例のレイアウト図が示されてい
る。この実施例では、キャパシタＣが駆動信号ＧＶＡが
伝えられる入力線とＭＯＳ　Ｆ　ＥＴＱｌが形成される
ウェル領域のコンタクト領域との間に設けられる。した
がって、第５図の実施例のキャパシタＣと同様にＭＯＳ
　Ｆ　ＥＴのゲート電極と同時に形成されるタングステ
ンシリサイド等により構成される電極は、出力端子Ｖｏ
ｕｔに代えて入力線（Ｇ■八）に接続されるものである
。FIG. 7 shows a layout diagram of an embodiment of the output MOS FETs Q1 and Q2 and the capacitor C. In this embodiment, a capacitor C is provided between the input line through which the drive signal GVA is transmitted and the contact region of the well region where the MOS FETQl is formed. Therefore, like the capacitor C in the embodiment shown in FIG.
The electrode made of tungsten silicide, etc., which is formed at the same time as the gate electrode of the FET, is connected to the output terminal Vo.
It is connected to the input line (G■8) instead of ut.

この構成に代え、第６図の実施例と同様にキャパシタＣ
として、入力１Ｍ　（ＯＶＡ）と一体的に形成されるア
ルミニウム層と眉間絶縁膜を下層に形成されるゲート電
極と同時に形成される上記のようなタングステンシリサ
イドとを利用して構成するものであってもよい。Instead of this configuration, a capacitor C is used as in the embodiment shown in FIG.
In this case, the aluminum layer is formed integrally with the input 1M (OVA), and the glabella insulating film is formed using the above-mentioned tungsten silicide formed simultaneously with the gate electrode formed in the lower layer. Good too.

〔実施例３〕 第３図には、この発明を入力回路に適用した場合の一実
施例の基本的回路図が示されている。入力回路は、例え
ばスタティック型ＲＡＭ　（ランダム・アクセス・メモ
リ）におけるアドレスバッファ等を構成するものである
。[Embodiment 3] FIG. 3 shows a basic circuit diagram of an embodiment in which the present invention is applied to an input circuit. The input circuit constitutes, for example, an address buffer in a static RAM (random access memory).

ＰチャンネルＭＯＳＦＥＴＱ３とＮチャンネル領域　Ｓ
　Ｆ　ＥＴＱ　４からなるＣＭＯＳインバータ回路に対
して、その入力端子ＡｔとＮチャンネルＭＯＳＦＥＴＱ
４が形成されるウェル領域（チャンネル領域）との間に
キャパシタＣが設けられる。P-channel MOSFET Q3 and N-channel region S
For a CMOS inverter circuit consisting of FETQ4, its input terminal At and N-channel MOSFETQ
A capacitor C is provided between the well region (channel region) in which the capacitor C is formed.

上記ウェル領域と回路の接地電位点との間には放電用の
抵抗Ｒが設けられる。A discharge resistor R is provided between the well region and the ground potential point of the circuit.

この構成でも、ＮチャンネルＭＯＳＦＥＴからなるプッ
シュプル回路が０Ｍ０３回路に代わるだけで基本的動作
は前記第１図の回路と同様に、ロウレベルからハイレベ
ルに変化する出力信号ａｉを送出させるとき、入力信号
Ａｔはハイレベルからロウレベルに変化する。この実施
例では、入力信号Ａｔのロウレベルへの変化分がキャパ
シタＣを通してＭＯＳＦＥＴＱ４のウェル領域にバック
ゲート電圧ＢＧＶとして与えられる。それ故、上記のよ
うな切り替わり時にＭＯＳＦＥＴＱ４のソース電位（接
地電位）に対してウェル領域の電位が低くなってしきい
値電圧を実質的に高くする。In this configuration as well, the push-pull circuit consisting of an N-channel MOSFET replaces the 0M03 circuit, and the basic operation is the same as that of the circuit shown in FIG. At changes from high level to low level. In this embodiment, a change in the input signal At to the low level is applied through the capacitor C to the well region of the MOSFET Q4 as the back gate voltage BGV. Therefore, at the time of switching as described above, the potential of the well region becomes lower than the source potential (ground potential) of MOSFET Q4, thereby substantially increasing the threshold voltage.

これにより、出力ＭＯＳＦＥＴＱ４のコンダクタンスが
小さくなり、出力ＭＯ５ＦＥＴＱ４の実質的なオフ状態
への切り換えが出力ＭＯＳ　Ｆ　ＥＴＱ３のオン状態へ
の切り換えに対して早くなり、両ＭＯＳＦＥＴＱ３とＱ
４が共にオン状態になってしまうこうを防ぐことができ
るから、貫通電流の発生を抑制することができる。As a result, the conductance of the output MOSFETQ4 becomes smaller, and the switching of the output MOSFETQ4 to the effective OFF state becomes faster than the switching of the output MOSFETQ3 to the ON state, and both MOSFETQ3 and Q
Since it is possible to prevent both of the transistors 4 from turning on, the generation of through current can be suppressed.

また、ハイレベルからロウレベルに変化する出力信号ａ
ｉを送出させるとき、上記のように入力信号Ａｉがロウ
レベルからハイレベルに変化する。Also, the output signal a changes from high level to low level.
When transmitting i, the input signal Ai changes from low level to high level as described above.

この入力信号Ａｉのハイレベルへの変化分がキャパシタ
Ｃを通してＭＯＳＦＥＴＱ４のウェル領域にバックゲー
ト電圧ＢＧＶとして与えられる。それ故、上記のような
切り替わり時に出力ＭＯＳＦＥＴＱ４のしきい値電圧が
実質的に低くなり、出力ＭＯＳＦＥＴＱ４のコンダクタ
ンスを大きくするように作用する。これにより、出力Ｍ
ＯＳＦＥＴＱ４から流れる電流が大きくなり、ロウレベ
ルの出力信号を速く出力させるように作用して高速化が
可能になる。逆に言えば、出力信号ａｉの立ち下がりを
同じにするときには、ＭＯＳＦＥＴＱ４のサイズをその
分小さ（できるから、貫通電流を抑えるようにも作用さ
せることができるものとなる。This change in input signal Ai to a high level is applied through capacitor C to the well region of MOSFET Q4 as back gate voltage BGV. Therefore, at the time of switching as described above, the threshold voltage of the output MOSFET Q4 becomes substantially lower, which acts to increase the conductance of the output MOSFET Q4. This gives the output M
The current flowing from OSFETQ4 becomes larger, which acts to output a low-level output signal faster, making it possible to increase the speed. In other words, when the fall of the output signal ai is made the same, the size of the MOSFET Q4 can be reduced accordingly, so that the through current can also be suppressed.

第８図には、上記出力ＭＯＳＦＥＴＱ３とＱ４及びキャ
パシタＣの一実施例のレイアウト図が示されている。こ
の実施例では、キャパシタＣが入力信号Ａｉが伝えられ
る入力線とＭＯＳＦＥＴＱ４が形成されるウェル領域の
コンタクト領域との間に設けられる。このキャパシタＣ
の構造は、第５図の実施例のキャパシタＣと同様な構造
にすることがきる。FIG. 8 shows a layout diagram of an embodiment of the output MOSFETs Q3 and Q4 and the capacitor C. In this embodiment, a capacitor C is provided between the input line through which the input signal Ai is transmitted and the contact region of the well region where the MOSFET Q4 is formed. This capacitor C
The structure of the capacitor C can be similar to that of the capacitor C in the embodiment shown in FIG.

この構成に代え、キャパシタＣは第６図の実施例と同様
にキャパシタＣとして、入力ｍ（Ａｔ）と一体的に形成
されるアルミニウム層と眉間絶縁膜を下層に形成される
ゲート電極と同時に形成される上記のようなタングステ
ンシリサイドとを利用して構成するものであってもよい
。Instead of this structure, the capacitor C is formed as the capacitor C in the same way as in the embodiment shown in FIG. 6, with the aluminum layer formed integrally with the input m(At) and the glabella insulating film formed at the same time as the gate electrode formed below. It may also be configured using tungsten silicide as described above.

〔実施例４〕 第４図には、この発明を入力回路に適用した場合の他の
一実施例の基本的回路図が示されている。[Embodiment 4] FIG. 4 shows a basic circuit diagram of another embodiment in which the present invention is applied to an input circuit.

この実施例では、Ｐチャンネル領域　Ｓ　Ｆ　ＥＴＱ　
３とＮチャンネルＭＯＳＦＥＴＱ４からなＩＣＭＯＳイ
ンバータ回路に対して、その入力端子ＡｉとＰチャンネ
ルＭＯＳＦＥＴＱ３が形成されるウェル領域（チャンネ
ル領域）との間にキャパシタＣが設けられる。それ故、
この実施例のＣＭＯ３集積回路は、前記の実施例と異な
り、基板としてはＰ型基板が用いられ、Ｎ型ウェル領域
にＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔが形成される構成
となる。上記ウェル領域と回路の接地電位点との間には
放電用の抵抗Ｒが設けられる。In this example, the P-channel region S F ETQ
A capacitor C is provided between the input terminal Ai of the ICMOS inverter circuit consisting of the input terminal Ai and the well region (channel region) in which the P-channel MOSFET Q3 is formed. Therefore,
The CMO3 integrated circuit of this embodiment differs from the previous embodiments in that a P-type substrate is used as the substrate, and a P-channel MOS FET is formed in the N-type well region. A discharge resistor R is provided between the well region and the ground potential point of the circuit.

この構成においても、上記第３回の実施例と同様に、ハ
イレベルからロウレベルに変化する出力信号ａｉを送出
させるとき、入力信号ＡＩはロウレベルからハイレベル
に変化する。この実施例では、入力信号Ａｔのハイレベ
ルへの変化分がキャパシタＣを通してＭＯＳＦＥＴＱ３
のウェル領域にバックゲート電圧ＢＧＶとして与えられ
る。それ故、上記のような切り替わり時にＭＯＳ　Ｆ　
ＥＴＱ３のソース電位（電圧Ｖｃｃ）に対してウェル領
域の電位が高くなってしきい値電圧を実質的に高くする
。これにより、出力ＭＯＳＦＥＴＱ３の°コンダクタン
スが小さくなり、出力ＭＯＳＦＥＴＱ３の実質的なオフ
状態への切り換えが出力ＭＯＳＦＥＴＱ４のオン状態へ
の切り換えに対して早くなり、両ＭＯＳＦＥＴＱ３とＱ
４が共にオン状態になってしまうこうを防ぐことができ
るから、貫通電流の発生を抑制することができる。In this configuration as well, the input signal AI changes from low level to high level when the output signal ai changing from high level to low level is sent out, similarly to the third embodiment. In this embodiment, a change in the input signal At to a high level passes through the capacitor C to the MOSFET Q3.
The back gate voltage BGV is applied to the well region of the . Therefore, when switching as shown above, MOS F
The potential of the well region becomes higher than the source potential (voltage Vcc) of ETQ3, thereby substantially increasing the threshold voltage. As a result, the conductance of the output MOSFET Q3 becomes smaller, and the actual switching of the output MOSFET Q3 to the OFF state becomes faster than the switching of the output MOSFET Q4 to the ON state, and both MOSFET Q3 and Q
Since it is possible to prevent both of the transistors 4 from turning on, the generation of through current can be suppressed.

また、ロウレベルからハイレベルに変化する出力信号ａ
ｉを送出させるとき、上記のように入力信号Ａ　Ｉがハ
イレベルからロウレベルに変化する。Also, the output signal a changes from low level to high level.
When transmitting signal i, the input signal AI changes from high level to low level as described above.

この入力信号Ａｔのロウレベルへの変化分がキャパシタ
Ｃを通してＭＯＳＦＥＴＱ３のウェル領域にバックゲー
ト電圧ＢＧＶとして与えられる。それ故、上記のような
切り替わり時に出力ＭＯＳＦＥＴＱ３のしきい値電圧が
実質的に低くなり、出力ＭＯＳＦＥＴＱ３のコンダクタ
ンスを大きくするように作用する。これにより、出力Ｍ
ＯＳＦＥＴＱ３から流れる電流が大きくなり、ハイレベ
ルの出力信号を速く出力させるように作用して高速化が
可能になる。逆に言えば、出力信号ａｔの立ち上がりを
同じにするときには、ＭＯＳ　Ｆ　ＥＴＱ４のサイズを
その分小さくできるから、貫通電流を抑えるようにも作
用させることができるものとなる。This change in input signal At to the low level is applied through capacitor C to the well region of MOSFET Q3 as back gate voltage BGV. Therefore, at the time of switching as described above, the threshold voltage of the output MOSFET Q3 becomes substantially lower, which acts to increase the conductance of the output MOSFET Q3. This gives the output M
The current flowing from OSFETQ3 becomes larger, which acts to quickly output a high-level output signal, making it possible to increase the speed. Conversely, when the rise of the output signal at is made the same, the size of the MOS FETQ4 can be reduced by that amount, so that the through current can be suppressed.

第９図には、上記出力ＭＯＳＦＥＴＱ３とＱ４及びキャ
パシタＣの一実施例のレイアウト図が示されている。こ
の実施例では、キャパシタＣが入力信号Ａｔが伝えられ
る入力線とＭＯＳＦＥＴＱ３が形成されるウェル領域の
コンタクト領域との間に設けられる。このキャパシタＣ
の構造は、第５図の実施例のキャパシタＣと同様な構造
にすることがきる。FIG. 9 shows a layout diagram of an embodiment of the output MOSFETs Q3 and Q4 and the capacitor C. In this embodiment, a capacitor C is provided between the input line through which the input signal At is transmitted and the contact region of the well region where the MOSFET Q3 is formed. This capacitor C
The structure of the capacitor C can be similar to that of the capacitor C in the embodiment shown in FIG.

この構成に代え、キャパシタＣは第６図の実施例と同様
にキャパシタＣとして、入力線（Ａｔ）と一体的に形成
されるアルミエウム層と眉間絶縁膜を下層に形成される
ゲート電極と同時に形成される上記のようなタングステ
ンシリサイドとを利用して構成するものであってもよい
。Instead of this configuration, the capacitor C is formed by forming an aluminum layer integrally with the input line (At) and a glabella insulating film at the same time as the gate electrode formed in the lower layer, as in the embodiment shown in FIG. It may also be configured using tungsten silicide as described above.

第１θ図には、上記のような出力回路や入力回路が用い
られるスタティック型ＲＡＭのメモリアレイ部とその周
辺回路の一実施例の具体的回路図が示されている。同図
におけるＭＯＳＦＥＴ等に付加された回路記号は、前記
第１図ないし第４図のものと一部重複するが、別の回路
機能を持つものであると理解されたい。FIG. 1θ shows a specific circuit diagram of an embodiment of a static RAM memory array section and its peripheral circuits in which the output circuit and input circuit as described above are used. Although some of the circuit symbols added to MOSFETs and the like in the figure overlap with those in FIGS. 1 to 4, it should be understood that they have different circuit functions.

メモリアレイＭＡＲＹは、代表として例示的に示されて
いるマトリックス配置された複数のメモリセルＭＣ，ワ
ード＆ＩＷＯないしＷｎ及び相補データ線ＤＯ，Ｄｏな
いしＤＩ、ＤＩから構成されている。メモリセルＭＣの
それぞれは、互いに同じ構成にされ、その１つの具体的
回路が代表として示されているように、ゲートとドレイ
ンが互いに交差接続され、かつソースが回路の接地点に
結合されたＮチャンネル型の記憶ＭＯＳＦＥＴＱＩ。The memory array MARY is composed of a plurality of memory cells MC, words &IWO to Wn, and complementary data lines DO, Do to DI, and DI arranged in a matrix, which are shown as a representative example. Each of the memory cells MC has the same configuration as the other, with its gate and drain cross-connected to each other, and its source coupled to the ground point of the circuit, as shown in one specific circuit. Channel type memory MOSFETQI.

Ｑ２と、上記ＭＯＳＦＥＴＱＩ、Ｑ２のドレインと電源
端子Ｖｃｃとの間に設けられたポリ（多結晶）シリコン
層からなる高抵抗Ｒ１，Ｒ２とを含んでいる。上記ＭＯ
ＳＦＥ’ＰＱＩ、Ｑ２の共通接続点と相補データ線Ｄｏ
、ＤＯとの間にＮチャンネル型の伝送ゲートＭＯＳＦＥ
ＴＱ３．Ｑ４が設けられている。同じ行に配置されたメ
モリセルの伝送ゲートＭＯＳＦＥＴＱ３．Ｑ４等のゲー
トは、それぞれ例示的に示された対応するワード線ＷＯ
〜Ｗｎ等に共通に接続され、同じ列に配置されたメモリ
セルの入出力端子は、それぞれ例示的に示された対応す
る一対の相補データＦＡ（ビット線又はデイジット線）
ＤＯ，ＤＯ及びＤＩ、ＤＩ等に接続されている。Q2, and high resistances R1 and R2 made of polysilicon layers provided between the drains of the MOSFETs QI and Q2 and the power supply terminal Vcc. The above MO
Common connection point of SFE'PQI, Q2 and complementary data line Do
, an N-channel type transmission gate MOSFE between
TQ3. Q4 is provided. Transmission gate MOSFETQ3 of memory cells arranged in the same row. Gates such as Q4 are respectively connected to corresponding word lines WO exemplarily shown.
The input/output terminals of memory cells that are commonly connected to ~Wn, etc. and arranged in the same column are respectively connected to a pair of complementary data FA (bit line or digit line) shown as an example.
Connected to DO, DO and DI, DI, etc.

メモリセルにおいて、ＭＯＳＦＥＴＱＩ、Ｑ２及び抵抗
Ｒ１，Ｒ２は、一種のフリップフロップ回路を構成して
いるが、情報保持状態における動作点は、普通の意味で
のフリップフロップ回路のそれと随分異なる。すなわち
、上記メモリセルＭＣにおいて、それを低消費電力にさ
せるため、その抵抗Ｒ１は、ＭＯＳＦＥＴＱＩがオフ状
態にされているときのＭＯＳＦＥＴＱ２のゲート電圧を
そのしきい値電圧よりも若干高い電圧に維持させること
ができる程度の著しく高い抵抗値にされる。In the memory cell, MOSFETs QI and Q2 and resistors R1 and R2 constitute a type of flip-flop circuit, but the operating point in the information retention state is quite different from that of a flip-flop circuit in the ordinary sense. That is, in the memory cell MC, in order to reduce power consumption, the resistor R1 maintains the gate voltage of MOSFET Q2 at a voltage slightly higher than its threshold voltage when MOSFET QI is turned off. The resistance value is set to a significantly high value to the extent that it can be used.

同様に抵抗Ｒ２も高抵抗値にされる。言い換えると、上
記抵抗Ｒ１、Ｒ２は、ＭＯＳＦＥＴＱＩ。Similarly, the resistor R2 is also made to have a high resistance value. In other words, the resistors R1 and R2 are MOSFETQI.

Ｑ２のドレインリーク電流を補償できる程度の高抵抗に
される。抵抗Ｒ１、Ｒ２は、ＭＯＳ　Ｆ　ＥＴＱ２のゲ
ート容量（図示しない）に蓄積されている情報電荷が放
電させられてしまうのを防ぐ程度の電流供給能力を持つ
。The resistance is made high enough to compensate for the drain leakage current of Q2. The resistors R1 and R2 have enough current supply capability to prevent information charges stored in the gate capacitance (not shown) of the MOS FETQ2 from being discharged.

この実施例に従うと、ＲＡＭｈ＜０ＭＯ５−Ｉ　Ｃ技術
によって製造されるにもかかわらず、上記のようにメモ
リセルＭＣはＮチャンネルＭＯＳＦＥＴとポリシリコン
抵抗素子とから構成される。According to this embodiment, the memory cell MC is composed of an N-channel MOSFET and a polysilicon resistance element as described above, although it is manufactured by RAMh<0 MO5-IC technology.

スタティック型ＲＡＭのメモリセルとしては、上記ポリ
シリコン抵抗素子に代えてＰチャンネルＭＯＳＦＥＴを
用いることもできる。しかし、ＰチャンネルＭＯＳ　Ｆ
　ＥＴを用いる場合に比べ、その大きさを小さくできる
。すなわち、ポリシリコン抵抗を用いた場合、駆動ＭＯ
ＳＦＥＴＱＩ又はＱ２のゲート電極上に形成できるとと
もに、それ自体のサイズを小型化できる。そして、Ｐチ
ャンネルＭＯＳＦＥＴを用いたときのように、駆動ＭＯ
ＳＦＥＴＱＩ、Ｑ２から比較的大きな距離を持って離さ
なければならないことがないので無駄な空白部分が生じ
ない。As a memory cell of a static RAM, a P-channel MOSFET can be used instead of the polysilicon resistance element. However, P channel MOS F
The size can be made smaller than when using ET. That is, when using a polysilicon resistor, the drive MO
It can be formed on the gate electrode of SFETQI or Q2, and its size can be reduced. Then, like when using a P-channel MOSFET, the driving MOSFET
Since it is not necessary to separate it from SFETQI and Q2 by a relatively large distance, no wasted blank space is generated.

同図において、特に制限されないが、各相補データ線Ｄ
Ｏ，ＤＯ及びＤＩ、Ｄｉと電源電圧Ｖｃｃとの間には、
そのゲートに定常的に回路の接地電位が供給されること
によって抵抗素子として作用するＰチャンネル型の負荷
ＭＯＳＦＥＴＱ５〜Ｑ８が設けられる。これらのＭＯＳ
ＦＥＴＱ５〜Ｑ８は、そのサイズが比較的小さく形成さ
れることによって、小さなコンダクタンスを持つように
される。これらの負荷ＭＯＳＦＥＴＱ５〜Ｑ８には、そ
れぞれ並列形態にＰチャンネル型の負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２が設けられる。これらの負荷ＭＯＳＦＥＴＱ
９〜Ｑ１２は、そのサイズが比較的大きく形成されるこ
とによって、比較的大きなコンダクタンスを持つように
される。上記ＭＯＳＦＥＴＱ９〜Ｑｌ　２がオン状態に
おけるＭＯＳＦＥＴＱ５〜Ｑ８との合成コンダクタンス
とメモリセルＭＣの伝送ゲー）ＭＯＳＦＥＴ及び記憶用
ＭＯＳＦＥＴの合成コンダクタンスとの比は、上記メモ
リセルＭＣの読み出し動作において、相補デ情報に従っ
た所望の電位差を持つような値に選ばれる。上記各負荷
ＭＯ５ＦＥＴＱ９〜Ｑ１２のゲートには、書き込み動作
の時に電源電圧Ｖｃｃのようなハイレベルにされる内部
書き込み信号ＷＥが供給される。これにより、書き込み
動作のとき、上記負荷ＭＯＳ　Ｆ　ＥＴＱ　９〜Ｑ１２
はオフ状態にされる。したがって、書き込み動作におけ
る相補データ線の負荷手段は、上記小さなコンダクタン
スのＭＯＳＦＥＴＱ５〜Ｑ８のみとなる。In the figure, although not particularly limited, each complementary data line D
Between O, DO and DI, Di and power supply voltage Vcc,
P-channel type load MOSFETs Q5 to Q8 are provided which act as resistive elements by having their gates constantly supplied with the circuit ground potential. These MOS
FETs Q5 to Q8 are made relatively small in size so that they have small conductance. These load MOSFETs Q5 to Q8 are each connected with a P-channel type load MOSFETQ in parallel.
9 to Q12 are provided. These load MOSFETQ
9 to Q12 are formed relatively large in size, so that they have relatively large conductance. The ratio of the combined conductance of the MOSFETs Q5 to Q8 when the MOSFETs Q9 to Ql2 are on and the combined conductance of the transmission gate MOSFET and storage MOSFET of the memory cell MC is determined by The value is selected to provide the desired potential difference. The gates of each of the loads MO5FETs Q9 to Q12 are supplied with an internal write signal WE that is set to a high level, such as the power supply voltage Vcc, during a write operation. As a result, during write operation, the load MOS FETQ 9 to Q12
is turned off. Therefore, the load means for the complementary data line in the write operation is only the small conductance MOSFETs Q5 to Q8.

同図において、ワード線ＷＯは、ＸデコーダＸＤＣＲと
駆動回路とによって選択されるが、同図では図面が複雑
化されるのを防ぐために、ノア（ＮＯＲ）ゲート回路Ｇ
１によりＸデコーダＸＤＣＲと駆動回路を兼ねている。In the same figure, the word line WO is selected by the X decoder XDCR and the drive circuit, but in the same figure, a NOR gate circuit
1 serves as an X decoder XDCR and a driving circuit.

このことは、他の代表として示されているワード線Ｗｎ
についても同様である。This means that another representative word line Wn
The same applies to

上記ＸアドレスデコーダＸＤＣＲは、相互において電位
のノアゲート回路Ｇｌ、Ｇ２等により構成される。これ
らのノアゲート回路Ｇｌ、Ｇ２等の入力端子には、複数
ビットからなるＸ系の外部アドレス信号ＡＸを受けるア
ドレスバッファＸＡＤＢによって形成された内部相補ア
ドレス信号所定の組合せをもって印加される。なお、実
際には、Ｘデコーダ回路ＸＤＣＲは、プリデコーダを設
ける等して分割して構成される力（、この実施例でそれ
を１つのノアゲート回路により機能的に示している。The X address decoder XDCR is constituted by NOR gate circuits Gl, G2, etc., which are mutually at potential. A predetermined combination of internal complementary address signals formed by an address buffer XADB receiving an X-system external address signal AX consisting of a plurality of bits is applied to the input terminals of these NOR gate circuits Gl, G2, etc. Note that, in reality, the X decoder circuit XDCR is constructed by dividing it by providing a pre-decoder, etc. (in this embodiment, it is functionally represented by one NOR gate circuit).

上記メモリアレイにおける相補データｖＡＤＯと共通相
補データ線ＣＤとの間には、並列形態にされたＮチャン
ネルＭＯＳＦＥＴＱ１３とＰチャンネルＭＯＳＦＥＴＱ
１４からなるＣＭＯＳスイッチ回路が設けられる。他の
データ線ＤＯ及びＤｌ。Between the complementary data vADO and the common complementary data line CD in the memory array, an N-channel MOSFET Q13 and a P-channel MOSFET Q are connected in parallel.
A CMOS switch circuit consisting of 14 is provided. Other data lines DO and Dl.

Ｄｌ等も上記類似のＣＭＯＳスイッチ回路によって対応
する共通相補データ線ＣＤ、ＣＤに接続される。これら
のＣＭＯ’Ｓスイッチ回路は、カラムスイッチＣＷを構
成する。Dl, etc. are also connected to the corresponding common complementary data lines CD, CD by CMOS switch circuits similar to those described above. These CMO'S switch circuits constitute a column switch CW.

上記カラムスイッチＣＷを構成するＮチャンネル型のＭ
ＯＳＦＥＴＱＩ　２．Ｑｌ　５及びＱｌ７゜Ｑｌ９のゲ
ートには、それぞれＹアドレスデコーダＹＤＣＲによっ
て形成される選択信号ＹＯ，Ｙ１が供給される。上記Ｐ
チャンネル型のＭＯＳＦＥＴＱＩ　４．Ｑｌ　６及びＱ
ｌ８．Ｑ２０のゲートには、上記選択信号ＹＯ，Ｙｌを
受けるＣＭＯＳインバータ回路Ｎｌ、Ｎ２の出力信号が
供給される。N-channel type M that constitutes the above column switch CW
OSFETQI 2. Selection signals YO and Y1 formed by a Y address decoder YDCR are supplied to the gates of Ql5 and Ql7°Ql9, respectively. Above P
Channel type MOSFETQI 4. Ql 6 and Q
l8. The gate of Q20 is supplied with output signals of CMOS inverter circuits Nl and N2 which receive the selection signals YO and Yl.

ＹアドレスデコーダＹＤＣＲは、相互において類似の構
成とされたノアゲート回路Ｇ３．０４等により構成され
る。これらのノアゲート回路Ｇ３゜０４等には、複数ビ
ットからなるＹ系の外部アドレス信号ＡＹを受けるＹア
ドレスバッファＹＡＤＢによって形成された内部相補ア
ドレス信号が所定の組合せをもって印加される。なお、
実際には、Ｙデコーダ回路ＹＤＣＲも上記同様にプリデ
コーダを設ける等して分割して構成されるが、この実施
例でそれを１つのノアゲート回路により機能的に示して
いる。The Y address decoder YDCR is composed of NOR gate circuits G3.04 and the like having similar configurations. Internal complementary address signals formed by a Y address buffer YADB receiving a Y-system external address signal AY consisting of a plurality of bits are applied to these NOR gate circuits G304 and the like in a predetermined combination. In addition,
In reality, the Y decoder circuit YDCR is also constructed by dividing it by providing a pre-decoder in the same way as described above, but in this embodiment, it is functionally shown by one NOR gate circuit.

この実施例において、特に制限されないが、上記共通相
補データ線ＣＤ、ＣＤには、書き込み動作の高速化のた
めに、内部書き込み信号ＷＥがゲートに供給されること
によって、高速なライトリカバリ動作を実現するために
、Ｐチャンネル型の負荷（プルアップ）ＭＯＳＦＥＴＱ
２１及びＱ２２が設けられる。In this embodiment, although not particularly limited, an internal write signal WE is supplied to the gates of the common complementary data lines CD, CD in order to speed up the write operation, thereby realizing a high-speed write recovery operation. To do this, a P-channel type load (pull-up) MOSFETQ
21 and Q22 are provided.

上記共通相補データ［ＣＤ、ＣＤは、読み出し回路ＲＡ
の入力端子と、書込み回路ＷＡの出力端子が接続される
。上記読み出し回路ＲＡは、データ出力端子Ｄｏｕｔに
読み出し信号を送出し、書込み回路ＷＡの入力端子は、
データ入力端子Ｄｉｎから供給される書込みデータ信号
が供給される。The above common complementary data [CD, CD is the readout circuit RA
The input terminal of the write circuit WA is connected to the output terminal of the write circuit WA. The read circuit RA sends a read signal to the data output terminal Dout, and the input terminal of the write circuit WA is
A write data signal is supplied from the data input terminal Din.

読み出し回路ＲＡは、センスアンプを含んでおり高感度
のセンス動作を行う。このセンスアンプは、図示しない
が、前記内部活性化パルスが供給されて一定期間だけ増
幅動作を行う、上記読み出し回路１？Ａは、制御回路Ｔ
Ｃから供給される代表的な制御信号φｒによってその動
作が制御される。The read circuit RA includes a sense amplifier and performs a highly sensitive sensing operation. Although not shown, the sense amplifier is supplied with the internal activation pulse and performs an amplifying operation for a certain period of time. A is the control circuit T
Its operation is controlled by a typical control signal φr supplied from C.

読み出し回路ＲＡは、それが動作状態にされているとき
に共通相補データ線ＣＤ及びＣＤに供給される信号を差
動増幅し、増幅した信号をランチ回路に保持させてデー
タ出力端子ＤｏｕＬから出力する。読み出し回路ＲＡは
、それが非動作状態にされているときに、その出力端子
Ｄｏｕｔを高インピーダンス状態もしくはフローティン
グ状態にする。When the readout circuit RA is activated, the readout circuit RA differentially amplifies the signals supplied to the common complementary data lines CD and CD, causes the launch circuit to hold the amplified signal, and outputs the amplified signal from the data output terminal DouL. . The readout circuit RA puts its output terminal Dout into a high impedance state or a floating state when it is inactive.

書き込み回路ＷＡは、代表的な制御信号φＷによってそ
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている入力データと対応する
相補データ信号を共通相補データ線ＣＤ、ＣＤに出力す
る。書き込み回路ＷＡは、それが非動作状態にされてい
るときにその一対の出力端子を高インピーダンス状態も
しくはフローティング状態にする。The operation of the write circuit WA is controlled by a typical control signal φW, and when it is in the operating state, a complementary data signal corresponding to the input data supplied to the data input terminal Din is sent to the common complementary data line CD, Output to CD. Write circuit WA puts a pair of its output terminals into a high impedance state or a floating state when it is inactive.

タイミング制御回路ＴＣは、外部端子ＷＥ、Ｃ８からの
制御信号を受けて、上記内部制御タイミング信号φｒ、
φＷ及びＷＥ等を形成する。The timing control circuit TC receives control signals from the external terminals WE and C8, and outputs the internal control timing signals φr,
φW, WE, etc. are formed.

上記読み出し回路ＲＡに含まれる出力回路として、前記
第１図や第２図のような出力回路が用いられる。また、
アドレスバッファＸＡＤＢＳＹＡＤＢのような入力回路
として前記第３図や第４図に示したような入力回路が用
いられる。As the output circuit included in the readout circuit RA, an output circuit as shown in FIG. 1 or FIG. 2 is used. Also,
As an input circuit such as the address buffer XADBSYADB, an input circuit as shown in FIGS. 3 and 4 is used.

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）ＮチャンネルＭＯＳ　Ｆ　Ｅ　Ｔ等からなるプッ
シュプル出力回路やＰチャンネルＭＯＳＦＥＴとＮチャ
ンネルＭＯＳＦＥＴとからなるＣ　Ｍ　ＯＳインパーク
回路を構成するＭＯＳＦＥＴのウェル領域に対し“ζ、
キャパシタを介して入力信号又は出力信号を伝えるよう
にすることにより、その基板効果によるしきい値電圧の
変化によって貫通電流を抑制と動作の高速化を図ること
ができるという効果が得られる。The effects obtained from the above examples are as follows. That is, (1) "ζ,
By transmitting an input signal or an output signal through a capacitor, it is possible to suppress through current and increase the speed of operation due to a change in threshold voltage due to the substrate effect.

（２）上記（１）により、接地線や電源線にのるノイズ
を低減されることができるから、回路の動作マージンの
拡大を図ることができるという効果が得られる。(2) According to the above (1), the noise carried on the ground line and the power supply line can be reduced, so that the effect of expanding the operating margin of the circuit can be obtained.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、入力信号又は
出力信号を出力ＭＯＳＦＥＴのウェル領域に伝えるキャ
パシタの構造やレイアウトは前記実施例の他、種々の実
施形態を採ることができるものである。また、ＣＭＯＳ
インバータ回路は、外部端子から供給される入力信号を
受ける入力回路の他、出力回路等のように比較的大きな
電流を流す必要のあるインバータ回路であってもよい。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to the above-mentioned Examples, and it goes without saying that various changes can be made without departing from the gist thereof. Nor. For example, the structure and layout of the capacitor that transmits the input signal or the output signal to the well region of the output MOSFET can take various embodiments in addition to the above embodiments. Also, CMOS
The inverter circuit may be an input circuit that receives an input signal supplied from an external terminal, or may be an inverter circuit that requires a relatively large current to flow, such as an output circuit.

この発明は、スタティック型ＲＡＭの他、前記のような
入力回路や出力回路を備えた半導体集積回路装置に広く
利用のできるものである。The present invention can be widely used not only in static RAMs but also in semiconductor integrated circuit devices equipped with the above-described input circuits and output circuits.

〔発明の効果〕〔Effect of the invention〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、プッシュプル出力回路やＣＭＯＳインバー
タ回路を構成するＭＯＳＦＥＴのウェル領域に対して、
キャパシタを介して入力信号又は出力信号を伝えるよう
にすることにより、その基板効果によるしきい値電圧の
変化によって貫通電流を抑制と動作の高速化を図ること
ができる。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows. In other words, for the well region of the MOSFET that constitutes the push-pull output circuit and the CMOS inverter circuit,
By transmitting an input signal or an output signal through a capacitor, it is possible to suppress a through current and increase the speed of operation due to a change in threshold voltage due to the substrate effect.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、この発明が適用された出力回路の一実施例を
示す回路図、 第２図は、この発明が適用された出力回路の他の一実施
例を示す回路図、 第３図は、この発明が通用された入力回路の一実施例を
示す回路図、 第４図は、この発明が適用された入力回路の他の一実施
例を示す回路図、 第５図は、上記第１図に示した回路の一実施例を示すレ
イアウト図、 第６図は、上記第１図に示した回路の他の一実施例を示
すレイアウト図、 第７図は、上記第２図に示した回路の一実施例を示すレ
イアウト図、 第８図は、上記第３図に示した回路の一実施例を示すレ
イアウト図、 第９図は、上記第４図に示した回路の一実施例を示すレ
イアウト図、 第１０図は、上記出力回路や入力回路が用いられるスタ
ティック型ＲＡＭの一実施例を示す要部回路図である。 ＤＲＶ・・駆動回路、Ｃ・・キャパシタ、ＷＥＬＬ・・
ウェル領域、ＭＡＲＹ・・メモリアレイ、ＭＣ−−メモ
リセル、ＸＡＤＢ、ＹＡＤＢ−・７ドレスバツフア、Ｘ
ＤＣＲ，ＹＤＣＲ・・アドレスデコーダ回路、ＲＡ・・
読み出し回路、ＷＡ・・書き込み回路、ＴＣ・・タイミ
ング制御回路第 図 第 図 第 図 第 図FIG. 1 is a circuit diagram showing one embodiment of an output circuit to which this invention is applied, FIG. 2 is a circuit diagram showing another embodiment of an output circuit to which this invention is applied, and FIG. 3 is a circuit diagram showing another embodiment of an output circuit to which this invention is applied. , a circuit diagram showing one embodiment of an input circuit to which this invention is applied, FIG. 4 is a circuit diagram showing another embodiment of an input circuit to which this invention is applied, and FIG. 6 is a layout diagram showing another embodiment of the circuit shown in FIG. 1, and FIG. 7 is a layout diagram showing another embodiment of the circuit shown in FIG. 8 is a layout diagram showing an example of the circuit shown in FIG. 3 above. FIG. 9 is a layout diagram showing an example of the circuit shown in FIG. 4 above. The layout diagram shown in FIG. 10 is a main part circuit diagram showing an embodiment of a static type RAM in which the above-mentioned output circuit and input circuit are used. DRV...drive circuit, C...capacitor, WELL...
Well region, MARY...Memory array, MC--Memory cell, XADB, YADB--7 address buffer, X
DCR, YDCR...address decoder circuit, RA...
Read circuit, WA...Write circuit, TC...Timing control circuit

Claims (1)

【特許請求の範囲】 １、入力信号又は出力信号がキャパシタを介してウェル
領域に供給されるＭＯＳＦＥＴを含むことを特徴とする
半導体集積回路装置。 ２、上記ＭＯＳＦＥＴは、プッシュプル形態の一対から
なる出力ＭＯＳＦＥＴの一方のＭＯＳＦＥＴであること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ３、上記ＭＯＳＦＥＴは、ＮチャンネルＭＯＳＦＥＴと
ＰチャンネルＭＯＳＦＥＴからなるＣＭＯＳインバータ
回路のうちの一方のＭＯＳＦＥＴであり、入力信号がキ
ャパシタを介してそれが形成されるウェル領域に供給さ
れるものであることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。Claims: 1. A semiconductor integrated circuit device comprising a MOSFET whose input signal or output signal is supplied to a well region via a capacitor. 2. The semiconductor integrated circuit device according to claim 1, wherein the MOSFET is one of a pair of push-pull output MOSFETs. 3. The above MOSFET is one MOSFET of a CMOS inverter circuit consisting of an N-channel MOSFET and a P-channel MOSFET, and the input signal is supplied to the well region where it is formed via a capacitor. A semiconductor integrated circuit device according to claim 1.