JPH02162737A - Mos型半導体集積回路装置の製造方法 - Google Patents
Mos型半導体集積回路装置の製造方法Info
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- JPH02162737A JPH02162737A JP31621588A JP31621588A JPH02162737A JP H02162737 A JPH02162737 A JP H02162737A JP 31621588 A JP31621588 A JP 31621588A JP 31621588 A JP31621588 A JP 31621588A JP H02162737 A JPH02162737 A JP H02162737A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMO8型集積回路装置の製造方法に関し、と(
にドレインに高濃度領域と低濃度領域とを備えたいわゆ
るLDD構造(Lightly Dopedl)rai
n)をもつMOS)ランジスタの製造方法に関する。
にドレインに高濃度領域と低濃度領域とを備えたいわゆ
るLDD構造(Lightly Dopedl)rai
n)をもつMOS)ランジスタの製造方法に関する。
半導体集積回路装置の集積度を向上するためにMOS)
ランジスタを短チヤネル化すると、ホットエレクトロン
の注入現象が顕著になりしきい値電圧の変動を生じる。
ランジスタを短チヤネル化すると、ホットエレクトロン
の注入現象が顕著になりしきい値電圧の変動を生じる。
このためドレイン近傍での電界を緩和することによって
このホットエレクトロンの発生を抑える方法として、ゲ
ート近傍の接合深さを浅(しかも不純物濃度をドレイン
より低くするLDD構造が用いられている。このL D
D構造はドレインを低い不純物濃度と高い不純物濃度
との二重構造にして、ドレインの空乏層をチャネル領域
のみならず、低い不純物張度領域にも広げることによっ
て、ドレイン近傍での電界を弱めるものである。このL
DD構造はたとえば特開昭51−68776号公報にて
提案されている。
このホットエレクトロンの発生を抑える方法として、ゲ
ート近傍の接合深さを浅(しかも不純物濃度をドレイン
より低くするLDD構造が用いられている。このL D
D構造はドレインを低い不純物濃度と高い不純物濃度
との二重構造にして、ドレインの空乏層をチャネル領域
のみならず、低い不純物張度領域にも広げることによっ
て、ドレイン近傍での電界を弱めるものである。このL
DD構造はたとえば特開昭51−68776号公報にて
提案されている。
LDD構造を備えたMOS)ランジスタの製造方法とし
ては、例えば特開昭57−107070号公報に記載の
方法がある。この従来例におけるLDD構造を備えたM
OS)ランジスタの製造方法を第2図を用いて説明する
。
ては、例えば特開昭57−107070号公報に記載の
方法がある。この従来例におけるLDD構造を備えたM
OS)ランジスタの製造方法を第2図を用いて説明する
。
まず第2図[a)に示すように、半導体基板12上にゲ
ート電極46を形成し、このゲート電極46をマスクに
して、半導体基板12の導電型と逆導電型の不純物を半
導体基板12に導入して低濃度領域30を形成する。
ート電極46を形成し、このゲート電極46をマスクに
して、半導体基板12の導電型と逆導電型の不純物を半
導体基板12に導入して低濃度領域30を形成する。
次に第2図(blに示すように、化学気相成長法(以下
CVD法と記す)により絶縁膜42を全面に形成する。
CVD法と記す)により絶縁膜42を全面に形成する。
次に第2図telに示すように、絶縁膜42を異方性イ
オンエツチングすることにより、ゲート電極46の側壁
に絶縁膜42からなる側壁膜44を形成する。その後こ
の側壁膜44とゲート電極46とをマスクにして、半導
体基板12の導電型と逆導電型の不純物を半導体基板1
2に導入して高濃度領域28を形成し、ソース32およ
びドレイン34に高濃度領域2Bと低濃度領域60とを
形成し、LDD構造を備えたMOS)ランジスタを得る
。
オンエツチングすることにより、ゲート電極46の側壁
に絶縁膜42からなる側壁膜44を形成する。その後こ
の側壁膜44とゲート電極46とをマスクにして、半導
体基板12の導電型と逆導電型の不純物を半導体基板1
2に導入して高濃度領域28を形成し、ソース32およ
びドレイン34に高濃度領域2Bと低濃度領域60とを
形成し、LDD構造を備えたMOS)ランジスタを得る
。
従来技術におけるゲート電極は、ゲート材料上に感光性
樹脂を形成し、ホトマスクを用いて露光装置にて露光を
行ない、さらに現像処理を行ないこの感光性樹脂をゲー
ト電極形状にパターニングし、その後このパターニング
した感光性樹脂をマスクにして乾式あるいは湿式エツチ
ングにより、ゲート材料をエツチングして所定形状を有
するゲート電極を形成している。このため感光性樹脂の
解像限界を越える大きさのゲート電極は形成できない。
樹脂を形成し、ホトマスクを用いて露光装置にて露光を
行ない、さらに現像処理を行ないこの感光性樹脂をゲー
ト電極形状にパターニングし、その後このパターニング
した感光性樹脂をマスクにして乾式あるいは湿式エツチ
ングにより、ゲート材料をエツチングして所定形状を有
するゲート電極を形成している。このため感光性樹脂の
解像限界を越える大きさのゲート電極は形成できない。
たとえば露光装置の光源として紫外線を用いた感光性樹
脂のパターニングにおいては、0.8μm−1,Qμm
程度以下の大きさの感光性樹脂は形成できず、したがっ
てこれ以下の大きさのゲート電極は形成できない。
脂のパターニングにおいては、0.8μm−1,Qμm
程度以下の大きさの感光性樹脂は形成できず、したがっ
てこれ以下の大きさのゲート電極は形成できない。
上記課題を解決して感光性樹脂における解像限界を越え
る大きさのゲート電極を備えたLDD構造M OS )
ランジスタの形成方法を提供することが、本発明の目的
である。
る大きさのゲート電極を備えたLDD構造M OS )
ランジスタの形成方法を提供することが、本発明の目的
である。
上記目的を達成するため本発明におけるLDD構造を備
えたMOSトランジスタは、下記記載の方法により製造
する。
えたMOSトランジスタは、下記記載の方法により製造
する。
第1の導電型を有する半導体基板上の全面にマスク膜を
形成しホトエツチングによりこのマスク膜に開口部を形
成する工程と、この開口部内の半導体基板にゲート絶縁
膜を形成しさらに全面にゲート材料と表面がほぼ平坦な
塗布膜とを形成する工程と、このゲート材料が露出する
まで塗布膜をエツチングする工程と、マスク膜が露出す
るまでゲート材料をエツチングすることにより開口部内
にゲート材料を埋込み第1のゲートを形成する工程と、
マスク膜を除去しさらKこの第1のゲートをマスクとし
てイオン注入により第2の導電型を有する不純物を半導
体基板に導入することにより高濃度領域を形成する工程
と、第1のゲート上の塗布膜をマスクとして第1のゲー
トをエツチングして第1のゲートより小さい第2のゲー
トを形成しさらにこの第2のゲートをマスクとして第2
の導電型を有する不純物をイオン注入により半導体基板
に導入することにより低濃度領域を形成する工程と、中
間絶縁膜を形成しこの中間絶縁膜に接続穴を形成しさら
に配線を形成する工程とを有する。
形成しホトエツチングによりこのマスク膜に開口部を形
成する工程と、この開口部内の半導体基板にゲート絶縁
膜を形成しさらに全面にゲート材料と表面がほぼ平坦な
塗布膜とを形成する工程と、このゲート材料が露出する
まで塗布膜をエツチングする工程と、マスク膜が露出す
るまでゲート材料をエツチングすることにより開口部内
にゲート材料を埋込み第1のゲートを形成する工程と、
マスク膜を除去しさらKこの第1のゲートをマスクとし
てイオン注入により第2の導電型を有する不純物を半導
体基板に導入することにより高濃度領域を形成する工程
と、第1のゲート上の塗布膜をマスクとして第1のゲー
トをエツチングして第1のゲートより小さい第2のゲー
トを形成しさらにこの第2のゲートをマスクとして第2
の導電型を有する不純物をイオン注入により半導体基板
に導入することにより低濃度領域を形成する工程と、中
間絶縁膜を形成しこの中間絶縁膜に接続穴を形成しさら
に配線を形成する工程とを有する。
以下図面を用いて本発明の詳細な説明する。
第1図(a)〜(鱒は本発明の実施例におけるLDD構
造を備えたMOSトランジスタの製造方法を工程順に示
す断面図である。以下NチャネルMO3トランジスタを
製造する例で説明する。
造を備えたMOSトランジスタの製造方法を工程順に示
す断面図である。以下NチャネルMO3トランジスタを
製造する例で説明する。
まず第1図(a)に示すように、不純物濃度が2X 1
0” atoms / (−17t 程度の低不純物
濃度を有するP型の半導体基板12上の全面に、モノシ
ランと酸素とを反応ガスとしたCVD法により、酸化シ
リコン膜からなる厚さ400nmのマスク膜14を形成
する。その後このマスク膜14上の全面に感光性樹脂を
塗布し、ホトマスクを用いて露光し、現像を行なうこと
により)くターニングされた感光性樹脂(図示せず)を
形成する。その後このバターニングされた感光性樹脂を
エツチングマスクにしてマスク膜14をエツチングして
、開口部16を形成する。その後硫酸と過酸化水素との
混合溶液中で、エツチングマスクとして用いた感光性樹
脂を除去する。
0” atoms / (−17t 程度の低不純物
濃度を有するP型の半導体基板12上の全面に、モノシ
ランと酸素とを反応ガスとしたCVD法により、酸化シ
リコン膜からなる厚さ400nmのマスク膜14を形成
する。その後このマスク膜14上の全面に感光性樹脂を
塗布し、ホトマスクを用いて露光し、現像を行なうこと
により)くターニングされた感光性樹脂(図示せず)を
形成する。その後このバターニングされた感光性樹脂を
エツチングマスクにしてマスク膜14をエツチングして
、開口部16を形成する。その後硫酸と過酸化水素との
混合溶液中で、エツチングマスクとして用いた感光性樹
脂を除去する。
次に第1図(b)に示すように、酸化処理を行なうこと
により開口部16内の半導体基板12表面に酸化シリコ
ン膜からなる膜厚2Qnmのゲート絶縁膜18を形成す
る。その後モノシランを反応ガスとしたCVD法により
、膜厚400nmの多結晶シリコン膜からなるゲート材
料20を形成する。
により開口部16内の半導体基板12表面に酸化シリコ
ン膜からなる膜厚2Qnmのゲート絶縁膜18を形成す
る。その後モノシランを反応ガスとしたCVD法により
、膜厚400nmの多結晶シリコン膜からなるゲート材
料20を形成する。
この多結晶シリコン膜からなるゲート材料20をCVD
法により形成する際、不純物ガスを導入して多結晶シリ
コン膜中に不純物を導入する。その後このゲート材料2
0上にポリメチルメタアクリレートを塗布することによ
り、表面がほぼ平坦なポリメチルメタアクリレートから
なる塗布膜22を形成する。
法により形成する際、不純物ガスを導入して多結晶シリ
コン膜中に不純物を導入する。その後このゲート材料2
0上にポリメチルメタアクリレートを塗布することによ
り、表面がほぼ平坦なポリメチルメタアクリレートから
なる塗布膜22を形成する。
次に第1図(C)に示すように、酸素を反応ガスとした
異方性イオンエツチングにより、ゲート材料20の一部
が露出するまで塗布膜22をエツチングする。
異方性イオンエツチングにより、ゲート材料20の一部
が露出するまで塗布膜22をエツチングする。
次に第1図1d)に示すように、六フッ化イオウを反応
ガスとした異方性イオンエツチングにより、マスク膜1
4が露出するまでゲート材料20をエツチングする。こ
のエツチングによりマスク膜14の開口部16内に、ゲ
ート材料20からなる第1のゲート24を埋込むように
形成する。この第1のゲート24上には、第1のゲート
24より小さなパターン寸法を有する塗布膜22がエッ
チソゲされずに残る。
ガスとした異方性イオンエツチングにより、マスク膜1
4が露出するまでゲート材料20をエツチングする。こ
のエツチングによりマスク膜14の開口部16内に、ゲ
ート材料20からなる第1のゲート24を埋込むように
形成する。この第1のゲート24上には、第1のゲート
24より小さなパターン寸法を有する塗布膜22がエッ
チソゲされずに残る。
次に第1図(e)に示すよりに、第1のゲート24をマ
スクにして、砒素を加速エネルギー50keV。
スクにして、砒素を加速エネルギー50keV。
イオン注入量5X 10 +ons / 7の条件に
てイオン注入を行ない、半導体基板12の導電型と逆導
電型を有する高濃度領域28を形成する。
てイオン注入を行ない、半導体基板12の導電型と逆導
電型を有する高濃度領域28を形成する。
次に第1図げ)に示すように、第1のゲート24上に残
存する塗布膜22をエツチングマスクにして、六フッ化
イオウを反応ガスとした異方性イオンエツチングにより
第1のゲート24をエツチングして、第1のゲート24
より小さなパターン寸法を有する第2のゲート26を形
成する。その後この第2のゲート26をマスクとして燐
を加速エネルギー50ke■、イオン注入量lXl0
tons/ cniの条件にてイオン注入を行ない、
半導体基板12の導電型と逆導電型を有する低ai領域
60を形成して、ソース62およびドレイン64に高濃
度領域28と低濃度領域60とを形成する。
存する塗布膜22をエツチングマスクにして、六フッ化
イオウを反応ガスとした異方性イオンエツチングにより
第1のゲート24をエツチングして、第1のゲート24
より小さなパターン寸法を有する第2のゲート26を形
成する。その後この第2のゲート26をマスクとして燐
を加速エネルギー50ke■、イオン注入量lXl0
tons/ cniの条件にてイオン注入を行ない、
半導体基板12の導電型と逆導電型を有する低ai領域
60を形成して、ソース62およびドレイン64に高濃
度領域28と低濃度領域60とを形成する。
次に第1図(g)に示すように、第2のゲート26上の
塗布膜22を除去後、CVD法により燐を添加した酸化
シリコン膜からなる中間絶縁膜36を形成する。その後
温度tooo℃の窒素雰囲気中で、時間30分間の熱処
理を行な5゜その後ホトエツチングにより中間絶縁膜6
6に接続穴68を形成した後、スパッタリング法により
アルミニウムシリコン合金からなる配線材料を全面に形
成し、ホトエツチングにより配線40を形成して。
塗布膜22を除去後、CVD法により燐を添加した酸化
シリコン膜からなる中間絶縁膜36を形成する。その後
温度tooo℃の窒素雰囲気中で、時間30分間の熱処
理を行な5゜その後ホトエツチングにより中間絶縁膜6
6に接続穴68を形成した後、スパッタリング法により
アルミニウムシリコン合金からなる配線材料を全面に形
成し、ホトエツチングにより配線40を形成して。
LDD構造を備えたMOS)ランジスタを得る。
本発明においては、マスク膜14の開口部16内にゲー
ト材料20を埋込むように形成し第1のゲート24とし
、この第1のゲート24をマスクに高濃度領域28を形
成し、さらにこの第1のゲート24上のゲート材料20
の膜厚分だけ片側で縮小されたパターン寸法を持つ塗布
膜22をマスクとして第1のゲート24をエツチングし
て第2のゲート26を形成し、この第2のゲート26を
マスクに低濃度領域60を形成している。したがってマ
スク膜14の開口部160大きさより、片側でゲート材
料20の膜厚分だけ縮小された第2のゲート26を有す
るLDD構造を備えたMO3トランジスタが得られる。
ト材料20を埋込むように形成し第1のゲート24とし
、この第1のゲート24をマスクに高濃度領域28を形
成し、さらにこの第1のゲート24上のゲート材料20
の膜厚分だけ片側で縮小されたパターン寸法を持つ塗布
膜22をマスクとして第1のゲート24をエツチングし
て第2のゲート26を形成し、この第2のゲート26を
マスクに低濃度領域60を形成している。したがってマ
スク膜14の開口部160大きさより、片側でゲート材
料20の膜厚分だけ縮小された第2のゲート26を有す
るLDD構造を備えたMO3トランジスタが得られる。
なお以上の実施例においては、マスク膜14として酸化
シリコン膜を用いたが、ゲート材料20と異なる材料を
用いればマスク膜14として使用可能である。また塗布
膜22としてはポリメヂルメタアクリレート以外にも、
その他の有機高分子、感光性樹脂、スピンオングラスな
ど表面がほぼ平坦な形状で形成できる材料であれば塗布
膜22として適用できる。
シリコン膜を用いたが、ゲート材料20と異なる材料を
用いればマスク膜14として使用可能である。また塗布
膜22としてはポリメヂルメタアクリレート以外にも、
その他の有機高分子、感光性樹脂、スピンオングラスな
ど表面がほぼ平坦な形状で形成できる材料であれば塗布
膜22として適用できる。
以上の説明で明らかなように、本発明のLDD構造を有
するMO3型半導体集積回路装置の製造方法においては
、開口部内に形成するゲート材料の膜厚分だけ片側で縮
小されたゲートが得られ。
するMO3型半導体集積回路装置の製造方法においては
、開口部内に形成するゲート材料の膜厚分だけ片側で縮
小されたゲートが得られ。
感光性樹脂の解像限界を越えた大きさのゲートを備えた
MOSトランジスタを形成することができ、さらにマス
ク膜の開口部内に形成した第1のゲートと、この第1の
ゲートより縮小したパターン寸法を有する第2のゲート
とを用いて高濃度領域と低濃度領域とを形成することに
よって、LDD構造を備えるMOS)ランジスタが得ら
れる。
MOSトランジスタを形成することができ、さらにマス
ク膜の開口部内に形成した第1のゲートと、この第1の
ゲートより縮小したパターン寸法を有する第2のゲート
とを用いて高濃度領域と低濃度領域とを形成することに
よって、LDD構造を備えるMOS)ランジスタが得ら
れる。
第1図[a)〜[g)は本発明の実施例におけるMOS
型半導体集積回路装置の製造方法を工程順に示す断面図
、第2図[a)〜(C)は従来例におけるMOS型半導
体集積回路装置の製造方法を工程順に示す断面図である
。 14・・・・・・マスク膜、 16・・・・・・開口部、 20・・・・・・ゲート材料。 22・・・・・・塗布膜、 24・・・・・・第1のゲート、 26・・・・・・第2のゲート、 28・・・・・・高濃度領域。 30・・・・・・低濃度領域。
型半導体集積回路装置の製造方法を工程順に示す断面図
、第2図[a)〜(C)は従来例におけるMOS型半導
体集積回路装置の製造方法を工程順に示す断面図である
。 14・・・・・・マスク膜、 16・・・・・・開口部、 20・・・・・・ゲート材料。 22・・・・・・塗布膜、 24・・・・・・第1のゲート、 26・・・・・・第2のゲート、 28・・・・・・高濃度領域。 30・・・・・・低濃度領域。
Claims (1)
- 第1の導電型を有する半導体基板上の全面にマスク膜を
形成しホトエッチングにより該マスク膜に開口部を形成
する工程と、該開口部内の該半導体基板にゲート絶縁膜
を形成しさらに全面にゲート材料と表面がほぼ平坦な塗
布膜とを形成する工程と、該ゲート材料が露出するまで
該塗布膜をエッチングする工程と、前記マスク膜が露出
するまで前記ゲート材料をエッチングすることにより前
記開口部内に前記ゲート材料を埋込み第1のゲートを形
成する工程と、前記マスク膜を除去しさらに該第1のゲ
ートをマスクとしてイオン注入により第2の導電型を有
する不純物を前記半導体基板に導入することにより高濃
度領域を形成する工程と、前記第1のゲート上の前記塗
布膜をマスクとして前記第1のゲートをエッチングし前
記第1のゲートより小さい第2のゲートを形成しさらに
該第2のゲートをマスクとして第2の導電型を有する不
純物を前記半導体基板に導入することにより低濃度領域
を形成する工程と、中間絶縁膜を形成し該中間絶縁膜に
接続穴を形成しさらに配線を形成する工程とを有するこ
とを特徴とするMOS型半導体集積回路装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31621588A JPH02162737A (ja) | 1988-12-16 | 1988-12-16 | Mos型半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31621588A JPH02162737A (ja) | 1988-12-16 | 1988-12-16 | Mos型半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02162737A true JPH02162737A (ja) | 1990-06-22 |
Family
ID=18074584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31621588A Pending JPH02162737A (ja) | 1988-12-16 | 1988-12-16 | Mos型半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02162737A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
-
1988
- 1988-12-16 JP JP31621588A patent/JPH02162737A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5604138A (en) * | 1993-12-16 | 1997-02-18 | Goldstar Electron Co., Ltd. | Process for making a semiconductor MOS transistor |
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