JPH02162438A - Memory circuit - Google Patents

Abstract

PURPOSE:To increase the data processing speed by carrying out simultaneously the different operations to the same addresses of plural memory planes. CONSTITUTION:A memory circuit contains three memory planes MP1-MP3, a latch circuit 11, three selector circuits 13a-13c, and a control circuit 15. The circuits 13a-13c are set opposite to the planes MP1-MP3 respectively and receive the write data from a data bus 7 and the circuit 11 to select one of these two types of data. When the write data is selected, the planes MP2 and MP3 perform the reading and writing operations respectively. At the same time, the plane MP1 perform a writing action in response to the reading operation of the MP2. The commands of these operations are given to the circuit 15 from a CPU, etc. Thus it is possible to give accesses simultaneously to plural different memory planes and to increase the data processing speed.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、それぞれ独立してアクセスされる複数のメ
モリプレーンを漸えたメモリ回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a memory circuit including a plurality of memory planes that are accessed independently.

（従来の技術） メモリ回路にあっては、記憶領域が複数のブロック（以
下「メモリプレーン」と呼ぶ）に分割されて、それぞれ
のメモリプレーンに一連の情報を格納するようにしたも
のがある。(Prior Art) Some memory circuits have a storage area divided into a plurality of blocks (hereinafter referred to as "memory planes"), and a series of information is stored in each memory plane.

このようなメモリ回路としては、例えば第２図に示すよ
うに構成されたものがある。第２図に示すメモリ回路で
は、記憶領域１が３つのメモリプレーンＭＰＩ、ＭＰ２
．ＭＰ３に分割されている。An example of such a memory circuit is one constructed as shown in FIG. In the memory circuit shown in FIG. 2, storage area 1 has three memory planes MPI and MP2.
．． Divided into MP3.

これらのメモリプレーンは、制御回路３の制御にしたが
ってアドレスバス５から与えられるアドレスで指定され
る番地とデータバス７との間でデータの入出力動作が行
なわれる。すなわち、メモリプレーンは、制御回路３か
ら与えられるイネーブル信号によりアクセス可能状態と
なり、リード（読出し）信号／ライト（書込み）信号に
より動作モードが指定される。In these memory planes, data input/output operations are performed between the data bus 7 and the address specified by the address given from the address bus 5 under the control of the control circuit 3. That is, the memory plane becomes accessible by an enable signal given from the control circuit 3, and an operation mode is designated by a read signal/write signal.

このように、３つのメモリプレーンからなる記憶領域１
のアクセスは、アドレスバス５がら与えられるアドレス
で指定された番地に対して、制御回路３によって指定さ
れた動作モードで行なわれで　い　ｌこ　。In this way, storage area 1 consisting of three memory planes
The access to the address specified by the address given from the address bus 5 is performed in the operation mode specified by the control circuit 3.

（発明が解決しようとする課題） したがって、上記したようなメモリ回路では、例えばメ
モリプレーン１に対する読出し動作とメモリプレーン２
に対する書込み動作を同一のタイミングで実行すること
はできなかった。すなわち、複数のブレーンを同時にア
クセスすることはできなかった。(Problem to be Solved by the Invention) Therefore, in the above-mentioned memory circuit, for example, the read operation for the memory plane 1 and the read operation for the memory plane 2 are difficult.
It was not possible to execute write operations for both at the same timing. That is, it was not possible to access multiple branes at the same time.

したがって、このようなメモリ回路を例えばレーザビー
ムプリンタ等のページメモリとして用いた場合には、プ
リント出力されたメモリプレーンの内容は消去しなけれ
ばならない。このため、消去のための書込み動作が必要
となる。この履込み０３作が行なわれている間は、他の
メモリプレーンであってもアクセスすることはできない
。このため、次に実行サベさ動作が占込み動作が終了覆
るまで待たされ、プリント出力に時間がかかつていた。Therefore, when such a memory circuit is used as a page memory of a laser beam printer or the like, the contents of the printed memory plane must be erased. Therefore, a write operation for erasing is required. While this loading 03 operation is being performed, even other memory planes cannot be accessed. For this reason, the next execution of the save operation is made to wait until the preemption operation is completed, which takes time to print out.

このように、上記したメモリ回路にあっては、単一の動
作モードでしかアクセスできないため、データを高速に
処理することが困難であった。In this way, the above-described memory circuit can only be accessed in a single operation mode, making it difficult to process data at high speed.

そこで、この発明は、を記に鑑みてなされたしのであり
、その目的とするところは、異なる複数のメモリプレー
ンに対して同時アクセスすることを可能どし、データ処
理の高速化に寄与することができるメモリ回路を提供づ
ることにある。Therefore, this invention was made in view of the above, and its purpose is to enable simultaneous access to multiple different memory planes and contribute to speeding up data processing. The objective is to provide a memory circuit that can

［発明の構成］ （課題を解決り゛るための手段） 上記目的を達成するために、この発明は、同のアドレス
上に割り付けられて共通、のアドレスでアクセスデータ
が指定される複数のメモリプレーンと、第１の書込みデ
ータを入力して保持する保持手段と、前記保持手段に保
持された第１の書込みデータあるいはデータバスから与
えられる第２のｔＭ込みデータを選択して対応する前記
メモリプレーンに与える選択手段と、前記それぞれのメ
モリプレーンに対して独立にアクセス動作を制御し、前
記選択手段の選択動作を制御する制御手段とから構成さ
れる。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the present invention provides a plurality of memories that are allocated on the same address and have access data specified by a common address. a plane, a holding means for inputting and holding the first write data, and the memory for selecting and corresponding the first write data held in the holding means or the second tM write data given from the data bus. It is comprised of a selection means for applying to a plane, and a control means that independently controls an access operation to each of the memory planes and controls a selection operation of the selection means.

（作用） 上記構成において、第１の書込みデータと第２の書込み
データを、同時に異なるメモリプレーンに書込むことを
可能としている。(Operation) In the above configuration, it is possible to write the first write data and the second write data to different memory planes at the same time.

（実施例） 以下、図面を用いてこの発明の詳細な説明する。(Example) Hereinafter, the present invention will be explained in detail using the drawings.

第１図はこの発明の一実論例に係るメモリ回路の構成を
示すブロック図である。この実施例のメモリ回路は、３
つのメ〔リブレーンＭＰ１．ＭＰ２、ＭＰ３をそれぞれ
独立してアクセスできるようにしたものである。FIG. 1 is a block diagram showing the configuration of a memory circuit according to one practical example of the present invention. The memory circuit of this example has 3
Tsume [Librane MP1. This allows MP2 and MP3 to be accessed independently.

第１図において、メモリ回路は３つのメモリプレーンＭ
Ｐ１〜ＭＰ３と、ラッチ回路１１．３つのセレクタ回路
１．３　ａ〜１３Ｃ１及び制御回路１５を備えて構成さ
れている。In Figure 1, the memory circuit consists of three memory planes M
P1 to MP3, a latch circuit 11, three selector circuits 1.3a to 13C1, and a control circuit 15.

ラッチ回路１１は、データバス７を伝送されるデータを
取り込んで保持するものである。保持されたデータは、
それぞれのセレクタ回路１３ａ〜１３ｃに与えられる。The latch circuit 11 captures and holds data transmitted through the data bus 7. The data retained is
It is applied to each of the selector circuits 13a to 13c.

セレクタ回路１３ａ〜１３ｃは、それぞれのメモリプレ
ーンＭＰ１〜ＭＰ３に対応して設けられており、データ
バス７から与えられる占込みデータと、ラッチ回路１１
から与えられる書込みデータを受けて、どちらか一方の
書込みデータを選択するものである。セレクタ回路１３
ａ〜・１３ｃは、それぞれ独立して選択動作を行なう。The selector circuits 13a to 13c are provided corresponding to the respective memory planes MP1 to MP3, and are configured to receive input data from the data bus 7 and the latch circuit 11.
It receives write data given from the controller and selects one of the write data. Selector circuit 13
13c perform selection operations independently.

セレクタ回路１３ａ〜１３ｃによってそれぞれ選択され
た書込みデータは、対応するメモリプレーンＭＰ１〜Ｍ
Ｐ３に与えられる。The write data selected by the selector circuits 13a to 13c are written to the corresponding memory planes MP1 to M.
Given to P3.

メモリプレーンＭＰ１〜ＭＰ３は、それぞれ独立してデ
ータを格納保持し、その記憶領域が同一のアドレス上に
割り付けられている。すなわち、メモリプレーンＭＰＩ
〜ＭＰ３は、同一のアドレスにより共通にアクセスされ
る。The memory planes MP1 to MP3 independently store and hold data, and their storage areas are allocated on the same address. That is, memory plane MPI
~MP3 are accessed in common by the same address.

メモリプレーンＭＰＩ〜ＭＰ３は、書込み動作が指令さ
れた場合には、対応するセレクタ回路１３８〜１３ｃに
より選択されたデータが書込まれる。一方、読出し動作
が指令された場合には、書込まれたデータがそれぞれの
メモリプレーンＭＰ１〜ＭＰ３に共通した出力データバ
スに出力されて読出される。それぞれのメモリプレーン
ＭＰＩ〜ＭＰ３の占込みデータ及び読出しデータは、ア
ドレスバス５から与えられる共通のアドレスにより指定
される。When a write operation is instructed, data selected by the corresponding selector circuits 138 to 13c is written to the memory planes MPI to MP3. On the other hand, when a read operation is commanded, the written data is output to the output data bus common to each of the memory planes MP1 to MP3 and read out. The interrupt data and read data of each memory plane MPI to MP3 are specified by a common address given from the address bus 5.

制御回路１５は、上述したラッチ回路１１とセレクタ回
路１３８〜１３０及びメモリプレーンＭＰ１〜ＭＰ３を
、ＣＰＵ等の外部の回路の指令にもとづいて制御するも
のである。制御回路１５は、ラップ回路１１のラッチ動
作を制御する。また、制御回路１５は、それぞれのセレ
クタ回路１３８〜１３ｃ毎に選択するデータを指令する
。さらに、制御回路１５は、それぞれのメモリプレーン
ＭＰ１〜ＭＰ３に対して独立に、動作モードを指定する
とともに、動作許可の指令を与える。The control circuit 15 controls the above-described latch circuit 11, selector circuits 138-130, and memory planes MP1-MP3 based on instructions from an external circuit such as a CPU. The control circuit 15 controls the latch operation of the wrap circuit 11. Further, the control circuit 15 instructs each of the selector circuits 138 to 13c to select data. Furthermore, the control circuit 15 independently specifies an operation mode for each of the memory planes MP1 to MP3, and gives an operation permission command.

以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を説明する。As explained above, one embodiment of the present invention is constructed, and the operation of this embodiment will be explained next.

ここで、作用の一実施例として、メモリプレーンＭ　ｌ
）　１及びメ［リブレーンＭＰ２にすでにデータが格納
されてあり、メモリプレーンＭ　Ｐ　２のデータを読出
すと同時にメモリプレーンＭＰ１のデータを消去し、こ
の間にメモリプレーンＭＰ３へデータを１込む場合につ
いて説明する。Here, as an example of the operation, the memory plane M l
) 1 and memory plane MP2, the data in memory plane MP1 is erased at the same time as the data in memory plane MP2 is read out, and data is written into memory plane MP3 during this time. do.

まず、メモリプレーンＭ　Ｐ　１のデータを消去するた
めの消去用のデータ（すべて１１０１＋のデータ）が、
制御回路１５のラッチ指令により、データバス７からラ
ッチ回路１１にラッチされる。First, the erasing data (all 1101+ data) for erasing the data of memory plane M P 1 is
In response to a latch command from the control circuit 15, the data is latched from the data bus 7 to the latch circuit 11.

消去用のデータがラッチ回路１１にラッチされると、ラ
ッチ回路１１から与えられるデータを選択する旨が制御
回路１５からセレクタ回路１３Ｃに指令され、データバ
ス７から与えられる書込み用のデータを選択する旨が制
御回路１５からセレクタ回路１３ａに指令される。これ
により、ラッチ回路１１によってラッチされた消ノ（川
のデータがセレクタ回路１３ｃにより選択され、データ
バス７から与えられる書込み用のデータがセレクタ回路
１３ａにより選択される。When the erase data is latched in the latch circuit 11, the control circuit 15 instructs the selector circuit 13C to select the data given from the latch circuit 11, and selects the write data given from the data bus 7. The control circuit 15 issues a command to the selector circuit 13a. As a result, the eraser data latched by the latch circuit 11 is selected by the selector circuit 13c, and the write data applied from the data bus 7 is selected by the selector circuit 13a.

占込みデータが選択されると、メモリプレーンＭＰ２は
読出し動作、メモリプレーンＭＰ３は書込み動作、メモ
リプレーンＭＰ１はメモリプレーンＭＰ２の読出し動作
とともに書込み動作をそれぞれ行なう旨がＣＰＵ等から
制御回路１５に指令される。When the occupied data is selected, the CPU or the like instructs the control circuit 15 to perform a read operation on the memory plane MP2, a write operation on the memory plane MP3, and a write operation on the memory plane MP1 along with the read operation of the memory plane MP2. Ru.

この指令の後、アドレスがアドレスバス５に与えられる
と、動作許可がメモリプレーンＭＰ１及びメモリプレー
ンＭＰ２に制御回路１５から指令される。さらに、書込
み動作がメモリプレーンＭＰ１に指令され、読出し動作
がメモリプレーンＭＰ２に指令される。After this command, when an address is given to the address bus 5, operation permission is commanded from the control circuit 15 to the memory plane MP1 and the memory plane MP2. Furthermore, a write operation is commanded to memory plane MP1, and a read operation is commanded to memory plane MP2.

これにより、セレクタ回路１３ｃによって選択された消
去用のデータが、アドレスバス５から与えられるアドレ
スに順次書込まれる。これと同時に、メモリプレーンＭ
Ｐ２におけるメモリプレーンＭＰ１に与えられるアドレ
スから順次データが出力データバス１７に出力されて読
出される。このような動作は、アドレスバス５からメモ
リプレーンＭＰ１．ＭＰ２に与えられるアドレスが＋１
づつインクリメントされて実行される。一方、この動作
の途中で、動作許可及び占込み動作が、制御回路１５か
らメモリプレーンＭＰ３に指令されると、アドレスバス
７から順次与えられるアドレスに、セレクタ回路１３ａ
によって選択されてデータバス７から与えられる占込み
用のデータが順次書込まれる。As a result, the erase data selected by the selector circuit 13c is sequentially written to the addresses given from the address bus 5. At the same time, memory plane M
Data is sequentially output to the output data bus 17 and read from the address given to the memory plane MP1 in P2. Such an operation is performed from the address bus 5 to the memory plane MP1. The address given to MP2 is +1
It is incremented and executed. On the other hand, during this operation, when the control circuit 15 instructs the memory plane MP3 to enable and occupy the operation, the selector circuit 13a selects the addresses sequentially given from the address bus 7.
The write-in data selected by and given from the data bus 7 is sequentially written.

したがって、メモリプレーンＭＰ２に格納されたデータ
を読出しながら、メモリプレーンＭＰＩに格納されたデ
ータを消去することが可能となる。Therefore, it is possible to erase data stored in memory plane MPI while reading data stored in memory plane MP2.

これにより、データを読出す時間にデータの消去が行な
われるので、データを消去するだめの時間が不要となる
。ゆえに、メモリ回路を効率良く使用することができ、
データを高速に処理することが可能となる。As a result, data is erased at the time when data is read, so there is no need for extra time to erase data. Therefore, memory circuits can be used efficiently,
It becomes possible to process data at high speed.

このようなメモリ回路は、レーザビームプリンタ等のペ
ージメモリのように、データを読出した後そのデータを
すべてクリアするメ［りに好適なものとなる。Such a memory circuit is suitable for use in a page memory of a laser beam printer or the like in which all data is cleared after reading it.

なお、この発明は上記実施例に限ることはなく、例えば
ラッチ回路１１の入力をデータバス７とは別のデータバ
スに接続してもよい。このような場合には、２系統から
与えられるデータを同時に異なるメモリプレーンに内込
むことができる。これは、データをスキャナで読取りプ
リント出力するような機器においては、スキャナからの
データの読込みと、ＣＰＩＪ等における読取ったデータ
の展開を同時に実行させることを可能ならしめ、データ
を高速に処理することができるようになる。Note that the present invention is not limited to the above-described embodiment, and the input of the latch circuit 11 may be connected to a data bus other than the data bus 7, for example. In such a case, data provided from the two systems can be stored in different memory planes at the same time. This makes it possible for equipment that reads data with a scanner and prints it out to simultaneously read data from the scanner and develop the read data in CPIJ, etc., processing the data at high speed. You will be able to do this.

［発明の効果コ 以上説明したように、この発明によれば、複数のメモリ
プレーンの同一アドレスに対して、同時に異なるオペレ
ーションを実行させるようにしたので、それぞれのオペ
レーションを別々に実行する場合に比べて、実行時間を
短縮することが可能となり、データ処理の＾連化に寄与
するメモリ回路を提供する・ことができる。[Effects of the Invention] As explained above, according to the present invention, different operations are executed at the same time on the same address in multiple memory planes. As a result, it is possible to shorten the execution time and provide a memory circuit that contributes to the interconnection of data processing.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの発明の一実施例に係るメモリ回路の構成を
示すブロック図、第２図は従来のメモリ回路の一構成を
示すブロック図である。 ５・・・アドレスバス ７・・・データバス １１・・・ラッチ回路 １３８〜１３ｃ・・・セレクタ回路 １５・！・制御回路 ＭＰＩ〜ＭＰ３・・・メモリプレーンFIG. 1 is a block diagram showing the configuration of a memory circuit according to an embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a conventional memory circuit. 5...Address bus 7...Data bus 11...Latch circuits 138-13c...Selector circuit 15.!・Control circuit MPI to MP3...Memory plane

Claims (1)

【特許請求の範囲】 同一のアドレス上に割り付けられて共通のアドレスでア
クセスデータが指定される複数のメモリプレーンと、 第１の書込みデータを入力して保持する保持手段と、 前記保持手段に保持された第１の書込みデータあるいは
データバスから与えられる第２の書込みデータを選択し
て対応する前記メモリプレーンに与える選択手段と、 前記それぞれのメモリプレーンに対して独立にアクセス
動作を制御し、前記選択手段の選択動作を制御する制御
手段と を有することを特徴とするメモリ回路。[Scope of Claims] A plurality of memory planes allocated to the same address and in which access data is specified by a common address; holding means for inputting and holding first write data; and holding means for holding first write data; selecting means for selecting the first write data provided by the user or second write data provided from the data bus and applying the selected data to the corresponding memory plane; 1. A memory circuit comprising: control means for controlling the selection operation of the selection means.