JPH0216046B2 - - Google Patents
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- JPH0216046B2 JPH0216046B2 JP59159671A JP15967184A JPH0216046B2 JP H0216046 B2 JPH0216046 B2 JP H0216046B2 JP 59159671 A JP59159671 A JP 59159671A JP 15967184 A JP15967184 A JP 15967184A JP H0216046 B2 JPH0216046 B2 JP H0216046B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/007—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations
- H03D13/008—Circuits for comparing the phase or frequency of two mutually-independent oscillations by analog multiplication of the oscillations or by performing a similar analog operation on the oscillations using transistors
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- H03D2200/0001—Circuit elements of demodulators
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、位相比較回路に関するもので、例
えば、位相ロツクループを利用してFM復調を行
なうマルチプレツクス回路のFM入力識別回路部
に用いられる。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to a phase comparator circuit, which is used, for example, in an FM input identification circuit section of a multiplex circuit that performs FM demodulation using a phase lock loop.
［発明の技術的背景］
位相ロツクループを利用してFM復調を行なう
マルチプレツクス回路のFMステレオまたはモノ
ラルの識別回路部として、第３図に示す回路が知
られている。この回路は、アメリカ合衆国特許
4410858号に示され、トランジスタＱ１，Ｑ２の
特性の違いから出力端子１６にカレントミラー誤
差、つまり誤り電流が生じるのをスイツチ１２，
１３の働きで低減する回路である。[Technical Background of the Invention] A circuit shown in FIG. 3 is known as an FM stereo or monaural identification circuit section of a multiplex circuit that performs FM demodulation using a phase lock loop. This circuit is a U.S. patent
No. 4410858, the switch 12 and
This is a circuit that reduces this by the function of No. 13.
上記の回路の動作を簡単に説明する。ステレオ
コンポジツト信号は、トランジスタＱ７，Ｑ８の
ベース間に入力される。一方トランジスタＱ３，
Ｑ６の共通ベースと、トランジスタＱ４，Ｑ５の
共通ベース間には、スイツチング信号発生器１４
の出力が与えられる。スイツチング信号発生器１
４の出力は例えば、19KHzのパイロツト信号であ
る。スイツチ１２，１３はスイツチ制御部１５の
出力によつて制御される。スイツチ制御部１５の
出力とスイツチング信号発生器１４の出力は同じ
ものであつてよい。スイツチ１２は、制御信号の
一方の半周期で端子１２１と１２２を導通し、他
方の半周期で端子１２１と１２３を導通する。一
方スイツチ１３は、制御信号の一方の半周期で端
子１３１と１３３を導通し他方の半周期で端子１
３１と１３２を導通する。従つてこの回路による
と、出力端子１６と、電源ライン１７との間に接
続されたコンデンサ１８において、トランジスタ
Ｑ１，Ｑ２のカレントミラー誤差を平均化して相
殺することができる。つまり、第１の半周期の誤
差をεoとすると、この回路の誤差は、ε＝ε2o／
２（１＋εo）となりカレントミラー誤差が打消さ
れる。 The operation of the above circuit will be briefly explained. A stereo composite signal is input between the bases of transistors Q7 and Q8. On the other hand, transistor Q3,
A switching signal generator 14 is connected between the common base of Q6 and the common base of transistors Q4 and Q5.
The output of is given. Switching signal generator 1
The output of No. 4 is, for example, a 19KHz pilot signal. Switches 12 and 13 are controlled by the output of switch control section 15. The output of the switch control section 15 and the output of the switching signal generator 14 may be the same. The switch 12 conducts between terminals 121 and 122 during one half period of the control signal, and conducts between terminals 121 and 123 during the other half period of the control signal. On the other hand, switch 13 conducts terminals 131 and 133 during one half cycle of the control signal and connects terminal 1 to terminal 1 during the other half cycle.
31 and 132 are electrically connected. Therefore, according to this circuit, the current mirror errors of the transistors Q1 and Q2 can be averaged and canceled out in the capacitor 18 connected between the output terminal 16 and the power supply line 17. In other words, if the error in the first half cycle is εo, then the error of this circuit is ε=ε 2 o/
2(1+εo), and the current mirror error is canceled.
［背景技術の問題点］
上記した従来の回路によれば、スイツチ１２，
１３の部分をトランジスタによつて置換えること
が困難であり、全体を集積化するのに支障になつ
ている。スイツチ１２，１３を電界効果トランジ
スタ（FET）で置換えることは可能であるが、
FETの場合他のバイポーラトランジスタととも
に集積化出来ないため、集積回路の外部に構成し
なければならないという問題がある。[Problems with Background Art] According to the conventional circuit described above, the switch 12,
It is difficult to replace portion 13 with a transistor, which is an obstacle to integrating the entire device. Although it is possible to replace switches 12 and 13 with field effect transistors (FETs),
In the case of FETs, there is a problem in that they cannot be integrated with other bipolar transistors and must be constructed outside the integrated circuit.
［発明の目的］
この発明は、上記の事情に鑑みてなされたもの
で、集積化に適しており、カレントミラー誤差を
低減しうる位相比較回路を提供することを目的と
する。[Object of the Invention] The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a phase comparator circuit that is suitable for integration and can reduce current mirror errors.
［発明の概要］
この発明では、基本的には第１図に示すよう
に、カレントミラー誤差補償用のスイツチ２３，
２４を設ける位置を差動増幅器Ｄ１の出力端子Ｄ
１１，Ｄ１２とトランジスタＱ１１，Ｑ１２のコ
レクタ間にそれぞれ設けることによつて、集積化
しやすいカレントミラー誤差低減回路を有した位
相比較回路を得るものである。[Summary of the Invention] This invention basically includes a switch 23 for current mirror error compensation, as shown in FIG.
24 is located at the output terminal D of the differential amplifier D1.
By providing the transistors Q11 and D12 between the collectors of the transistors Q11 and Q12, respectively, a phase comparator circuit having a current mirror error reduction circuit that is easy to integrate can be obtained.
［発明の実施例］
以下この発明を一実施例を図面を参照して説明
する。[Embodiment of the Invention] An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明の一実施例であり、トランジ
スタＱ１３，Ｑ１４は、差動増幅器Ｄ１を形成す
るもので、トランジスタＱ１３，Ｑ１４の共通エ
ミツタは、定電流源２１を介して、接地電位端子
に接続される。差動増幅器Ｄ１の一方の出力端子
Ｄ１１は、トランジスタＱ１１，Ｑ１２の共通ベ
ースに接続されるとともに、スイツチ２３の固定
端子２３ａに接続され、また、スイツチ２４の固
定端子２４ａにも接続されている。そして差動増
幅器Ｄ１の他方の出力端子Ｄ１２はスイツチ２４
の固定端子２４ｂ及びスイツチ２３の固定端子２
３ｂに接続されるとともに、出力端子２７に接続
されている。スイツチ２３，２４の可動端子２３
ｃ，２４ｃはそれぞれトランジスタＱ１１，Ｑ１
２のコレクタに接続されている。そしてこのトラ
ンジスタＱ１１，Ｑ１２のエミツタは、電源ライ
ン２５に接続されている。容量２８は電源ライン
と出力端子２７間に接続され、誤差出力を平均化
つまり打消す作用を奏する。前記スイツチ２３，
２４はスイツチ制御部２６からの制御信号によつ
てコントロールされるもので、制御信号の一方の
半周期では、スイツチ２３は端子２３ｃ，２３ａ
が導通し、スイツチ２３は端子２４ｃ，２４ｂが
導通する。また、制御信号の他方の半周期では、
スイツチ２３は端子２３ｃ，２３ｂが導通し、ス
イツチ２４は端子２４ｃ，２４ａが導通する。 FIG. 1 shows an embodiment of the present invention, in which transistors Q13 and Q14 form a differential amplifier D1, and the common emitters of transistors Q13 and Q14 are connected to a ground potential terminal via a constant current source 21. Connected. One output terminal D11 of the differential amplifier D1 is connected to the common base of the transistors Q11 and Q12, and is also connected to the fixed terminal 23a of the switch 23, and also to the fixed terminal 24a of the switch 24. The other output terminal D12 of the differential amplifier D1 is connected to the switch 24.
Fixed terminal 24b of and fixed terminal 2 of switch 23
3b, and is also connected to the output terminal 27. Movable terminal 23 of switches 23, 24
c and 24c are transistors Q11 and Q1, respectively.
2 collector. The emitters of these transistors Q11 and Q12 are connected to a power supply line 25. The capacitor 28 is connected between the power supply line and the output terminal 27, and has the function of averaging or canceling the error output. the switch 23,
24 is controlled by a control signal from a switch control section 26, and during one half cycle of the control signal, the switch 23 connects terminals 23c and 23a.
is conductive, and the terminals 24c and 24b of the switch 23 are conductive. Also, in the other half cycle of the control signal,
The switch 23 has terminals 23c and 23b conductive, and the switch 24 has terminals 24c and 24a conductive.
この発明の一実施例は上記のように構成され、
入力端子２２Ａ，２２Ｂ間には、例えば、FMコ
ンポジツト信号が入力される。また、スイツチ２
３，２４の制御信号としては、例えば19MHzのパ
イロツト信号と同じ周波数の発振出力が使用され
る。このスイツチ制御信号は、必ずしも19MHzの
周波数に限らず、要は、差動増幅器の出力をカレ
ントミラー回路を介してとりだす場合にそのカレ
ントミラー誤差を平均化して低減すれば良いので
あるから、デイユーテイーが50％の制御信号であ
ればよい。 One embodiment of the present invention is configured as described above,
For example, an FM composite signal is input between the input terminals 22A and 22B. Also, switch 2
As the control signals 3 and 24, for example, an oscillation output having the same frequency as the pilot signal of 19 MHz is used. This switch control signal is not necessarily limited to the frequency of 19MHz, but the point is that when the output of the differential amplifier is taken out through a current mirror circuit, the current mirror error can be averaged and reduced, so that the duty factor can be reduced. A 50% control signal is sufficient.
上記したこの実施例によると、制御信号の第１
の半周期の誤差をεとすると、次の半周期の誤差
の瞬時値は、（１／１＋ε）−１となる。この誤差
は、容量２８によつて平均化されるから、
（１／２）×［｛１／（１＋ε）｝−１＋ε］
＝１／２×ε2／１＋ε
となり、カレントミラー誤差の低減がえられる。 According to this embodiment described above, the first
If the error in a half cycle is ε, then the instantaneous value of the error in the next half cycle is (1/1+ε)−1. This error is averaged by the capacitor 28, so (1/2) x [{1/(1+ε)}-1+ε] = 1/2 x ε 2 /1+ε, which reduces the current mirror error. It will be done.
但し、上記の計算では、ベース電流を無視した
が、実際にはベース電流分の誤差がある。しかし
これは、β補正をおこなうことで十分に減らすこ
とが出来る。このようにこの発明によればカレン
トミラー回路を構成するトランジスタのコレクタ
であつて、しかも差動増幅器のバランス部分にス
イツチを設けている。従つて、集積回路の内部で
スイチ部を十分に駆動することができるし、また
出力に切換え誤差を生じることがない。 However, in the above calculation, the base current was ignored, but in reality there is an error equal to the base current. However, this can be sufficiently reduced by performing β correction. As described above, according to the present invention, the switch is provided in the collector of the transistor constituting the current mirror circuit, and also in the balance portion of the differential amplifier. Therefore, the switch section can be sufficiently driven inside the integrated circuit, and no switching error occurs in the output.
第２図は、前記スイツチ２３，２４の部分を実
際に集積化し、ステレオコンポジツト信号のパイ
ロツト検出回路として実現した実施例である。第
１図と共通する部分は第１図と同じ符号を付して
説明する。この実施例の場合、差動増幅器Ｄ１
は、二重平衡形差動増幅器であり、トランジスタ
Ｑ２５〜Ｑ３０、定電流源３０によつて構成され
ている。この二重平衡形差動増幅器の出力端子Ｄ
１１と、トランジスタＱ１１のコレクタとの間に
スイツチ２３が設けられ、出力端子Ｄ１２とトラ
ンジスタＱ１２のコレクタとの間にスイツチ２４
が設けられる。スイツチ２３はトランジスタＱ２
１とＱ２２によつて構成され、スイツチ２４はト
ランジスタＱ２３とＱ２４によつて構成される。
そしてトランジスタＱ２２，Ｑ２３の共通ベース
と、トランジスタＱ２１，Ｑ２４の共通ベース間
にスイツチ制御部２６からの信号が与えられる。 FIG. 2 shows an embodiment in which the switches 23 and 24 are actually integrated and realized as a pilot detection circuit for a stereo composite signal. Components common to those in FIG. 1 will be described with the same reference numerals as in FIG. 1. In this example, the differential amplifier D1
is a double-balanced differential amplifier, and is composed of transistors Q25 to Q30 and a constant current source 30. Output terminal D of this double balanced differential amplifier
A switch 23 is provided between the output terminal D12 and the collector of the transistor Q11, and a switch 24 is provided between the output terminal D12 and the collector of the transistor Q12.
will be provided. Switch 23 is transistor Q2
1 and Q22, and switch 24 is comprised of transistors Q23 and Q24.
A signal from the switch control section 26 is applied between the common bases of transistors Q22 and Q23 and the common bases of transistors Q21 and Q24.
上記の実施例では、二重平衡形差動増幅器の下
段の差動増幅器にステレオコンポジツト信号が入
力され、上段にスイツチング信号発生器３１から
の19KHzの発振出力が入力され掛算動作が得られ
る。そしてステレオ信号、モノラル信号の判別出
力が出力端子２７にあらわれる。 In the above embodiment, the stereo composite signal is input to the lower stage differential amplifier of the double balanced differential amplifier, and the 19 KHz oscillation output from the switching signal generator 31 is input to the upper stage to obtain a multiplication operation. Then, a discrimination output between a stereo signal and a monaural signal appears at the output terminal 27.
［発明の効果］
以上説明したようにこの発明によれば、集積化
に適しており、カレントミラー誤差を低減する位
相比較回路を提供することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a phase comparator circuit that is suitable for integration and reduces current mirror errors.
第１図はこの発明の一実施例を示す回路図、第
２図はこの発明の他の実施例を示す回路図、第３
図は、従来の位相比較回路を示す回路図である。
Ｑ１１〜Ｑ１４，Ｑ２１〜Ｑ３０…トランジス
タ、２３，２４…スイツチ、２６…スイツチ制御
部、２８…容量、３１…スイツチング信号発生
器。
Fig. 1 is a circuit diagram showing one embodiment of the present invention, Fig. 2 is a circuit diagram showing another embodiment of the invention, and Fig. 3 is a circuit diagram showing another embodiment of the invention.
The figure is a circuit diagram showing a conventional phase comparator circuit. Q11 to Q14, Q21 to Q30...transistor, 23, 24...switch, 26...switch control section, 28...capacitor, 31...switching signal generator.
Claims (1)
を備えた差動増幅器と、前記差動増幅器の一方の
出力端子にベースを接続した第１のトランジスタ
と、前記第１のトランジスタのベースにベースを
接続した第２のトランジスタと、第１の周期に前
記第１のトランジスタのコレクタと前記差動増幅
器の一方の出力端子とを接続し、第２の周期に前
記第１のトランジスタのコレクタと前記他方の出
力端子とを接続する第１のスイツチと、前記第１
の周期に前記第２のトランジスタのコレクタと前
記差動増幅器の前記他方の出力端子とを接続し、
第２の周期に前記第２のトランジスタのコレクタ
と前記一方の出力端子とを接続する第２のスイツ
チと、前記差動増幅器の少なくともいずれか一方
の出力端子に接続される容量とを具備したことを
特徴とする位相比較回路。1 A differential amplifier having at least one input terminal and a set of output terminals, a first transistor having a base connected to one output terminal of the differential amplifier, and a base connected to the base of the first transistor. the collector of the first transistor and one output terminal of the differential amplifier are connected in a first period, and the collector of the first transistor and the other output terminal are connected in a second period; a first switch connecting the output terminal of the first switch to the output terminal of the first switch;
connecting the collector of the second transistor and the other output terminal of the differential amplifier at a period of
A second switch that connects the collector of the second transistor and the one output terminal in a second period, and a capacitor that is connected to at least one output terminal of the differential amplifier. A phase comparator circuit featuring:
Priority Applications (1)
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|---|---|---|---|
| JP15967184A JPS6139605A (en) | 1984-07-30 | 1984-07-30 | Phase comparator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP15967184A JPS6139605A (en) | 1984-07-30 | 1984-07-30 | Phase comparator circuit |
Publications (2)
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|---|---|
| JPS6139605A JPS6139605A (en) | 1986-02-25 |
| JPH0216046B2 true JPH0216046B2 (en) | 1990-04-16 |
Family
ID=15698786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP15967184A Granted JPS6139605A (en) | 1984-07-30 | 1984-07-30 | Phase comparator circuit |
Country Status (1)
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| JP (1) | JPS6139605A (en) |
Families Citing this family (3)
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|---|---|---|---|---|
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| DE3927381A1 (en) * | 1989-08-19 | 1991-02-21 | Philips Patentverwaltung | PHASE COMPARISON |
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Citations (1)
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|---|---|---|---|---|
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-
1984
- 1984-07-30 JP JP15967184A patent/JPS6139605A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720033A (en) * | 1980-07-11 | 1982-02-02 | Toshiba Corp | Electronic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6139605A (en) | 1986-02-25 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |