JPH0215959B2 - - Google Patents
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- JPH0215959B2 JPH0215959B2 JP55116960A JP11696080A JPH0215959B2 JP H0215959 B2 JPH0215959 B2 JP H0215959B2 JP 55116960 A JP55116960 A JP 55116960A JP 11696080 A JP11696080 A JP 11696080A JP H0215959 B2 JPH0215959 B2 JP H0215959B2
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- 238000006243 chemical reaction Methods 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 4
- 238000009825 accumulation Methods 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 17
- 239000003990 capacitor Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000008929 regeneration Effects 0.000 description 2
- 238000011069 regeneration method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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Description
【発明の詳細な説明】
この発明は、電荷転送素子の駆動パルス発生回
路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a drive pulse generation circuit for a charge transfer element.
CCD、BBD、MOS等の電荷転送素子は、信号
電荷の転送に際し所定のタイミングとレベルを持
つたパルス列を必要とする。ここでは、CCDラ
インセンサを用いた場合について説明する。第１
図はポリシリコン電極を用いた２相駆動CCDラ
インセンサの断面図である。このラインセンサ
は、光学系でセンサ上に結像した光学像をある一
定時間光電変換して電荷の形に変えて蓄積し所定
の期間経過後高速で読み出すことにより必要な映
像信号を得ている。 Charge transfer devices such as CCD, BBD, and MOS require a pulse train with a predetermined timing and level when transferring signal charges. Here, a case will be explained in which a CCD line sensor is used. 1st
The figure is a cross-sectional view of a two-phase drive CCD line sensor using polysilicon electrodes. This line sensor obtains the necessary video signal by photoelectrically converting an optical image formed on the sensor by an optical system for a certain period of time, converting it into a charge form, accumulating it, and reading it out at high speed after a certain period of time has elapsed. .
全体の動作は光電変換を行う撮像期間
（Integration）、信号電荷を読出部に転送する転
送期間（Transfer）に分かれており、φ1電極１
０１、φ2電極１０２に第２図に示す様な振幅を
持つたパルス電圧を印加することにより動作す
る。Ａの期間、まずφ1にVIボルト、φ2にVAボ
ルトが印加されている。この時φ1、φ2電極下に
は、イオン注入法等により形成されたバリア１０
３があるので、第１図に示す様なポテンシヤル井
戸１０４が形成されている。このとき、光１０５
が照射されると基板１０６で光キヤリアが発生
し、ポテンシヤル井戸に信号電荷１０７として蓄
積されるが、このとき、φ1電極下の方がより低
いポテンシヤルになつているので、φ1電極下に
電荷が蓄積される。TIだけ経過すると、φ1、φ2
には高レベルVTUボルト、低レベルVTLボルトの
互に逆相の転送パルスが印加されて信号電荷が順
次１０８の方向に転送されてフローテイング拡散
１０９により電圧に変換され、映像信号として出
力FET１１０から得られる。TTでけ経過して全
ての電荷が転送されると再びφ1にVAボルト、φ2
にVBボルトが印加されて上に述べた動作をくり
返す。 The overall operation is divided into an imaging period (Integration) for photoelectric conversion and a transfer period (Transfer) for transferring signal charges to the readout section.
It operates by applying a pulse voltage having an amplitude as shown in FIG. 2 to the 01 and φ2 electrodes 102. During period A, first, V I volt is applied to φ1 and VA volt is applied to φ2. At this time, under the φ1 and φ2 electrodes, there is a barrier 10 formed by ion implantation, etc.
3, a potential well 104 as shown in FIG. 1 is formed. At this time, light 105
When irradiated with , a light carrier is generated on the substrate 106 and accumulated in the potential well as a signal charge 107. At this time, since the potential under the φ1 electrode is lower, the electric charge is accumulated under the φ1 electrode. Accumulated. After T I has elapsed, φ1, φ2
Transfer pulses of high-level V TU volts and low-level V TL volts of mutually opposite phases are applied to , and the signal charges are sequentially transferred in the direction of 108, converted to voltage by floating diffusion 109, and output as a video signal. Obtained from FET110. When T T has passed and all the charges have been transferred, V A volts are applied to φ1 again, and φ2
V B volts are applied and the operation described above is repeated.
蓄積状態では、光キヤリアと同時に、基板から
の暗電流も蓄積される。暗電流の量は、ポテンシ
ヤル井戸を形成した部分の空乏層の拡がりに比例
して増大し、信号電荷に重畳して映像信号を熱的
に不安定にしたり、固定パタンノイズの発生等、
Ｓ／Ｎの劣化を来たす。このため蓄積電圧は高く
とれない。また、ポテンシヤルバリアを形成して
いる電極下は、ブルーミングを抑圧する等のた
め、いわゆるアキユムレートされた状態に保持す
るための電圧、ここでは−VBボルトに設定され
ている。一方、信号を転送する場合、電荷の転送
を高速で行うため、φ1、φ2に印加する転送パル
ス振幅は大きく必要である。又、転送の際に転送
路がアキユムレートされた状態になると、その部
分に存在したトラツプ準位を満たす電荷がなくな
るので、トラツプの存在する部分を通過した信号
電荷はその一部をトラツプに捕獲されて失い、い
わゆる転送損失となつて、微小信号の欠落、解像
度の劣化等を生じる。このため転送パルスは低レ
ベルにおいても、空乏層が少しだけ生じる様な電
圧が選ばれる必要がある。ここにおいて、これら
の電圧、VI、VA、VTU、VTLは通常互に異なる値
を必要とする。一例としては、VI＝＋5V、VA＝
−5V、VTU＝＋10V、VTL＝0Vなどが上げられ
る。これらの電圧は、用いる素子によりバラツキ
があり、特にブルーミング特性を考慮すると、幅
として各々5V程度は考えられる。 In the accumulation state, dark current from the substrate is also accumulated at the same time as optical carriers. The amount of dark current increases in proportion to the expansion of the depletion layer in the area where the potential well is formed, and it superimposes on the signal charge, making the video signal thermally unstable, causing fixed pattern noise, etc.
This causes deterioration of S/N. For this reason, the storage voltage cannot be high. In addition, the voltage under the electrode forming the potential barrier is set to -V B volts in order to suppress blooming and maintain a so-called accumulated state. On the other hand, when transferring a signal, the transfer pulse amplitude applied to φ1 and φ2 needs to be large because the charge is transferred at high speed. Also, when the transfer path is accumulated during transfer, there is no charge filling the trap level that existed in that part, so a part of the signal charge that has passed through the part where the trap exists is captured by the trap. This results in so-called transfer loss, resulting in loss of minute signals, deterioration of resolution, etc. Therefore, even at a low level of the transfer pulse, it is necessary to select a voltage that will cause a slight depletion layer. Here, these voltages V I , VA , V TU , V TL usually require different values from each other. As an example, V I = +5V, V A =
-5V, V TU = +10V, V TL = 0V, etc. can be raised. These voltages vary depending on the element used, and especially when blooming characteristics are taken into consideration, the width of each is considered to be about 5V.
CCDの駆動パルスは、第３図に示す構成で作
られる。論理回路３０１の出力は、一定振幅で、
必要なタイミング情報を有するパルス列である。
従つてこのままではCCDを駆動するには不適当
な電圧レベルとなつている。そこで、このパルス
列に先に述べた様な電圧レベルを与えるためにレ
ベル変換回路３０２を介してCCD３０３に接続
して、CCDを駆動している。論理回路出力が直
接CCD駆動レベルになつていればその方法が一
番良い訳であるが、そのためには論理回路の電源
を直接必要なタイミングで変化させねばならな
い。この場合、論理回路の動作不安定、特に電圧
レベルのためのタイミングを論理回路内部で作つ
ている場合には回路発振もある。この論理回路を
TTLで構成した場合、電源電圧範囲が5V±0.5V
程度と低電圧でしかも可変範囲は極めて狭くその
ままでは使えない。CMOSなど動作電源電圧の
範囲の広い素子を用いた場合でも電源電圧の低下
に伴なう動作速度の低下があつても電源電圧の下
限が存在し、実際上は、狭い範囲に限られる。従
つて、一般には論理回路とレベル変換部の二段構
成が必要になる。 The CCD drive pulse is generated using the configuration shown in FIG. The output of the logic circuit 301 has a constant amplitude,
A pulse train with the necessary timing information.
Therefore, as it is, the voltage level is inappropriate for driving a CCD. Therefore, in order to give this pulse train the voltage level as described above, it is connected to the CCD 303 via the level conversion circuit 302 to drive the CCD. This method would be best if the logic circuit output was directly at the CCD drive level, but in order to do so, the power supply of the logic circuit must be changed directly at the required timing. In this case, the operation of the logic circuit becomes unstable, especially if the timing for the voltage level is generated within the logic circuit, circuit oscillation may occur. This logic circuit
When configured in TTL, the supply voltage range is 5V ± 0.5V
The voltage is low and the variable range is extremely narrow, so it cannot be used as is. Even when an element with a wide range of operating power supply voltages is used, such as CMOS, there is a lower limit to the power supply voltage, even if the operating speed decreases as the power supply voltage decreases, and in practice, it is limited to a narrow range. Therefore, a two-stage configuration of a logic circuit and a level converter is generally required.
従来レベル変換器としては、第４図の構成のも
のが多く用いられてきた。論理回路４０１から送
られてくる高レベルVDボルト、低レベルVSボル
トのパルス列はサビの発生を防ぐため比較的大容
量なコンデンサＣ４０２とダイオード４０３によ
る段間結合用の直流再生回路４０４を介し、トラ
ンジスタ４０５，４０６，４０７抵抗RC４０８
により構成されるレベル変換器を駆動する。トラ
ンジスタ４０６のコレクタには、高レベル電圧発
生器VHgeo４０９が接続され、トランジスタ４０
７のコレクタには低レベル電圧発生器VLgeo４１
０が接続されている。このVHgeoとVLgeoはは第５
図の動作モード５０１に従い各々VH５０２、VL
５０３の様に変化し、入力パルス1′５０４は
φ1、５０５になり、2′、５０６はφ2５０７に
なる。従つて、入力パルス1′、2′はVH、VLの
全設定範囲において、トランジスタ４０５を完全
にスイツチングさせるだけのレベルが必要であ
る。また、VLとVSは異なる電位となるので、入
力パルスの振幅が充分トランジスタ４０５をスイ
ツチングさせることのできる値であつても、入力
パルスの論理振幅の高レベルと低レベルの中間に
トランジスタ４０５のスレシヨルド電圧（シリコ
ンNPN形でそのベースエミツタ間電圧VBE′約
0.7V）が存在せねばならないから論理回路を
TTLなど振幅の小さい素子で構成している場合、
段間の結合はフローテイング形式が必要でかつ直
流分の伝送が必要であるから、直流再生回路が必
要となる。一方、論理回路をCMOS、NMOS、
PMOS等構成し、論理回路の振幅を大きくとり、
VD＞VH＋VBE＞VL＋VBE＞VL ………(1)
の条件を常に満たす様にVAとVSを選んだ場合、
論理振幅はトランジスタのスレシヨルドを必ずよ
切る条件を一応満たすので、レベル変換器と論理
回路を直結することが可能の様に思われる。 Conventionally, level converters having the configuration shown in FIG. 4 have often been used. The pulse train of high level V D volts and low level V S volts sent from the logic circuit 401 is passed through a DC regeneration circuit 404 for interstage coupling using a relatively large capacity capacitor C402 and a diode 403 to prevent the occurrence of rust. , transistors 405, 406, 407 resistor RC408
Drives a level converter composed of A high level voltage generator V Hgeo 409 is connected to the collector of the transistor 406, and the transistor 40
The collector of 7 has a low level voltage generator V Lgeo 41
0 is connected. This V Hgeo and V Lgeo are the fifth
According to the operation mode 501 in the figure, V H 502 and V L respectively.
503, the input pulse 1' 504 becomes φ1, 505, and the input pulse 2', 506 becomes φ2 507. Therefore, the input pulses 1' and 2' must have a level sufficient to completely switch the transistor 405 over the entire setting range of V H and V L. Furthermore, since V L and V S have different potentials, even if the amplitude of the input pulse is sufficient to switch the transistor 405, the transistor 405 is switched between the high level and the low level of the logic amplitude of the input pulse. threshold voltage (for silicon NPN type, its base-emitter voltage V BE ′ approx.
0.7V) must exist, so the logic circuit is
If it is composed of elements with small amplitude such as TTL,
Since the coupling between the stages requires a floating type and the transmission of the DC component, a DC regeneration circuit is required. On the other hand, logic circuits are CMOS, NMOS,
When V A and V S are selected to always satisfy the condition of V D > V H + V BE > V L + V BE > V L (1) by configuring PMOS etc. and increasing the amplitude of the logic circuit. ,
Since the logic amplitude always satisfies the condition that it crosses the threshold of the transistor, it seems possible to directly connect the level converter and the logic circuit.
しかし実際は、トランジスタのベースエミツタ
間は、高濃度にドーピングされたダイオードであ
るため逆耐圧VEBnax３〜5Vと低く論理振幅の低
レベル側で逆降伏して、急激なインピーダンス低
下を起こす。また、順方向は0.7Vを越えると、
やはり急激にインピーダンスが低下して、論理回
路の出力インピーダンスが低い場合には大電流が
流れ論理回路、或いはトランジスタの焼損が考え
られる。これを防ぐため、第６図に示す様に抵抗
６０１をベースに直列接続して順方向のインピー
ダンスを保ち、逆方向はダイオード６０２を用い
て逆降伏を防ぎ、抵抗の挿入による動作速度の低
下を補なうためにスピードアツプコンデンサ６０
３が必要となる。 However, in reality, the region between the base and emitter of the transistor is a heavily doped diode, so the reverse breakdown voltage V EBnax is low, 3 to 5 V, and reverse breakdown occurs on the low level side of the logic amplitude, causing a rapid drop in impedance. Also, in the forward direction, if it exceeds 0.7V,
If the impedance suddenly decreases and the output impedance of the logic circuit is low, a large current will flow and the logic circuit or transistor may be burnt out. To prevent this, as shown in Figure 6, a resistor 601 is connected in series with the base to maintain forward impedance, and a diode 602 is used in the reverse direction to prevent reverse breakdown and reduce the operating speed due to the insertion of the resistor. Speed up capacitor 60 to compensate
3 is required.
更にこの回路ではトランジスタインバータでは
負荷が抵抗であるためそのままではCCD電極の
容量、（通常５００ビツト程度のりラインセンサ
で一電極当り100PF〜1000PF位）を駆動するた
めには動作速度との兼ね合いで抵抗値の極めて小
さく選ぶ必要があり、トランジスタON時の消費
電力があるので第４図、第６図の様に必ずエミツ
タフオロア等のバツフア回路でインピーダンス変
換を行なつて抵抗値を大きく選び消費電力の増加
を防いでいる。しかし、動作速度の点でこの抵抗
値もあまり小さくはできないし、バツフアのベー
ズ電流を供給する都合上もあつて小さくできない
ので、トランジスタ４０５がON時にはCCDを駆
動する以外の電力消費を必ず伴う。 Furthermore, in this circuit, the load is a resistor in the transistor inverter, so in order to drive the capacitance of the CCD electrode (usually about 100PF to 1000PF per electrode for a 500-bit line sensor), a resistor is required in consideration of the operating speed. It is necessary to select a very small resistance value, and since there is power consumption when the transistor is ON, be sure to perform impedance conversion with a buffer circuit such as an emitter follower as shown in Figures 4 and 6, and select a large resistance value to increase power consumption. is prevented. However, this resistance value cannot be made very small in terms of operating speed, and also cannot be made small due to the supply of buffer baize current, so when the transistor 405 is on, power consumption other than driving the CCD is inevitably involved.
以上の様に従来の回路構成では、論理回路と、
レベル変換回路が直結できず、段間結合に付加回
路が必要な上に消費電力が大きい欠点があつた。 As mentioned above, in the conventional circuit configuration, the logic circuit and
The disadvantages were that the level conversion circuit could not be directly connected, additional circuits were required for interstage coupling, and power consumption was high.
本発明は上述の点に鑑みなされたもので、付加
回路を用いずに論理回路とレベル変換回路を直結
可能で広い範囲に出力電圧を可変でき、且つ消費
電力の小さい電荷転送素子の駆動パルス発生回路
を与えることを目的とする。 The present invention has been made in view of the above-mentioned points, and is capable of directly connecting a logic circuit and a level conversion circuit without using an additional circuit, allowing output voltage to be varied over a wide range, and generating drive pulses for a charge transfer element with low power consumption. The purpose is to give a circuit.
以下、本発明の実施例を図を参照しながら説明
する。第７図は、本発明の基本的構成を示すブロ
ツク図である。論理回路７０１で得られたパルス
列７０２は、ＰチヤンネルMOSFET７０３とＮ
チヤンネルMOSFET７０４より成るCMOSイン
バータに入力される。ＰチヤンネルMOSFETの
ソースには高レベル電圧発生回路、VHgeo７０５
が接続され、ＮチヤンネルMOSFETのソースに
は低レベル電圧発生回路VLgeo７０６が接続され
ている。高レベル電圧発生回路７０５と低レベル
電圧発生回路７０６は論理回路に接続されてお
り、必要なタイミングに必要な電圧レベルを電圧
発生回路７０５，７０６に発生させて、入力パル
ス列７０２に必要な電圧レベルと振幅を与えて、
出力パルス７０７が得られる。この出力パルスを
用いて電荷転送素子７０８を駆動する。論理回路
の出力パルス列の論理振幅が、高レベル電圧VD
ボルト、低レベル電圧がVSボルトでＰチヤンネ
ルMOSFETのスレシヨルド電圧がVTHP、Ｎチヤ
ンネルMOSFETのスレシヨルド電圧がVTHNとす
ると、VHgeoとVLgeoの出力電圧VHとVLは、
VD−Vthp＞VH＞VL＞VSS−VthN ………(2)
の範囲であれば常に、インバータ回路のスイツチ
ング条件、即ち論理振幅がインバータ回路のスレ
シヨルドをよ切る条件を一応満たす。第８図はこ
の回路の動作を示す図で入力パルス８０１が出力
パルス８０２にレベル変換されることを示してい
る。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 7 is a block diagram showing the basic configuration of the present invention. The pulse train 702 obtained by the logic circuit 701 is connected to the P channel MOSFET 703 and the N channel MOSFET 703.
It is input to a CMOS inverter consisting of channel MOSFET 704. The source of the P-channel MOSFET is a high-level voltage generation circuit, V Hgeo 705.
is connected to the N-channel MOSFET, and a low-level voltage generating circuit V Lgeo 706 is connected to the source of the N-channel MOSFET. The high-level voltage generation circuit 705 and the low-level voltage generation circuit 706 are connected to a logic circuit, and cause the voltage generation circuits 705 and 706 to generate the necessary voltage level at the necessary timing to generate the necessary voltage level for the input pulse train 702. and give the amplitude,
An output pulse 707 is obtained. The charge transfer element 708 is driven using this output pulse. The logic amplitude of the output pulse train of the logic circuit is equal to the high level voltage V D
volts, the low level voltage is V S volts, the threshold voltage of the P-channel MOSFET is V THP , and the threshold voltage of the N-channel MOSFET is V THN , the output voltages V H and V L of V Hgeo and V Lgeo are V D − As long as V thp > V H > V L > V SS −V thN (2), the switching condition of the inverter circuit, that is, the condition that the logic amplitude crosses the threshold of the inverter circuit is satisfied. FIG. 8 is a diagram showing the operation of this circuit, and shows that an input pulse 801 is level-converted to an output pulse 802.
従つて、この範囲で用いる場合、インバータ回
路と論理回路は直結でき、且つVH、VLは(2)時を
満たす任意の値を選ぶことができる。MOSFET
は、入力部がコンデンサであつて、その値は
0.1PF〜100PF程度で済むため、論理回路の出力
インピーダンスが余程高い場合や動作速度が非常
に速い場合を除いて論理回路の負荷として問題に
ならない。また、このインバータ回路は、Ｐチヤ
ンネルとＮチヤンネルのFETが交互にON、OFF
を行うので、出力振幅が低レベルから高レベルへ
向かう遷移状態の極、短かい時間を除いては常に
どちらか一方が遮断状態にあり、負荷に供給する
電力以外には電力を消費しない。更に、論理回路
とCMOS、NMOS、PMOS等のMOSICで構成す
る場合、製造プロセスが共用できるので、同一チ
ツプ上にIC化することが容易である。尚、電圧
発生回路７０５，７０６は接地によつてもよい場
合もある。 Therefore, when used within this range, the inverter circuit and the logic circuit can be directly connected, and V H and V L can be selected to have arbitrary values that satisfy (2). MOSFET
The input part is a capacitor, and its value is
Since it only requires about 0.1PF to 100PF, it is not a problem as a load on the logic circuit unless the output impedance of the logic circuit is extremely high or the operating speed is extremely fast. In addition, in this inverter circuit, the P channel and N channel FETs are alternately turned on and off.
Therefore, except for a short period of time when the output amplitude is in a transition state from a low level to a high level, one of the two is always in a cutoff state, and no power is consumed other than the power supplied to the load. Furthermore, when a logic circuit and a MOSIC such as CMOS, NMOS, or PMOS are used, the manufacturing process can be shared, making it easy to integrate the logic circuit into an IC on the same chip. Note that the voltage generation circuits 705 and 706 may be grounded.
次に、以上の原理をCCD駆動用パルス発生回
路に応用した実施例について説明する。 Next, an embodiment in which the above principle is applied to a CCD driving pulse generation circuit will be described.
第９図は本発明をｎビツトの規模を持つCCD
ライセンサ駆動パルス発生回路に適用した一実施
例を示す図である。全体は大別するとCCD転送
のタイミングと電圧レベル発生部のタイミングを
発生する論理回路９０１とインバータ９０２と高
レベル電圧発生部９０３、低レベル電圧発生部９
０４で構成されており、第１０図に示すタイミン
グダイアグラムで動作している。 Figure 9 shows how the present invention is applied to a CCD with an n-bit scale.
FIG. 2 is a diagram showing an embodiment applied to a licensor drive pulse generation circuit. The overall structure can be roughly divided into a logic circuit 901 that generates CCD transfer timing and voltage level generation section timing, an inverter 902, a high level voltage generation section 903, and a low level voltage generation section 9.
04, and operates according to the timing diagram shown in FIG.
発振回路９０５で作られたタロツクパルスFc９
０６は、１／ｍの分周比を持つカウンタＣ１，９
０７で分周されて、フリツプフロツプＦ１，９０
８に入り、更に1/2に分周されて、エクスクルシ
ーブORゲートＥ１，９０９に入力される。１／
ｍに分周されたクロツクパルスは、フリツプフロ
ツプＦ２，９１０をトリガし、ANDゲートＡ１，
９１１を開き、クロツクパルスfcをフリツプフロ
ツプＦ３，９１２を動作させる。Ｆ３の出力エツ
ジは、Ｅ１を通してカウンタＣ２，９１３に加わ
り、例えばＦ１の出力が高レベルである場合に
は、Ｆ３の立ち下がりエツジをカウントし、Ｆ１
の出力が低レベルである場合にはＦ３の立ち上が
りエツジをカウントして、CCDのビツト数ｎと
なつたらＦ２をリセツトしてゲートＡ１をとじ、
Ｆ３の動作を止める。こうして、Ｆ３からCCD
駆動パルスのタイミングが得られた。 Tarock pulse F c 9 created by oscillation circuit 905
06 is a counter C1,9 having a frequency division ratio of 1/m.
The frequency is divided by 07 and the flip-flop F1,90
8, the frequency is further divided into 1/2, and the signal is input to exclusive OR gate E1,909. 1/
The clock pulse divided by m triggers flip-flop F2, 910 and AND gate A1,
911 is opened, and the clock pulse f c is used to operate the flip-flop F3, 912. The output edge of F3 is applied to a counter C2, 913 through E1, which counts the falling edge of F3 if, for example, the output of F1 is at a high level;
When the output of is low level, count the rising edges of F3, and when the number of CCD bits reaches n, reset F2 and close gate A1.
Stop F3 operation. In this way, from F3 to CCD
The timing of the drive pulse was obtained.
この時、カウンタＣ１の分周数ｍはラインセン
サで光電荷を蓄積している時間と信号電荷を読み
出すために転送する時間との比を決めることで決
まる。例えば蓄積時間を転送時間のｋ倍にした場
合、
ｍ＝ｋ・ｎ ………(3)
となる。Ｆ２のＱとは、CCDの蓄積期間と転
送期間と転送期間を示しているからこれらは、電
圧レベル切換えのタイミングとして利用できる。
Ｆ２の出力は高レベル電圧発生回路のFET９１
４，９１５と、高レベル電圧発生回路のFET９
１６，９１７に加えられている。FET９１４〜
９１７は、アナログスイツチとして働き、電圧設
定ボリウム９１８，９１９，３２０，９２１で設
定した電圧をトランジスタ９２２，９２３に切換
えて与えている。Ｆ２のＱが高レベルの時、信号
電荷の転送が行われる。この期間FET９１５と
９１６がONになつているから、ボリウム９１
９，９２０をVHがVTUボルト、VLがVTLボルトに
なる様に設定する。Ｆ２のＱが低レベルの時、信
号電荷の蓄積が行われており、FET９１４と９
１７がONになつているから、ボリウム９１８，
９２１をVHVIボルト、VLがVAボルトになる様に
設定する。この様にCCDの動作モード別にすべ
ての電圧が(2)式の条件を満たす範囲で自由に設定
することが可能である。このとき、Ｆ３のＱ出力
はインバータに直結されており、接続に際し、付
加回路を必要としない。こうして、インバータの
出力端子から、CCDのφ1駆動用に必要なタイミ
ングと電圧レベルを有するパルスが得られた。 At this time, the frequency division number m of the counter C1 is determined by determining the ratio between the time for accumulating photocharges in the line sensor and the time for transferring signal charges to read them. For example, if the storage time is made k times the transfer time, m=k・n (3). Since the Q of F2 indicates the storage period, transfer period, and transfer period of the CCD, these can be used as timing for voltage level switching.
The output of F2 is FET91 of the high level voltage generation circuit.
4,915 and FET9 of the high level voltage generation circuit
16,917. FET914~
Reference numeral 917 functions as an analog switch, and switches and applies voltages set by voltage setting volumes 918, 919, 320, and 921 to transistors 922 and 923. When the Q of F2 is at a high level, signal charges are transferred. Since FET915 and 916 are ON during this period, the volume 91
9,920 so that V H becomes V TU volts and V L becomes V TL volts. When the Q of F2 is low level, signal charge is being accumulated and FET914 and FET9
Since 17 is turned on, the volume is 918,
Set 921 so that V H V I volts and V L become V A volts. In this way, all voltages can be freely set for each CCD operation mode within the range that satisfies the condition of equation (2). At this time, the Q output of F3 is directly connected to the inverter, and no additional circuit is required for connection. In this way, a pulse having the timing and voltage level necessary for driving φ1 of the CCD was obtained from the output terminal of the inverter.
ここでは省略したが、φ2駆動用パルスもイン
バータをもう１組用意し、入力信号としてＦ３の
Ｑ出力を直接接続し、出力端子を除く他のすべて
の端子をφ1のインバータと並列に接続すること
により得られる。得られたφ1、φ2パルスは、
CCD駆動パルスとしてCCDのφ11、φ2電極に接
続されてCCDを駆動する。ここにおいて、イン
バータを形成するFETはCCD電極を所定の速度
で駆動できるだけの電流容量のあるものを用いて
いることは云う迄もない。 Although omitted here, prepare another set of inverters for the φ2 drive pulse, connect the Q output of F3 directly as an input signal, and connect all other terminals except the output terminal in parallel with the φ1 inverter. It is obtained by The obtained φ1 and φ2 pulses are
It is connected to the φ11 and φ2 electrodes of the CCD as a CCD driving pulse to drive the CCD. Here, it goes without saying that the FET forming the inverter has a current capacity sufficient to drive the CCD electrode at a predetermined speed.
以上説明した様に、この発明を用いて電荷転送
素子の駆動パルス発生回路を構成すれば、出力振
幅一定の論理回路出力に(2)式の条件を満たしてい
る限りにおいて付加的な回路を段間に接続するこ
となくレベル変換回路を直結することが可能であ
り、その範囲において所望のタイミングに所望の
電圧レベルを与えることが可能であつて、しかも
CMOSインバータであることから低消費電力で、
IC化に向く回路構成が容易に得られる。 As explained above, if the present invention is used to configure a drive pulse generation circuit for a charge transfer element, an additional circuit can be added to the output of a logic circuit with a constant output amplitude as long as the condition of equation (2) is satisfied. It is possible to directly connect the level conversion circuit without connecting between the two, and it is possible to provide the desired voltage level at the desired timing within that range, and
Since it is a CMOS inverter, it has low power consumption.
A circuit configuration suitable for IC implementation can be easily obtained.
なお実施例では、インバータ１段で構成したが
これに限らず、第１１図に示す様にインバータ２
段で構成することにより前段１１０１が後段１１
０２のバツフアとして動作して、駆動する負荷容
量が大きい場合に、電流容量を大きくとるために
入力容量の大きいFETを用いた場合の影響を論
理回路に与えずに済ませることができる。この場
合でも、消費電力の増加は後段のインバータの入
力容量を駆動する分だけなので充分小さいので問
題にならない。又、入力波形が反転しないで得ら
れる効果もある。 In the embodiment, the configuration is composed of one stage of inverter, but the configuration is not limited to this, and as shown in FIG.
By configuring in stages, the front stage 1101 becomes the rear stage 11.
When the load capacitance to be driven is large by operating as a 0.02 buffer, the logic circuit can be avoided from being affected by the use of a FET with a large input capacitance in order to obtain a large current capacity. Even in this case, the increase in power consumption is only for driving the input capacitance of the inverter at the subsequent stage and is sufficiently small to cause no problem. There is also an effect that can be obtained without inverting the input waveform.
また実施例ではCMOSインバータで出力を構
成したが、素子の都合上電流容量の大きなFET
を用いることができない場合には、第１２図に示
す様な構成を持つたインバータ部を採用しても良
い。これは、CMOSインバータ１２０１をコン
プリメンタリエミツタフオロア回路でバツフアし
て、電流容量をかせいである。この場合、電源電
圧間には、次の条件が必要である。 In addition, in the example, the output was configured with a CMOS inverter, but due to the elements, a FET with a large current capacity was used.
If this is not possible, an inverter section having a configuration as shown in FIG. 12 may be employed. This increases the current capacity by buffering the CMOS inverter 1201 with a complementary emitter follower circuit. In this case, the following conditions are required between the power supply voltages.
VCC＞VHnax
VEE＞VLnio ………(4)
図では無バイアスのエミツタフオロア回路を示
したが、Ａ級、AB級、Ｂ級、Ｃ級のいずれでも
良いが、電力消費の点ではＢ級、Ｃ級のエミツタ
フオロアが有利である。 V CC ＞V Hnax V EE ＞V Lnio ......(4) The figure shows a non-biased emitter follower circuit, but any one of class A, AB, B, or C may be used, but in terms of power consumption B-class and C-class emitsuta followers are advantageous.
更に、本例では電圧発生回路の制御を区駆動パ
ルス列の発生を行う論理回路の出力で行つたが、
必要に応じて電圧発生回路制御用のタイミングを
発生する制御回路を別に設けても良いことは云う
迄もない。 Furthermore, in this example, the voltage generation circuit is controlled by the output of the logic circuit that generates the drive pulse train.
It goes without saying that a control circuit for generating timing for controlling the voltage generating circuit may be separately provided as necessary.
第１図は、２相駆動CCDラインセンサの構成
図、第２図は２相駆動CCDラインセンサの駆動
波形を示す図、第３図はCCD駆動用パルス発生
回路の原理図、第４図はCCD駆動用パルス発生
回路の従来例を示す図、第５図はCCD駆動パル
ス発生回路波形タイミング図、第６図はCCD駆
動パルス発生回路用レベル変換回路の一構成例を
示す図、第７図は本発明の原理を示す図、第８図
は、本発明の原理に基き論理振幅がレベル変換さ
れる様子を示す図、第９図は、本発明の原理を応
用した２相駆動CCDラインセンサ駆動回路を示
す図、第１０図は、第９図に示す回路で得られる
波形タイミング図、第１１図は、本発明のレベル
変換部をインバータ２段構成にした図、第１２図
は、本発明のレベル変換部をインバータとバイポ
ーラトランジスタによるコンプリメンタエミツタ
フオロアで構成した例を示す図である。
１００１……第９図の発振回路により得られる
クロツクパルス、１００２……カウンタＣ１の出
力波形、１００３……フリツプフロツプＦ１のＱ
の出力波形、１００４……フリツプフロツプＦ２
のＱの出力波形、１００５……フリツプフロツプ
Ｆ３のＱの出力波形、１００６……カウンタＣ２
の出力波形、１００７……高レベル電圧発生回路
の出力電圧VHの波形、１００８……低レベル電
圧発生回路の出力電圧VLの波形、１００９……
レベル変換によつて得られたφ1の出力。
Figure 1 is a configuration diagram of a two-phase drive CCD line sensor, Figure 2 is a diagram showing the drive waveform of a two-phase drive CCD line sensor, Figure 3 is a principle diagram of a CCD drive pulse generation circuit, and Figure 4 is a diagram showing the drive waveform of a two-phase drive CCD line sensor. A diagram showing a conventional example of a CCD drive pulse generation circuit, FIG. 5 is a waveform timing diagram of the CCD drive pulse generation circuit, FIG. 6 is a diagram showing an example of a configuration of a level conversion circuit for the CCD drive pulse generation circuit, and FIG. 7 is a diagram showing the principle of the present invention, Figure 8 is a diagram showing how logical amplitude is level converted based on the principle of the present invention, and Figure 9 is a two-phase drive CCD line sensor to which the principle of the present invention is applied. FIG. 10 is a waveform timing diagram obtained by the circuit shown in FIG. 9, FIG. 11 is a diagram showing the level converter of the present invention in a two-stage inverter configuration, and FIG. 12 is a diagram showing the drive circuit. FIG. 3 is a diagram showing an example in which the level conversion section of the invention is configured with a complementer emitter follower formed of an inverter and a bipolar transistor. 1001...Clock pulse obtained by the oscillation circuit of FIG. 9, 1002...Output waveform of counter C1, 1003...Q of flip-flop F1
Output waveform of 1004...Flip-flop F2
Q output waveform of 1005... Q output waveform of flip-flop F3, 1006... Counter C2
1007...Waveform of the output voltage VH of the high level voltage generation circuit, 1008...Waveform of the output voltage VL of the low level voltage generation circuit, 1009...
Output of φ1 obtained by level conversion.
Claims (1)
じて所定のタイミングおよび周波数の一定振幅の
パルス列を発生するパルス発生手段と、このパル
ス発生手段により発生されたパルスが印加される
MOSFETをインバータ接続して成るレベル変換
回路と、このレベル変換回路の出力により駆動さ
れる電荷転送素子と、前記パルス発生手段に同期
し、前記電荷転送素子の電荷蓄積および転送動作
に応じた所定の電圧を発生させ、前記レベル変換
回路のMOSFETインバータの両端に印加させる
電圧発生回路とを具備して成る電荷転送素子の駆
動パルス発生回路。1. Pulse generating means for generating a pulse train of constant amplitude at a predetermined timing and frequency according to the charge accumulation and transfer operations of the charge transfer element, and the pulses generated by this pulse generating means are applied.
A level conversion circuit formed by connecting MOSFETs with an inverter, a charge transfer element driven by the output of this level conversion circuit, and a predetermined level conversion circuit that is synchronized with the pulse generation means and that corresponds to charge storage and transfer operations of the charge transfer element. A drive pulse generation circuit for a charge transfer element, comprising a voltage generation circuit that generates a voltage and applies it to both ends of a MOSFET inverter of the level conversion circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11696080A JPS5744291A (en) | 1980-08-27 | 1980-08-27 | Drive pulse generating circuit of charge transfer element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11696080A JPS5744291A (en) | 1980-08-27 | 1980-08-27 | Drive pulse generating circuit of charge transfer element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5744291A JPS5744291A (en) | 1982-03-12 |
| JPH0215959B2 true JPH0215959B2 (en) | 1990-04-13 |
Family
ID=14699993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11696080A Granted JPS5744291A (en) | 1980-08-27 | 1980-08-27 | Drive pulse generating circuit of charge transfer element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5744291A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2727921B2 (en) * | 1993-08-13 | 1998-03-18 | 日本電気株式会社 | Semiconductor integrated circuit device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155984A (en) * | 1976-06-22 | 1977-12-24 | Toshiba Corp | Charge transfer device |
-
1980
- 1980-08-27 JP JP11696080A patent/JPS5744291A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155984A (en) * | 1976-06-22 | 1977-12-24 | Toshiba Corp | Charge transfer device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5744291A (en) | 1982-03-12 |
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