JPH02158997A - Storage device - Google Patents
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯ８集積回路において利用される記憶装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to memory devices utilized in MO8 integrated circuits.
従来の技術
従来、記憶装置は、読出し動作を行なう前にプリチャー
ジ動作を行なっており、そのために固定された外部入力
クロックによって２つの動作期間を制御していた。2. Description of the Related Art Conventionally, a memory device performs a precharge operation before performing a read operation, and for this purpose, two operation periods are controlled by a fixed external input clock.
以下に、従来の記憶装置について説明する。A conventional storage device will be explained below.
第５図は、従来のアドレス入力５ビツト、データ出力５
ビツトの記憶装置のブロック図である。Figure 5 shows the conventional 5-bit address input and 5-bit data output.
FIG. 2 is a block diagram of a bit storage device.
第５図において１はＸ−アドレスデコード回路網、２〜
５（まアドレスバッファ回路、６はプリチャージ信号バ
ッファ回路、７〜１１はメモリセルアレイ回路網、１２
〜１６は８人力Ｙ−アドレスデコード回路網で、ＣＬ
Ｋは外部入力クロック、Ａ ｏ ＝ Ａ ４はアドレス
入力信号、ＤＯ−Ｄ４はデータ出力信号、ＡＤＯ〜ＡＤ
３はアドレスデコード信号、ＷＯ−Ｗ３はワード入力信
号である。また第６図は前記Ｘ−アドレスデコード回路
網の回路図で、１７〜２１はインバータ回路、２２〜２
５は３人力ＮＡＮＤ回路である。なお、ＣＬＫ、Ａ３゜
Ａ４．ＡＤＯ−ＡＤ３はそれぞれ第５図に対応している
。次にメモリセルアレイ回路網を第７図に示す。ここで
３０〜６７は記憶用ｎチャネルＭＯＳトランジスタ、７
０〜７７はプリチャージ用ｐチャネルＭＯＳトランジス
タであり、ＢＯＯ−ＢＯ７はビット出力信号である。ま
たＮＰＣ，ＷＯ−Ｗ３は第５図に対応しており、Ｂｏｏ
−ＢＯ７は第５図のメモリセルアレイ回路網の出力８ビ
ツトに相当している。In FIG. 5, 1 is an X-address decoding circuit network, 2 to
5 (address buffer circuit, 6 a precharge signal buffer circuit, 7 to 11 a memory cell array circuit network, 12
~16 is an 8-person Y-address decoding circuit network, CL
K is external input clock, A o = A 4 is address input signal, DO-D4 is data output signal, ADO to AD
3 is an address decode signal, and WO-W3 is a word input signal. FIG. 6 is a circuit diagram of the X-address decoding circuit network, in which 17-21 are inverter circuits, 22-2
5 is a three-person NAND circuit. In addition, CLK, A3°A4. ADO-AD3 correspond to FIG. 5, respectively. Next, a memory cell array circuit network is shown in FIG. Here, 30 to 67 are n-channel MOS transistors for storage, and 7
0 to 77 are p-channel MOS transistors for precharging, and BOO-BO7 are bit output signals. Also, NPC, WO-W3 corresponds to Figure 5, and Boo
-BO7 corresponds to the 8-bit output of the memory cell array circuitry of FIG.
つぎに、このように構成された記憶装置について、その
動作を説明する。Next, the operation of the storage device configured in this way will be explained.
まず、アドレス入力５ビツトの内上位２ビットＡ３．Ａ
４と、外部人力クロックＣＬＫの状態によって、アドレ
スデコード回路網１は次の表１のようなデコート信号Ａ
ＤＯ−ＡＤ３を出力する。First, the upper two bits of the five address input bits A3. A
4 and the state of the external manual clock CLK, the address decoding circuit network 1 outputs the decoding signal A as shown in Table 1 below.
Output DO-AD3.
ここでクロックＣＬＫ７１）”Ｌ″の時Ａ３．Ａ４の状
態によってＡＤＯ−ＡＤ３の内１つが”Ｌ”となり、ク
ロックＣＬ ＫがＨ″の時はメモリセルアレイ回路網７
〜１１にプリチャージ動作を行なわせるため、ＡＤＯ−
ＡＤ３は全て“Ｈ“に固定される。なお、−Ｈ“はハイ
レベル、Ｌ″はローレベルを表わす。（以下同様）
次にアドレスデコード信号ＡＤＯ−ＡＤ３はアドレスバ
ッファ回路２〜５を通り、反転され、ワード入力信号Ｗ
Ｏ゛〜Ｗ３となり、メモリセルアレイ回路網７〜１１に
入力される。Here, when the clock CLK71) is "L", A3. Depending on the state of A4, one of ADO-AD3 becomes "L", and when clock CLK is "H", memory cell array circuit network 7
~11 to perform precharge operation, ADO-
All AD3s are fixed at "H". Note that -H" represents a high level, and L" represents a low level. (Similarly below) Next, address decode signal ADO-AD3 passes through address buffer circuits 2 to 5, is inverted, and word input signal W
O~W3 are input to the memory cell array circuit networks 7~11.
メモリセルアレイ回路網では、まず、クロックＣＬ Ｋ
をプリチャージ信号バッファ回路６で反転したプリチャ
ージ制御信号ＮＰＣが”Ｌ″の期間で、プリチャージ用
トランジスタ７０〜７７が導通し、ビット出力信号ＢＯ
Ｏ〜ＢＯ７を−Ｈ−にプリチャージする。次に反転プリ
チャージ制御信号ＮＰＣが“Ｈ“（すなわち、クロック
ＣＬＫが“Ｌ″）になると、プリチャージ用トランジス
タ７０〜７７が遮断し、前述の通り、ＡＤＯ−ＡＤ３の
内１つが”Ｌ”となるため対応するワード人力信号ＷＯ
−Ｗ３の１つが“Ｈ”となる。よって、マトリクス状に
配置された記憶用トランジスタ３０〜６７の内、“Ｈ−
となったワード入力信号の入力されているゲートが導通
するため、ビット出力信号ＤＯＯ−ＤＯ７の内、導通し
た記憶用トランジスタのトレインが接続されているもの
については“Ｌ゛に引き落とされ、同トランジスタのド
レインが接続されていないものは”Ｈ”が保持される。In the memory cell array circuit network, first, the clock CLK
During the period when the precharge control signal NPC, which is inverted by the precharge signal buffer circuit 6, is "L", the precharge transistors 70 to 77 are conductive, and the bit output signal BO
Precharge O to BO7 to -H-. Next, when the inverted precharge control signal NPC becomes "H" (that is, the clock CLK becomes "L"), the precharge transistors 70 to 77 are cut off, and as described above, one of ADO-AD3 becomes "L". Therefore, the corresponding word human signal WO
-One of W3 becomes "H". Therefore, among the memory transistors 30 to 67 arranged in a matrix, "H-
Since the gate to which the word input signal that has become conductive becomes conductive, the bit output signal DOO-DO7 to which the conductive storage transistor train is connected is pulled to "L", and the transistor "H" is held for those whose drains are not connected.
例えば第８図に示すように、アドレス入力信号Ａ３＝Ａ
４＝”Ｌ″の場合、ＣＬＫ＝“Ｈ゛の期間ではＤＯＯ，
ＤＯＩはプリチャージされ、“Ｈ“となり、ＣＬＫ＝“
Ｌ′の期間ではＷＯ＝“Ｉ（″であるから、記憶用トラ
ンジスタ３０のドレインが接続されていないビット出力
信号ＤＯＯはＨ”が保持され、記憶用トランジスタ３１
のドレインが接続されているＤＯＩは”Ｌ“に引き落と
される。このようにして、ＷＯ−“Ｈ−の場合は、ＤＯ
Ｏ＝”Ｈ″ＤＯ１＝”Ｌ″ＤＯ２＝”Ｈ″Ｄ Ｏ’ ３
＝”Ｌ″ＤＯ４＝”Ｌ″ＤＯ５＝”Ｈ″Ｄ０６−“Ｉ（
“ＤＯ７＝”Ｈ”が出力される。For example, as shown in FIG. 8, address input signal A3=A
4="L", DOO during CLK="H" period,
DOI is precharged and becomes “H”, and CLK="
During the period L', since WO="I("), the bit output signal DOO to which the drain of the storage transistor 30 is not connected is held at H, and the storage transistor 31
The DOI to which the drain of is connected is pulled down to "L". In this way, if WO-“H-, DO
O=”H”DO1=”L”DO2=”H”D O' 3
=”L”DO4=”L”DO5=”H”D06-”I(
“DO7="H" is output.
５個のメモリセルアレイ回路網７〜１１から出力される
８ビツトのビット出力信号は、５個の８人力Ｙ−アドレ
スデコード回路網１２〜１６へそれぞれ入力され、アド
レス入力信号の下位３ビツトＡｏ”−Ａ２によって８ビ
ツトの内からそれぞれ１ビツトが選択され、計５ビット
のデータ出力信号Ｄｏ〜Ｄ４となる。The 8-bit bit output signals output from the five memory cell array circuit networks 7 to 11 are input to the five 8-power Y-address decoding circuit networks 12 to 16, respectively, and the lower three bits of the address input signal Ao'' -A2 selects one bit from each of the eight bits, resulting in a total of five bits of data output signals Do to D4.
発明が解決しようとする課題
しかしながら上記従来の構成では、プリチャージが外部
入力クロックによって制御されており、プリチャージ期
間、すなわち、ＣＬＫ−“Ｈ”の期間が固定であったた
め、メモリセルアレイ回路網においてすでにビット出力
信号ＢＯＯ〜ＢＯ７のプリチャージが完了していてもプ
リチャージ期間が終了するまでは読出し動作が行なえず
、プリチャージ完了（第８図の１＋）から読出し開始（
同ｔ２）までの時間が有効利用できないため高速化でき
ないという問題点があった。Problems to be Solved by the Invention However, in the above conventional configuration, precharging is controlled by an external input clock, and the precharging period, that is, the period of CLK-“H” is fixed, so that the memory cell array circuit network Even if the precharging of the bit output signals BOO to BO7 has already been completed, the reading operation cannot be performed until the precharging period ends, and reading starts (
There was a problem in that the time up to t2) could not be used effectively, so the speed could not be increased.
本発明は上記従来の問題点を解決するもので、ビット出
力信号Ｂｏｏ−ＢＯ７のプリチャージの完了後、直ちに
読出し動作を行なうことのできる記憶装置を提供するこ
とを目的とする。SUMMARY OF THE INVENTION The present invention is intended to solve the above-mentioned conventional problems, and an object of the present invention is to provide a memory device that can perform a read operation immediately after the precharging of the bit output signal Boo-BO7 is completed.
課題を解決するための手段
この目的を達成するために本発明の記憶装置は、ビット
出力信号がプリチャージを完了していることを検知し、
プリチャージ期間と読出し期間を効率良く切替えるため
、疑似メモリセルアレイ回路およびプリチャージ制御回
路を有している。Means for Solving the Problems To achieve this object, the storage device of the present invention detects that the bit output signal has completed precharging,
In order to efficiently switch between the precharge period and the read period, a pseudo memory cell array circuit and a precharge control circuit are provided.
作用
この構成によって、疑似メモリセルアレイ回路がプリチ
ャージを完了したことをプリチャージ制御回路に伝え、
このプリチャージ制御回路がプリチャージ制御信号を切
替え、直ちに読出し動作を開始するため、より高速化を
図ることができる。Effect: With this configuration, the pseudo memory cell array circuit notifies the precharge control circuit that precharging has been completed,
Since this precharge control circuit switches the precharge control signal and immediately starts the read operation, higher speed can be achieved.
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。EXAMPLE Hereinafter, an example of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例におけるアドレス入力５ビ
ツト、データ出力５ビツトの記憶装置のブロック図であ
る。第１図において、８０は疑似メモリセルアレイ回路
、８１はプリチャージ制御回路である。なお、１はＸ−
アドレスデコード回路網であり、第５図に示した従来例
では外部人力りロックＣＬＫを入力している所に、本実
施例ではプリチャージ制御信号ＰＣを入力している。ま
た、２〜５はアドレスバッファ回路、６はプリチャージ
バッファ回路、７〜１１はメモリセルアレイ回路網、１
１〜１６はＹ−アドレスデコード回路網である。次に疑
似メモリセルアレイ回路の一例を第２図に示す。第２図
において８２〜８５は疑似記憶用トランジスタ、８６は
プリチャージ用トランジスタであり、信号名ＮＰＣ，Ｓ
、ＷＯ〜Ｗ３は第１図に対応している。また、プリチャ
ージ制御回路を第３図に示す。第３図において、８７は
インバータ回路、８８はＲ−３（リセット−セット）フ
リップフロップ回路、８９は２人力ＡＮＤ回路であり、
各信号名は第１図に対応している。なお、タイミングチ
ャートの一例を第４図に示す。FIG. 1 is a block diagram of a storage device with 5 bits of address input and 5 bits of data output in one embodiment of the present invention. In FIG. 1, 80 is a pseudo memory cell array circuit, and 81 is a precharge control circuit. In addition, 1 is X-
In the address decoding circuit network, in the conventional example shown in FIG. 5, the external manual lock CLK is input, but in this embodiment, the precharge control signal PC is input. Further, 2 to 5 are address buffer circuits, 6 is a precharge buffer circuit, 7 to 11 are memory cell array circuit networks, and 1
1-16 are Y-address decoding circuitry. Next, an example of a pseudo memory cell array circuit is shown in FIG. In FIG. 2, 82 to 85 are pseudo memory transistors, 86 is a precharge transistor, and the signal names are NPC, S
, WO to W3 correspond to FIG. Further, a precharge control circuit is shown in FIG. In FIG. 3, 87 is an inverter circuit, 88 is an R-3 (reset-set) flip-flop circuit, and 89 is a two-man power AND circuit.
Each signal name corresponds to FIG. Incidentally, an example of a timing chart is shown in FIG. 4.
次に、このように構成された記憶装置について、その動
作を説明する。Next, the operation of the storage device configured as described above will be explained.
まずプリチャージ制御回路８１において、外部入力クロ
ックＣＬ Ｋが“Ｌ”の時（第４図ｔｏ以前）、クロッ
クＣＬ Ｋは反転されてＲ−Ｓフリップフロップ８８（
以下Ｒ８ＦＦと略す）のリセット端子に入力されている
ので、このＲ８ＦＦ８８の出力はリセットされ、出力Ｑ
＝“Ｉ（”となっており、また２人力ＮＡＮＤ８９の出
力であるプリチャージ制御信号ＰＣは”Ｌ”となってい
る。クロックＣＬＫが”Ｌ″からＨ″に変わると（第４
図ｔｏ） 、出力Ｑはプリチャージ検知信号Ｓが”Ｈ”
にならない限り変化せず、２人力ＮＡＮＤ８つの出力Ｐ
Ｃは”Ｈ“となり、プリチャージ動作が始まる。First, in the precharge control circuit 81, when the external input clock CLK is "L" (before FIG. 4), the clock CLK is inverted and the R-S flip-flop 88 (
(hereinafter abbreviated as R8FF), the output of this R8FF88 is reset and the output Q
= "I(", and the precharge control signal PC, which is the output of the two-man NAND89, is "L". When the clock CLK changes from "L" to H" (the fourth
Figure to), the output Q is when the precharge detection signal S is “H”
It does not change unless it becomes 2-man NAND 8 outputs
C becomes "H" and the precharge operation begins.
次に疑似メモリセルアレイ回路８０では、メモリセルア
レイ回路網７〜１１のプリチャージ動作（読出し動作）
を疑似的に行なっており、読出し期間（第４図ｔｏ以前
）では、ワード入力信号ＷＯ−Ｗ３のどれか１つが−Ｈ
″となっているので、疑似記憶用トランジスタ８２〜８
５によってプリチャージ検知信号Ｓは必ず“Ｌ“に引き
落とされている。プリチャージ制御信号ＰＣが−Ｌ−か
ら“Ｈ′に変わりプリチャージ動作が始まるとく第４図
ｔｏ）、プリチャージ制御信号ＰＣの反転信号ＮＰＣが
”Ｌ−となるのでプリチャージ用トランジスタ８６が導
通し、プリチャージ検知信号Ｓは、負荷容量の影響で徐
々に”Ｌ−から”Ｈ”へとプリチャージされてゆ（（第
４図ｔｏ＝ｔ＋）。Next, in the pseudo memory cell array circuit 80, a precharge operation (read operation) of the memory cell array circuit networks 7 to 11 is performed.
is performed in a pseudo manner, and during the read period (before FIG. 4), one of the word input signals WO-W3 becomes -H.
'', the pseudo memory transistors 82 to 8
5, the precharge detection signal S is always pulled down to "L". When the precharge control signal PC changes from -L- to "H' and the precharge operation starts, the inverted signal NPC of the precharge control signal PC becomes "L-", so the precharge transistor 86 becomes conductive. However, the precharge detection signal S is gradually precharged from "L-" to "H" due to the influence of the load capacitance ((to=t+ in FIG. 4).
ここで言う負荷容量は、疑似記憶用トランジスタ８２〜
８５の接合容量と、プリチャージ検知信号Ｓの配線容量
とが大半であり、これらはメモリセルアレイ回路網の各
ビット出力信号線のものと比較して同等若しくはそれ以
上の値を取るため、この疑似メモリセルアレイ回路がプ
リチャージを完了した時点で、メモリセルアレイ回路網
もすべてプリチャージを完了している。The load capacitance referred to here is the pseudo memory transistor 82~
The junction capacitance of 85 and the wiring capacitance of the precharge detection signal S are the majority, and these have values equal to or greater than those of each bit output signal line of the memory cell array circuit network. When the memory cell array circuit completes precharging, all of the memory cell array circuits have also completed precharging.
プリチャージ検知信号Ｓが−Ｈ”に達するとプリチャー
ジ完了でく第４図ｔ１）、プリチャージ制御回路８１に
おいてＲ３ＦＦ８８がセットされ、可−”Ｌ”となる。When the precharge detection signal S reaches -H", precharging is completed (t1 in FIG. 4), R3FF88 is set in the precharge control circuit 81, and becomes "L".
よって外部入力クロックＣＬＫがＨ”であってもプリチ
ャージ制御信号ＰＣは”Ｌ“となり、直ちに読出し動作
を開始する。その後クロックＣＬ Ｋが“Ｌ“に変わっ
ても、各回路の動作はプリチャージ制御信号ＰＣに依存
しているため、Ｒ３ＦＦ８８がリセットされるのみで、
他は読出し動作を続ける（第４図ｔｌ以後〉。Therefore, even if the external input clock CLK is "H", the precharge control signal PC becomes "L" and the read operation starts immediately.Even if the clock CLK changes to "L" thereafter, the operation of each circuit is not precharged. Since it depends on the control signal PC, only R3FF88 is reset,
Others continue the read operation (after t1 in FIG. 4).
プリチャージ制御回路、疑似メモリセルアレイ回路以外
の回路の動作についてはプリチャージ期間、読出し期間
が、従来例においてクロックＣＬＫで制御されていたも
のが本実施例ではプリチャージ制御信号ＰＣによって制
御されている点に注意する必要がある。Regarding the operations of circuits other than the precharge control circuit and the pseudo memory cell array circuit, the precharge period and read period were controlled by the clock CLK in the conventional example, but in this embodiment, they are controlled by the precharge control signal PC. It is necessary to pay attention to this point.
なお、上記実施例では、アドレス入力５ビツト、データ
出力５ビツトとしたが、入出力共に他のビット数であっ
ても、内部回路の段数を必要な数にすれば良（、アドレ
ス人力５ビ・ントを上位２ビツト、下位３ビツトに振り
分けたが、他の振り分は方でもかまわない。In the above embodiment, the address input is 5 bits and the data output is 5 bits, but even if the input and output bits are other bits, the number of internal circuit stages may be set to the required number (the address input is 5 bits manually).・Although the bits are distributed into the upper 2 bits and the lower 3 bits, the other distributions may be changed.
また、上記実施例では、読出し専用メモリの回路例につ
いて示したが、プリチャージ動作を必要とする回路であ
れば書き込み読み出しメモリ（ＲＡＭ）などにおいても
同様の回路構成を実現できることは言うまでもない。Further, in the above embodiment, a circuit example of a read-only memory is shown, but it goes without saying that a similar circuit configuration can be realized in a read/write memory (RAM) or the like as long as the circuit requires a precharge operation.
発明の効果
本発明によれば、疑似メモリセルアレイ回路と、プリチ
ャージ制御回路を用いることにより、メモリセルアレイ
回路網のプリチャージ期間を必要最小限にし、読出し期
間をより長く取ることができるため、外部入力クロック
を高速化することが可能な、優れた記憶装置を実現でき
−る。Effects of the Invention According to the present invention, by using the pseudo memory cell array circuit and the precharge control circuit, the precharge period of the memory cell array circuit network can be minimized and the read period can be made longer. An excellent storage device that can speed up the input clock can be realized.
第１図は本発明の一実施例における記憶装置の発明の第
１図の実施例におけるタイミングチャート、第５図は従
来の記憶装置のブロック図、第６図はアドレスデコード
回路網図、第７図はメモリセルアレイ回路網図、第８図
は従来の記憶装置におけるタイミングチャートである。
１・・・・・・アドレスデコード回路網、２〜５・・・
・・・アドレスバッファ回路、６・・・・・・プリチャ
ージ信号バッファ、７〜１１・・・・・・メモリセルア
レイ回路網、１２〜１６・・・・・・８人力Ｙ−アドレ
スデコーダ、１７〜２１・・・・・・インバータ回路、
２２〜２５・・・・・・３人力ＮＡＮＤ回路、３０〜６
７・・・・・・記憶用ｒ）チャネルトランジスタ、７０
〜７７・・・・・・プリチャージ用ｐチャネルトランジ
スタ、８０・・・・・・疑似メモリセルアレイ回路、８
１・・・・・・プリチャージ制御回路、８２〜８５・・
・・・・疑似記憶用トランジスタ、８６・・・・・・プ
リチャージ用トランジスタ、８７・・・・・・インバー
タ回路、８８・・・・・・Ｒ−Ｓフリ・ツブフロップ回
路、８９・・・・・・２人力ＡＮＤ回路。
代理人の氏名 弁理士 粟野重孝 はか１名蘂２図
第 ３ 図
ｑ
／
第４図
ブリシージ 読出し
第６図
ＣＬＫ Ａ４ Ａ３
第 ８ 図
ｔＩ プ（ノテＸ−シ充了
龜 読出し開法FIG. 1 is a timing chart of the storage device according to an embodiment of the present invention shown in FIG. 1, FIG. 5 is a block diagram of a conventional storage device, FIG. 6 is an address decoding circuit network diagram, and FIG. The figure is a memory cell array circuit network diagram, and FIG. 8 is a timing chart in a conventional memory device. 1...Address decoding circuit network, 2-5...
...Address buffer circuit, 6...Precharge signal buffer, 7-11...Memory cell array circuit network, 12-16...8 Manual Y-address decoder, 17 ~21...Inverter circuit,
22~25...3 human powered NAND circuit, 30~6
7... Memory r) channel transistor, 70
~77... P-channel transistor for precharging, 80... Pseudo memory cell array circuit, 8
1... Precharge control circuit, 82-85...
... Pseudo memory transistor, 86 ... Precharge transistor, 87 ... Inverter circuit, 88 ... R-S flip-flop circuit, 89 ... ...Two-man AND circuit. Name of Agent Patent Attorney Shigetaka Awano Number 1 Figure 2 Figure 3 Figure q / Figure 4 Brisige Reading Figure 6 CLK A4 A3 Figure 8 tI Pu (Note
Claims (2)
入力とする疑似メモリセルアレイ回路のプリチャージ検
知信号を入力とするプリチャージ制御回路により、制御
することを特徴とする記憶装置。(1) A storage device characterized in that a precharge operation period is controlled by a precharge control circuit that receives a precharge detection signal of a pseudo memory cell array circuit that receives a precharge signal as an input.
ジ信号と、全ワード入力信号とにより構成されているこ
とを特徴とする請求項（１）記載の記憶装置。(2) The memory device according to claim (1), wherein the input of the pseudo memory cell array circuit is constituted by a precharge signal and a whole word input signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312217A JPH02158997A (en) | 1988-12-09 | 1988-12-09 | Storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63312217A JPH02158997A (en) | 1988-12-09 | 1988-12-09 | Storage device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02158997A true JPH02158997A (en) | 1990-06-19 |
Family
ID=18026603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63312217A Pending JPH02158997A (en) | 1988-12-09 | 1988-12-09 | Storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02158997A (en) |
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| JP2004502267A (en) * | 2000-07-07 | 2004-01-22 | モサイド・テクノロジーズ・インコーポレイテッド | High-speed DRAM architecture with uniform access latency |
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1988
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