JPH0215356A - Signal bus separating structure - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号バスの不所望な負荷を低減するための信号
バス分離構造に関し、例えばシングルチップマイクロコ
ンピュータや周辺ＬＳＩに適用して有効な技術に関する
ものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a signal bus separation structure for reducing undesired loads on signal buses, and is an effective technology applicable to, for example, single-chip microcomputers and peripheral LSIs. It is related to.
シングルチップマイクロコンピュータや周辺■。 Single-chip microcomputers and peripherals ■.
ＳＨなどの内部バス構成は従来−船釣に単一バス方式と
され、中央処理装置やダイレクトメモリアクセスコント
ローラなどのバスマスタモシルニールと、メモリやタイ
マなどのバススレーブモジュールが１つの共通バスに接
続されている。単一バス構成を適用したシングルチップ
マイクロコンピュータについて記載された文献の例とし
ては昭和６０年３月株式会社日立製作所発行のｒＨＤ６
４１８０ユーザーズマニュアルＪＰ３〜Ｐ３８９がある
。The internal bus configuration of SH etc. has traditionally been a single bus system for boat fishing, with bus master modules such as the central processing unit and direct memory access controller, and bus slave modules such as memory and timers connected to one common bus. has been done. An example of a document describing a single-chip microcomputer using a single bus configuration is rHD6 published by Hitachi, Ltd. in March 1985.
There are 4180 user's manuals JP3 to P389.
一方、ＬＳＩの論理が複雑化もしくは集積度が増大する
につれてＬＳＩの機能診断や選別のための回路構成を予
め備えた診断技術が採り入れられるようになってきてい
る。例えば１９８３年の工ｎｔｅｒｎａｔｉｏｎａｌ
Ｔｅ５ｔ ＣｏｎｆｅｒｅｎｃｅにおけるｒＴｈｅ
ＭＣ６８０４Ｐ２Ｂｕｉｉｔｉｎｓｅｌｆｔｅｓｔ
Ｊで論じられているように診断専用レジスタを予め所定
機能モジュールの内部バスに結合しておく。On the other hand, as the logic of LSIs becomes more complex or the degree of integration increases, diagnostic techniques that are equipped with circuit configurations for functional diagnosis and selection of LSIs have come into use. For example, in 1983, the international
rThe at Te5t Conference
MC6804P2Buiitinselftest
A diagnostic-only register is previously coupled to the internal bus of a given functional module, as discussed in J.
しかしながら、ＱＬ−の信号バスを共有するバススレー
ブモジュールの数が増えると、これに比例して信号バス
が長くなる。同様に診断用レジスタなどの診断回路を予
め設けておくと、その分だけ機能モジュール内配線が長
くなる。機能モジュールを結合する信号バスや機能モジ
ュール内配線は抵抗成分や容量成分を持ち、それらの長
さが増えるに従って不所望な負荷が増大する。このよう
な負荷は信号伝播遅延によるアクセスタイムやサイクル
タイムの増大を招く上、そのような伝播遅延時間は機能
モジュールの数や機能モジュール内の診断用レジスタの
数によってまちまちとなり、ＬＳＩをアプリケ・−ジョ
ンスペシフィック方式で展開する場合のタイミング設計
も複雑になるという問題のあることが本発明者によって
明らかにされた。However, as the number of bus slave modules that share the QL- signal bus increases, the signal bus becomes proportionally longer. Similarly, if a diagnostic circuit such as a diagnostic register is provided in advance, the wiring within the functional module becomes longer. Signal buses that connect functional modules and wiring within functional modules have resistance and capacitance components, and as their lengths increase, undesirable loads increase. Such a load causes an increase in access time and cycle time due to signal propagation delay, and the propagation delay time varies depending on the number of functional modules and the number of diagnostic registers in the functional module, making it difficult for LSI to be used in applications. The present inventor has revealed that there is a problem in that the timing design when expanding using the John-specific method also becomes complicated.
本発明の目的は、信号バスの不所望な負荷を低減するこ
とができ、また、ＬＳＩをアプリケーションスペシフィ
ック方式などで展開する場合のタイミング設計も容易化
することができる信号バス分離構造を提供することにあ
る。SUMMARY OF THE INVENTION An object of the present invention is to provide a signal bus separation structure that can reduce undesired loads on signal buses and also facilitate timing design when LSIs are developed in an application-specific manner. It is in.
本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、夫々バススレーブモジュールを結合したペリ
フェラル信号バスを多重化し、バスマスタモジュールが
アクセス対象とするバススレーブモジュールの結合され
ているペリフェラル信号バスをバスマスタモジュールに
選択的に接続するマルチプレクサを設けたものである。That is, a multiplexer is provided for multiplexing the peripheral signal buses connected to the bus slave modules, and selectively connecting the peripheral signal buses connected to the bus slave modules to be accessed by the bus master module to the bus master module. .
また、機能モジュール内などにおける同一系列の信号バ
スをその途中から選択的に接続分離可能なスイッチ回路
を設け、スイッチ回路によって分離され得る信号バス後
段には、テストモードのような特定動作モードでのみ利
用される診断用レジスタなどの回路を結合して、信号バ
スの一部を必要に応じて切り離し可能にするものである
。In addition, a switch circuit is provided that can selectively connect and separate signal buses of the same series within a functional module, etc., from the middle of the signal bus. It connects circuits such as diagnostic registers to be used, and makes it possible to disconnect part of the signal bus as necessary.
上記した手段によれば、ペリフェラル信号バスを多重化
して選択可能とすることは、アクセスに際して駆動され
るべき信号バスの実効長さをその多重化数に応じて低減
するように働く。また、同一系列の信号バスを特定動作
モード以外途中から分離しておくことは、当該動作モー
ド以外のシステム動作で駆動されるべき信号バスの実効
長さを短くするように働く。これらにより、信号バスに
おける不所望な負荷の低減を達成し、さらには全体的に
要求されるシステム構成に対して１つのペリフェラル信
号バスを共有するバススレーブモジュールの数を規制す
ることができるようになって、ＬＳＩをアプリケーショ
ンスペシフィック方式などで展開する場合のタイミング
設計の容易化を達成する。According to the above means, multiplexing the peripheral signal buses to make them selectable serves to reduce the effective length of the signal bus to be driven during access in accordance with the number of multiplexes. Further, separating the signal buses of the same series from the middle except in a specific operation mode works to shorten the effective length of the signal bus to be driven in system operations other than the specific operation mode. These allow the reduction of undesired loads on the signal bus and also the ability to regulate the number of bus slave modules sharing one peripheral signal bus for the overall required system configuration. This facilitates timing design when LSI is developed in an application-specific manner.
第１図には本発明の一実施例であるシングルチップマイ
クロコンピュータのブロック図が示される。同図に示さ
れるシングルチップマイクロコンピュータは、公知の半
導体集積回路製造技術によってシリコン基板のような１
個の半導体基板に形成される。FIG. 1 shows a block diagram of a single-chip microcomputer that is an embodiment of the present invention. The single-chip microcomputer shown in the figure is manufactured using a single chip such as a silicon substrate using known semiconductor integrated circuit manufacturing technology.
formed on individual semiconductor substrates.
第１図に示されるシングルチップマイクロコンピュータ
は、特に制限されないが、パススレーブモジュールとし
てパラレル入出力回路２やシリアル入出力回路３などを
結合した第１ペリフェラル信号バス４と、バススレーブ
モジュールとしてタイマ５やＲＡＭ （ランダム・アク
セス・メモリ）で成るようなメモリ６などを結合した第
２ペリフエラル信号バス７とを、２重化して持ち、バス
マスタモジュールとしてのＣＰＵ （セントラル・プロ
セッシング・ユニット）１がアクセス対象とするバスス
レーブモジュールの結合されているペリフェラル信号バ
ス４又は７をＣＰＵＩに選択的に接続するマルチプレク
サ８を備えて構成される。The single-chip microcomputer shown in FIG. 1 has a first peripheral signal bus 4 that combines a parallel input/output circuit 2, a serial input/output circuit 3, etc. as a path slave module, and a timer 5 as a bus slave module, although this is not particularly limited. It has a redundant second peripheral signal bus 7 that combines a memory 6 such as RAM (Random Access Memory), etc., and is accessed by the CPU (Central Processing Unit) 1 as a bus master module. A multiplexer 8 selectively connects the peripheral signal bus 4 or 7 connected to the bus slave module to the CPUI.
上記第１ペリフエラル信号バス４は、データバス１０、
アドレスバス１１、及びコントロールバス１２から成り
、第２ペリフエラル信号バス７は。The first peripheral signal bus 4 includes a data bus 10,
The second peripheral signal bus 7 consists of an address bus 11 and a control bus 12.
データバス１３．アドレスバス１４．及びコントロール
バス１５から成る。Data bus 13. Address bus14. and a control bus 15.
上記マルチプレクサ８は、特に制限されないが、データ
、アドレス信号、及び制御信号のために夫々別的に設け
られたバススイッチ回路１６〜１８と、バススイッチ回
路６〜１８を制御するアドレスデコーダ１９を含む。The multiplexer 8 includes, but is not particularly limited to, bus switch circuits 16 to 18 provided separately for data, address signals, and control signals, and an address decoder 19 that controls the bus switch circuits 6 to 18. .
バススイッチ回路１６はＣＰＵＩのデータ人出力端子に
結合されるデータバス２０を上記データバス１０又はデ
ータバス１３に選択接続する。バススイッチ回路１７は
ＣＰＵＩのアドレス信号出力端子に結合されたアドレス
バス２１を上記アドレスバス１１又はアドレスバス１４
に選択接続する。バススイッチ回路１８はＣＰＵ１の制
御信号入出力端子に結合されたコントロールバス２２を
上記コントロールバス１２又はコントロールバス１５に
選択接続する。ＣＰＵＩが出力するアドレス信号の内の
１ビツトＡｉは、第１ペリフエラル信号バス４に結合さ
れたバススレーブモジュール又は第２ペリフエラル信号
バス７に結合されたバススレーブモジュールの何れを選
択するかを意味する信号とみなされる。アドレスデコー
ダ１９は、そのビットＡｉのレベルに従った制御信号φ
を生成してバススイッチ回路１６〜１８による第１ペリ
フエラル信号バス４側又は第２ペリフエラル信号バス７
側への選択接続を制御する。The bus switch circuit 16 selectively connects the data bus 20 coupled to the data output terminal of the CPUI to the data bus 10 or the data bus 13. The bus switch circuit 17 connects the address bus 21 connected to the address signal output terminal of the CPUI to the address bus 11 or the address bus 14.
Select to connect. The bus switch circuit 18 selectively connects the control bus 22 coupled to the control signal input/output terminal of the CPU 1 to the control bus 12 or the control bus 15. One bit Ai of the address signal output by the CPUI means selecting either the bus slave module coupled to the first peripheral signal bus 4 or the bus slave module coupled to the second peripheral signal bus 7. It is considered a signal. The address decoder 19 outputs a control signal φ according to the level of its bit Ai.
to the first peripheral signal bus 4 side or the second peripheral signal bus 7 by the bus switch circuits 16 to 18.
Control selective connections to the side.
例えば、ＣＰＵＩがパラレル入出力回路２をアクセスす
るとき、データバス２０、アドレスバス２１、及びコン
トロールバス２２は第１ペリフエラル信号バス４に接続
される。したがって、パラレル入出力回路２のアクセス
に際して第２ペリフエラル信号バス７は駆動されず、当
該アクセスに際して駆動されるべき信号バスの実効長さ
もしくは実効負荷は、ペリフェラル信号バスの多重化数
に応じて概ね全体の半分に減じられる。この関係はどの
バススレーブモジュールがアクセスされる場合にも同様
とされる。For example, when the CPUI accesses the parallel input/output circuit 2, the data bus 20, address bus 21, and control bus 22 are connected to the first peripheral signal bus 4. Therefore, the second peripheral signal bus 7 is not driven when the parallel input/output circuit 2 is accessed, and the effective length or effective load of the signal bus to be driven when accessing the parallel input/output circuit 2 is roughly determined according to the number of multiplexed peripheral signal buses. reduced to half of the total. This relationship holds true no matter which bus slave module is accessed.
第２図にはタイマ５の内部構成例がデータ系に着目して
示される。FIG. 2 shows an example of the internal configuration of the timer 5, focusing on the data system.
データ人出力バッファ２５を介してデータバス１３に結
合された内部データバス２６は、スイッチ回路２７によ
ってその途中から選択的に接続分離可能になっている。The internal data bus 26 coupled to the data bus 13 via the data output buffer 25 can be selectively connected or disconnected from the middle by a switch circuit 27.
スイッチ回路２７は第３図に示されるようにｐチャンネ
ル型ＭＯ８ＦＥＴＱ１とｎチャンネル型ＭＯＳＦＥＴＱ
２とを並列接続して成るトランスファゲートを内部デー
タバス２６の各信号線毎に設けて構成したりすることが
できる。スイッチ回路２７によって分離され得る内部デ
ータバス２６の前段には、タイマを構成するためのカウ
ンタ２８やコンパレータ２９さらには各種コントロール
レジスタ３０やステータスレジスタ３１などの回路ブロ
ックが結合される。内部データバス２６の後段には、特
に制限されないが、テストモードでのみ利用される診断
用レジスタ３２．３３などの回路ブロックが結合されて
いる。スイッチ回路２７は、特に制限されないが、外部
から供給されるテストモード信号ＴＥＳＴがアサートさ
れることに呼応してオン状態を採り。The switch circuit 27 includes a p-channel type MO8FETQ1 and an n-channel type MOSFETQ as shown in FIG.
It is also possible to provide a transfer gate for each signal line of the internal data bus 26, in which the internal data bus 26 has two transfer gates connected in parallel. Circuit blocks such as a counter 28 and a comparator 29 constituting a timer, as well as various control registers 30 and status registers 31 are coupled to the front stage of the internal data bus 26 which can be separated by the switch circuit 27. Circuit blocks such as diagnostic registers 32 and 33, which are used only in the test mode, are coupled to the downstream stage of the internal data bus 26, although this is not particularly limited. Although not particularly limited, the switch circuit 27 is turned on in response to assertion of a test mode signal TEST supplied from the outside.
内部データバス２６の前段と後段とを導通に制御する。The front and rear stages of the internal data bus 26 are controlled to be conductive.
したがって、テストモード以外のシステム動作では利用
されることのない診断用レジスタ３２．３３などの回路
ブロックが結合されている内部データバス２６の後段は
、テストモード以外では内部データバス２６の前段から
分離される。したがって、テストモード以外の動作モー
ドで駆動されるべき内部データバス２６の実効長さは短
くされる。Therefore, the latter stage of the internal data bus 26 to which circuit blocks such as diagnostic registers 32 and 33, which are not used in system operations other than the test mode, are coupled is separated from the previous stage of the internal data bus 26 in other than the test mode. be done. Therefore, the effective length of internal data bus 26 to be driven in operating modes other than test mode is shortened.
上記実施例によれば以下の作用効果を得るものである。According to the above embodiment, the following effects can be obtained.
（１）第１ペリフエラル信号バス４及び第２ペリフエラ
ル信号バス７によりペリフェラル信号バスを２重化し、
ＣＰ Ｕ １がアクセス対象とするバススレーブモジュ
ールの結合されたペリフェラル信号バスをマルチプレク
サ８によってＣＰＵＩに選択的に接続することにより、
アクセスに際して駆動されるべき信号バスの実効負荷を
、ペリフェラル信号バスの多重化数に応じて概ね全体の
半分に減じることができる。(1) The peripheral signal bus is duplicated by the first peripheral signal bus 4 and the second peripheral signal bus 7,
By selectively connecting the combined peripheral signal buses of the bus slave modules to be accessed by the CPU 1 to the CPU I by the multiplexer 8,
The effective load of the signal bus to be driven during access can be reduced to about half of the total depending on the number of multiplexed peripheral signal buses.
（２）上記作用効果より、論理規模の増大によってバス
スレーブモジュールの数が増えても、シングルチップマ
イクロコンピュータの動作サイクルさらにはアクセスサ
イクルを高速に維持することができる。(2) As a result of the above effects, even if the number of bus slave modules increases due to an increase in the logical scale, the operation cycle and access cycle of the single-chip microcomputer can be maintained at high speed.
（３）上記作用効果（１）より、シングルチップマイク
ロコンピュータ全体的に要求されるシステム構成に対し
て１つのペリフェラル信号バスを共有するバススレーブ
モジュールの数を規制することができるようになる。し
たがって、当該ＬＳＩをアプリケーションスベシフイン
ク方式などで展開する場合の動作サイクルやアクセスサ
イクルを統一化することができ、これによって、アプリ
ケーションスペシフィック展開に際してのタイミング設
計を容易化することができる。(3) From the above effect (1), it becomes possible to restrict the number of bus slave modules that share one peripheral signal bus with respect to the system configuration required for the entire single-chip microcomputer. Therefore, it is possible to unify the operation cycle and access cycle when the LSI is developed using an application-specific method, etc., and thereby, it is possible to simplify the timing design for application-specific development.
（４）テストモード以外のシステム動作では利用される
ことのない診断用レジスタ３２．３３などの回路ブロッ
クが結合されている内部データバス２６の後段は、テス
トモード以外の動作モードでは内部データバス２６の前
段からスイッチ回路２７により分離されるから、テスト
モード以外の動作モードで駆動されるべき内部データバ
ス２６の実効長さが短くなって、不所望な負荷が低減さ
れる。したがって、機能診断や選別などのテス１−での
み利用される回路ブロックのための信号配線負荷がシス
テム動作速度を低下させる要因になるという事態を防止
することができる。尚、機能診断や選別などのテスｌ−
では内部信号配線の負荷は相対的に増えることになるが
、そのようなテスト動作では本質的に高速動作を要し、
ないため、信号配線負荷によるアクセスタイムの増大は
実質的に問題にならない。(4) In operation modes other than test mode, the internal data bus 26 is connected to circuit blocks such as diagnostic registers 32 and 33 that are not used in system operation other than test mode. Since the internal data bus 26 is separated from the previous stage by the switch circuit 27, the effective length of the internal data bus 26 to be driven in an operation mode other than the test mode is shortened, and undesired loads are reduced. Therefore, it is possible to prevent the signal wiring load for the circuit block used only in test 1-, such as functional diagnosis and selection, from becoming a factor in reducing system operating speed. In addition, tests such as functional diagnosis and selection
The load on internal signal wiring will increase relatively, but such test operations inherently require high-speed operation.
Therefore, increase in access time due to signal wiring load is not a substantial problem.
以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。Although the invention made by the present inventor has been specifically described above based on examples, the present invention is not limited thereto and can be modified in various ways without departing from the gist thereof.
上記実施例ではバスマスタモジュールをＣＰＵＬだけと
して説明したが、ダイレクト・メモリ・アクセス・コン
１−〇−ラなどその他のバスマスタモジュールを含むシ
ステム構成の場合には、当該その他のバスマスタモジュ
ールは上記データバス２０、アドレスバス２１、及びコ
ントロールバス２２に結合しておくことができる。In the above embodiment, the bus master module is explained as being only the CPU, but in the case of a system configuration that includes other bus master modules such as a direct memory access controller, the other bus master module is connected to the data bus 20. , address bus 21, and control bus 22.
スイッチ回路は機能モジュール内部に設けておく場合に
限定されず、所定のペリフェラル信号バスの中間部に配
置し、その後段に診断用機能モジュールを結合するよう
にしてもよい。The switch circuit is not limited to being provided inside the functional module, but may be placed in the middle of a predetermined peripheral signal bus, and a diagnostic functional module may be connected to the subsequent stage.
また、ペリフェラル信号バスの多重化数は２に限定され
ず最大限バススレーブモジュールの数だけ多重化するこ
とができる。なお、バススレーブモジュールの種類や構
成は」二記実施例に限定されず種々変更することができ
る。Furthermore, the number of peripheral signal buses to be multiplexed is not limited to two, but can be multiplexed by the maximum number of bus slave modules. Note that the type and configuration of the bus slave module are not limited to those in the second embodiment, and can be modified in various ways.
以」−の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるジングルチップマ
イクロコンピュ〜りに適用した場合について説明し、だ
が、本発明はそれに限定されず、その他の論理Ｌ Ｓ
Ｉやシステムボードなどに広く適用することができる。In the following explanation, the invention made by the present inventor will be mainly explained in the application field to jingle chip microcomputing, which is the background field of application, but the present invention is not limited thereto and may be applied to other applications. Logic L S
It can be widely applied to I, system boards, etc.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡噴に説明すれば下記の通りである。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
すなわち、ペリフェラル信片バスを多重化し。That is, multiplex the peripheral signal bus.
バスマスタモジュールがバススレーブモジュールをアク
セスするとき、これに対応するペリフェラル信号バスを
マルチプレクサがバスマスタモジュールに選択接続する
構成を有することにより、アクセスに際してｒ９Ａ動さ
れるべき信号バスの実効負荷をその多重化数に応じて低
減することができるという効果を得る。したがって、シ
ステム規模の増大によってバススレーブモジュールの数
が増えても、動作サイクルやアクセスサイクルを、高速
化することができる。When a bus master module accesses a bus slave module, by having a configuration in which a multiplexer selectively connects the corresponding peripheral signal bus to the bus master module, the effective load of the signal bus to be operated r9A at the time of access is reduced by the number of multiplexes. This has the effect that it can be reduced accordingly. Therefore, even if the number of bus slave modules increases due to an increase in system scale, the operation cycle and access cycle can be made faster.
そして、要求されるシステム構成に対して１つのペリフ
ェラル信号バスを共有するバススレーブモジュールの数
を規制することができるから、当該システムをアプリケ
ーションスペシフィック方式などで展開する場合の動作
サイクルやアクセスサイクルを統一化することができる
ようになり、これによって、アプリケーションスペシフ
ィック展開に際してのタイミング設計の容易化を達成す
るものである。Furthermore, since the number of bus slave modules that share one peripheral signal bus can be regulated for the required system configuration, the operation cycles and access cycles can be unified when the system is deployed in an application-specific manner. This makes it possible to simplify timing design during application-specific development.
また、同一系列の信号バスをその途中から選択的に接続
分離可能なスイッチ回路を設け、スイッチ回路によって
分離され得る信号バス後段には、テストモードのような
特定動作モードでのみ利用される診断用レジスタなどの
回路を結合して、信号バスの一部を必要に応じて切り離
し可能に構成することにより、同一系列の信号バスはテ
ストモードのような特定動作モード以外途中から分離さ
れることになり、当該動作モード以外のシステム動作で
駆動されるべき信号バスの実効長さが短くなって、信号
バスにおける不所望な負荷を低減することができるとい
う効果を得る。In addition, a switch circuit that can selectively connect and separate the signal buses of the same series from the middle is provided, and the latter part of the signal bus that can be separated by the switch circuit is used for diagnostic purposes only in a specific operation mode such as a test mode. By combining circuits such as registers and configuring a part of the signal bus so that it can be separated as necessary, signal buses of the same series can be separated from the middle except in specific operation modes such as test mode. , the effective length of the signal bus to be driven in system operations other than the operation mode is shortened, resulting in the effect that undesirable loads on the signal bus can be reduced.
第１図は本発明の一実施例であるシングルチップマイク
ロコンピュータのブロック図、第２図はスイッチ回路を
含む機能モジュルの内部構成例をデータ系に着目して示
すブロック図、第３図はスイッチ回路の一例を示す回路
図である。
１・・・ＣＰＵ、２・・・パラレル入出力回路、３・・
・シリアル入出力回路、４・・・第１ペリフエラル信号
バス、５・・・タイマ、６・・・メモリ、７・・・第２
ペリフエラル信号バス、８・・・マルチプレクサ、１０
，１３゜２０・・・データバス、１１，１４．２１・・
アドレスバス、１２．］、５．２２・・・コントロール
バス、１６〜１８・・・バススイッチ回路、１９由アド
レスデコーダ、２５・・データ人出カバソファ、２６・
・・内部データバス、２７・・・スイッチ回路、２８・
・・カウンタ、２９・・・コンパレータ、３０・・コン
トロールレジスタ、３１・・・ステータスレジスタ、３
２，３３・・・診断用レジスタ、ＴＥＳＴ・・・テスト
モード信号。Fig. 1 is a block diagram of a single-chip microcomputer that is an embodiment of the present invention, Fig. 2 is a block diagram showing an example of the internal configuration of a functional module including a switch circuit, focusing on the data system, and Fig. 3 is a block diagram of a switch circuit. FIG. 2 is a circuit diagram showing an example of a circuit. 1...CPU, 2...Parallel input/output circuit, 3...
・Serial input/output circuit, 4...first peripheral signal bus, 5...timer, 6...memory, 7...second
Peripheral signal bus, 8...Multiplexer, 10
,13゜20...data bus, 11,14.21...
address bus, 12. ], 5.22... Control bus, 16-18... Bus switch circuit, 19 Address decoder, 25... Data output cover sofa, 26.
・・Internal data bus, 27・・Switch circuit, 28・
...Counter, 29...Comparator, 30...Control register, 31...Status register, 3
2, 33...Diagnostic register, TEST...Test mode signal.
Claims (1)
リフェラル信号バスと、所望のバススレーブモジュール
をアクセス制御するバスマスタモジュールと、バスマス
タモジュールがアクセス対象とするバススレーブモジュ
ールの結合されたペリフェラル信号バスをバスマスタモ
ジュールに選択的に接続するマルチプレクサとを含んで
成るものであることを特徴とする信号バス分離構造。 ２、同一系列の信号バスをその途中から選択的に接続分
離可能なスイッチ回路を設け、スイッチ回路によって分
離され得る信号バス後段には特定動作モードでのみ利用
される回路が結合されて成るものであることを特徴とす
る信号バス分離構造。 ３、上記信号バスは機能モジュール内に含まれ、上記ス
イッチ回路によって分離され得る信号バス後段にはテス
トモードでのみ利用される診断用回路が結合されて成る
ものであることを特徴とする特許請求の範囲第２項記載
の信号バス分離構造。[Claims] 1. A plurality of peripheral signal buses each having a bus slave module connected thereto, a bus master module controlling access to a desired bus slave module, and a bus slave module connected to the bus slave module to be accessed by the bus master module. A signal bus separation structure comprising: a multiplexer for selectively connecting a peripheral signal bus to a bus master module. 2. A switch circuit that can selectively connect and separate signal buses of the same series from the middle thereof is provided, and a circuit that is used only in a specific operation mode is connected to the latter stage of the signal bus that can be separated by the switch circuit. A signal bus separation structure characterized by: 3. A patent claim characterized in that the signal bus is included in a functional module, and a diagnostic circuit used only in a test mode is coupled to a downstream stage of the signal bus that can be separated by the switch circuit. The signal bus separation structure according to item 2.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16629888A JPH0215356A (en) | 1988-07-04 | 1988-07-04 | Signal bus separating structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16629888A JPH0215356A (en) | 1988-07-04 | 1988-07-04 | Signal bus separating structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0215356A true JPH0215356A (en) | 1990-01-19 |
Family
ID=15828751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16629888A Pending JPH0215356A (en) | 1988-07-04 | 1988-07-04 | Signal bus separating structure |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0215356A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081863A (en) * | 1998-03-13 | 2000-06-27 | International Business Machines Corporation | Method and system for supporting multiple peripheral component interconnect PCI buses by a single PCI host bridge within a computer system |
| WO2001098880A1 (en) * | 2000-06-21 | 2001-12-27 | Nec Corporation | High-speed memory system |
| US7234011B2 (en) | 2003-12-17 | 2007-06-19 | Samsung Electronics Co., Ltd. | Advanced microcontroller bus architecture (AMBA) system with reduced power consumption and method of driving AMBA system |
-
1988
- 1988-07-04 JP JP16629888A patent/JPH0215356A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081863A (en) * | 1998-03-13 | 2000-06-27 | International Business Machines Corporation | Method and system for supporting multiple peripheral component interconnect PCI buses by a single PCI host bridge within a computer system |
| WO2001098880A1 (en) * | 2000-06-21 | 2001-12-27 | Nec Corporation | High-speed memory system |
| US7366821B2 (en) | 2000-06-21 | 2008-04-29 | Nec Corporation | High-speed memory system |
| US7234011B2 (en) | 2003-12-17 | 2007-06-19 | Samsung Electronics Co., Ltd. | Advanced microcontroller bus architecture (AMBA) system with reduced power consumption and method of driving AMBA system |
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