JPH02151938A - Program debugging system - Google Patents
Program debugging systemInfo
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- JPH02151938A JPH02151938A JP63305341A JP30534188A JPH02151938A JP H02151938 A JPH02151938 A JP H02151938A JP 63305341 A JP63305341 A JP 63305341A JP 30534188 A JP30534188 A JP 30534188A JP H02151938 A JPH02151938 A JP H02151938A
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- loop
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- branch instruction
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- 238000000034 method Methods 0.000 claims description 27
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- 230000004913 activation Effects 0.000 claims 2
- 238000004458 analytical method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、プログラムデバッグ方式に関し、特に情報処
理システムにおいてデバッグ対象プログラムの実行過程
を確認するプログラムデバッグ方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a program debugging method, and particularly to a program debugging method for checking the execution process of a debug target program in an information processing system.
従来、この種のプログラムデバッグ方式では、デバッグ
対象プログラムの要所要所にブレークポイント（−時中
断点）を設定しておき、ブレークポイントでの内部割込
みの発生によりデバッグ対象プログラムの実行過程を確
認していた。Conventionally, in this type of program debugging method, breakpoints (- breakpoints) are set at important points in the program to be debugged, and the execution process of the program to be debugged is checked by the occurrence of an internal interrupt at the breakpoint. was.
上述した従来のプログラムデバッグ方式では、ブレーク
ポイントを利用してデバッグ対象プログラムの実行過程
を確認していたので、デバッグ対象プログラムの流れを
予想しながらブレークポイントを逐次設定する必要があ
り、予想が外れるとブレークポインタで中断しないので
途中の実行過程が分からなくなってしまい、デバッグ対
象プログラムの実行を最初からやり直さなければならな
くなり、デバッグ効率の低下に結びつくという欠点があ
る。In the conventional program debugging method described above, breakpoints are used to check the execution process of the program to be debugged, so breakpoints must be set one after another while anticipating the flow of the program to be debugged, which can lead to unexpected results. Since the execution process is not interrupted at the break pointer, the execution process in the middle is lost, and the program to be debugged has to be executed again from the beginning, leading to a decrease in debugging efficiency.
また、従来のプログラムデバッグ方式では、デバッグ対
象プログラムによっては２つ以上の優先レベルで動作す
るものもあり、目的の優先レベルでの実行過程を調べる
ためには同一箇所に何度もブレークポインタを設定する
必要がでてくるので、デバッグ効率の低下に結びつくと
いう欠点がある。In addition, in conventional program debugging methods, some programs to be debugged operate at two or more priority levels, and in order to examine the execution process at the desired priority level, break pointers are set at the same location many times. This has the disadvantage that it leads to a decrease in debugging efficiency.
本発明の目的は、上述の点に鑑み、ブレークポイントの
設定を行わなくてもデバッグ対象プログラムの実行過程
を優先レベル毎に表示できるようにしてプログラムデバ
ッグ効率を向上させるプログラムデバッグ方式を提供す
ることにある。In view of the above points, an object of the present invention is to provide a program debugging method that improves program debugging efficiency by displaying the execution process of a program to be debugged for each priority level without setting breakpoints. It is in.
また、本発明の他の目的は、ブレークポイントの設定を
行わなくてもデバッグ対象プログラムの指定された範囲
の実行過程を表示できるようにしてプログラムデバッグ
効率を向上させるプログラムデバッグ方式を提供するこ
とにある。Another object of the present invention is to provide a program debugging method that improves program debugging efficiency by displaying the execution process of a specified range of a program to be debugged without setting breakpoints. be.
本発明のプログラムデバッグ方式は、デバッグ対象プロ
グラムの分岐命令の実行により分岐後最初の命令が実行
される前に当該分岐命令を含むデバッグ対象プログラム
の走行の優先レベルと前記分岐命令自身のアドレスであ
る分岐前アドレスと前記分岐命令の分岐先のアドレスで
ある分岐後アドレスとを保持して内部割込みを発生させ
るとともに内部割込みを１つ以上の前記優先レベル毎に
発生できる分岐命令割込み手段と、この分岐命令割込み
手段の起動および停止を行って分岐命令割込みモードの
設定および解除を前記優先レヘル毎に行う割込みモード
設定・解除手段と、前記優先レヘルに対応させて前記分
岐前アドレス、前記分岐後アドレスおよびループ回数を
ループ判定情報として記憶するループ判定情報記憶手段
と、分岐命令に基づく内部割込み発生時に前記分岐命令
割込み手段から通知される前記分岐前アドレスおよび前
記分岐後アドレスと１つ前の分岐命令に基づく内部割込
み発生時に記憶された前記優先レヘルに対応する前記ル
ープ判定情報内の前記分岐前アトルスおよび前記分岐後
アドレスとを比較してループであるか否かを判定するル
ープ判定制御手段と、このループ判定制御手段によりル
ープと判定されたときに前記ループ回数を演算するルー
プ回数演算手段と、前記ループ判定制御手段により非ル
ープおよびループ離脱と判定されたときに前記ループ判
定情報の内容を編集出力するトレースメッセージ表示手
段とを有する。In the program debugging method of the present invention, before the first instruction after a branch is executed by executing a branch instruction of a debug target program, the running priority level of the debug target program including the branch instruction and the address of the branch instruction itself are determined. A branch instruction interrupt means capable of generating an internal interrupt by holding a pre-branch address and a post-branch address that is a branch destination address of the branch instruction, and generating an internal interrupt for each of one or more of the priority levels; interrupt mode setting/cancelling means for starting and stopping the instruction interrupt means to set and cancel the branch instruction interrupt mode for each of the priority levels; loop determination information storage means for storing the number of loops as loop determination information; and the pre-branch address, the post-branch address, and the previous branch instruction notified from the branch instruction interrupt means when an internal interrupt based on a branch instruction occurs. loop determination control means for determining whether or not a loop exists by comparing the pre-branch atrus and the post-branch address in the loop determination information corresponding to the priority level stored at the time of occurrence of an internal interrupt based on the above; Loop count calculation means for calculating the number of loops when the loop determination control means determines that the loop is a loop; and editing and outputting the contents of the loop determination information when the loop determination control means determines that the loop is not a loop or that the loop has left the loop. trace message display means.
また、本発明のプログラムデバッグ方式は、指定される
デバッグ対象プログラムの先頭アドレスおよび終了アド
レスで示されるデバッグ範囲を保持するデバッグ範囲情
報記憶手段と、デバッグ対象プログラムの分岐命令の実
行により分岐後最初の命令が実行される前に前記分岐命
令自身のアドレスである分岐前アドレスと前記分岐命令
の分岐先のアドレスである分岐後アドレスとを保持して
内部割込みを発生させる分岐命令割込み手段と、この分
岐命令割込み手段の起動および停止を行って分岐命令割
込みモードの設定および解除を行う割込みモード設定・
解除手段と、前記分岐前アドレス、前記分岐後アドレス
およびループ回数をループ判定情報として記憶するルー
プ判定情報記憶手段と、分岐命令に基づく内部割込み発
生時に前記分岐命令割込み手段から通知される前記分岐
前アドレスおよび前記分岐後アドレスと１つ前の分岐命
令に基づく内部割込み発生時に記憶された前記ループ判
定情報内の前記分岐前アドレスおよび前記分岐後アドレ
スとを比較してループであるか否かを判定するループ判
定制御手段と、このループ判定制御手段によりループと
判定されたときに前記ループ回数を演算するループ回数
演算手段と、前記ループ判定制御手段により非ループお
よびループ離脱と判定されたときに前記ループ判定情報
内の前記分岐前アドレスおよび前記分岐後アドレスの少
なくとも一方が前記デバッグ範囲情報記憶手段により保
持されるデバッグ範囲内に含まれるか否かを判定するデ
バッグ範囲判定手段と、このデバッグ範囲判定手段によ
り前記ループ判定情報内の前記分岐前アドレスおよび前
記分岐後アドレスの少なくとも一方が前記デバッグ範囲
内に含まれると判定される場合に前記ループ判定情報の
内容を編集出力するトレースメッセージ表示手段とを有
する。Further, the program debugging method of the present invention includes a debugging range information storage means that holds a debugging range indicated by a start address and an end address of a designated program to be debugged, and Branch instruction interrupt means for generating an internal interrupt by holding a pre-branch address that is the address of the branch instruction itself and a post-branch address that is the address of the branch destination of the branch instruction before the instruction is executed; Interrupt mode setting/setting that starts and stops the instruction interrupt means and sets and cancels the branch instruction interrupt mode.
a canceling means, a loop determination information storage means for storing the pre-branch address, the post-branch address, and the number of loops as loop determination information; Compare the address and the post-branch address with the pre-branch address and post-branch address in the loop determination information stored at the time of occurrence of an internal interrupt based on the previous branch instruction to determine whether or not it is a loop. loop determination control means for calculating the number of loops when the loop determination control means determines that the loop is a loop; debug range determining means for determining whether at least one of the pre-branch address and the post-branch address in loop determination information is included in a debug range held by the debug range information storage means; trace message display means for editing and outputting the contents of the loop determination information when the means determines that at least one of the pre-branch address and the post-branch address in the loop determination information is included in the debug range; have
本発明のプログラムデバッグ方式では、分岐命令割込み
手段がデバッグ対象プログラムの分岐命令の実行により
分岐後最初の命令が実行される前に当該分岐命令を含む
デバッグ対象プロゲラ、ムの走行の優先レベルと分岐命
令自身のアドレスである分岐前アドレスと分岐命令の分
岐先のアドレスである分岐後アドレスとを保持して内部
割込みを発生させるとともに内部割込みを１つ以上の優
先レベル毎に発生でき、割込みモード設定・解除手段が
分岐命令割込み手段の起動および停止を行って分岐命令
割込みモードの設定および解除を優先レヘル毎に行い、
ループ判定情報記憶手段が優先レベルに対応させて分岐
前アドレス、分岐後アドレスおよびループ回数をループ
判定情報として記憶し、ループ判定制御手段が分岐命令
に基づく内部割込み発生時に分岐命令割込み手段から通
知される分岐前アドレスおよび分岐後アドレスと１つ前
の分岐命令に基づく内部割込み発生時に記憶された優先
レベルに対応するループ判定情報内の分岐前アドレスお
よび分岐後アドレスとを比較してループであるか否かを
判定し、ループ回数演算手段がループ判定制御手段によ
りループと判定されたときにループ回数を演算し、トレ
ースメツセージ表示手段がループ判定制御手段により非
ループおよびループ離脱と判定されたときにループ判定
情報の内容を編集出力する。In the program debugging method of the present invention, the branch instruction interrupt means executes the branch instruction of the debug target program and determines the running priority level of the debug target program including the branch instruction and the branch before the first instruction after the branch is executed. Internal interrupts can be generated by holding the pre-branch address, which is the address of the instruction itself, and the post-branch address, which is the address of the branch destination of the branch instruction.In addition, internal interrupts can be generated for each priority level of one or more, and the interrupt mode can be set. - The release means starts and stops the branch instruction interrupt means to set and release the branch instruction interrupt mode for each priority level;
The loop judgment information storage means stores the pre-branch address, the post-branch address, and the number of loops as loop judgment information in correspondence with the priority level, and the loop judgment control means receives notification from the branch instruction interrupt means when an internal interrupt based on a branch instruction occurs. The pre-branch address and post-branch address are compared with the pre-branch address and post-branch address in the loop judgment information that corresponds to the priority level stored when an internal interrupt occurred based on the previous branch instruction. The loop count calculation means calculates the loop count when the loop determination control means determines that the loop is a loop, and the trace message display means determines that the loop determination control means does not loop or leaves the loop. Edit and output the contents of the loop judgment information.
また、本発明のプログラムデバッグ方式では、デバッグ
範囲情報記憶手段が指定されるデバッグ対象プログラム
の先頭アドレスおよび終了アドレスで示されるデバッグ
範囲を保持し、分岐命令割込み手段がデバッグ対象プロ
グラムの分岐命令の実行により分岐後最初の命令が実行
される前に分岐命令自身のアドレスである分岐前アドレ
スと分岐命令の分岐先のアドレスである分岐後アドレス
とを保持して内部割込みを発生させ、割込みモード設定
・解除手段が分岐命令割込み手段の起動および停止を行
って分岐命令割込みモードの設定および解除を行い、ル
ープ判定情報記憶手段が分岐前アドレス、分岐後アドレ
スおよびループ回数をループ判定情報として記憶し、ル
ープ判定制御手段が分岐命令に基づく内部割込み発生時
に分岐命令割込み手段から通知される分岐前アドレスお
よび分岐後アドレスと１つ前の分岐命令に基づく内部割
込み発生時に記憶されたループ判定情報内の分岐前アド
レスおよび分岐後アドレスとを比較してループであるか
否かを判定し、ループ回数演算手段がループ判定制御手
段によりループと判定されたときにループ回数を演算し
、デバッグ範囲判定手段がループ判定制御手段により非
ループおよびループ離脱と判定されたときにループ判定
情報内の分岐前アドレスおよび分岐後アドレスの少なく
とも一方がデバッグ範囲情報記憶手段により保持される
デバッグ範囲内に含まれるか否かを判定し、トレースメ
ッセージ表示手段がデバッグ範囲判定手段によりループ
判定情報内の分岐前アドレスおよび分岐後アドレスの少
なくとも一方がデバッグ範囲内に含まれると判定される
場合にループ判定情報の内容を編集出力する。Further, in the program debugging method of the present invention, the debugging range information storage means holds the debugging range indicated by the start address and end address of the specified program to be debugged, and the branch instruction interrupting means executes the branching instruction of the program to be debugged. Before the first instruction after a branch is executed, an internal interrupt is generated by holding the pre-branch address, which is the address of the branch instruction itself, and the post-branch address, which is the address of the branch destination of the branch instruction, and sets the interrupt mode. The release means starts and stops the branch instruction interrupt means to set and release the branch instruction interrupt mode, and the loop judgment information storage means stores the pre-branch address, post-branch address, and number of loops as loop judgment information. The judgment control means uses the pre-branch address and post-branch address notified from the branch instruction interrupt means when an internal interrupt occurs based on a branch instruction, and the pre-branch address in the loop judgment information stored when an internal interrupt occurs based on the previous branch instruction. The address and the post-branch address are compared to determine whether it is a loop, the loop count calculation means calculates the loop count when the loop determination control means determines that it is a loop, and the debug range determination means determines the loop. Determine whether at least one of the pre-branch address and post-branch address in the loop determination information is included in the debug range held by the debug range information storage unit when the control means determines that the loop is non-loop and that the loop has left the loop. The trace message display means edits and outputs the contents of the loop determination information when the debug range determination means determines that at least one of the pre-branch address and post-branch address in the loop determination information is included within the debug range.
次に、本発明について図面を参照して詳細に説明する。 Next, the present invention will be explained in detail with reference to the drawings.
第１図は、本発明の一実施例に係るプログラムデバッグ
方式の構成を示すブロック図である。本実施例のプログ
ラムデバッグ方式は、入力操作が行われる入力装置１と
、入力情報解析手段２１．割込みモード設定・解除手段
２５を有するループ判定制御手段２２．ループ回数演算
手段２３およびトレースメッセージ表示手段２４を含む
プログラム実行軌跡表示装置２と、分岐命令の実行によ
り分岐後最初の命令が実行される前に優先レベル、分岐
前アドレス（分岐命令自身のアドレス。以下同様）およ
び分岐後アドレス（分岐命令の分岐先アドレス。FIG. 1 is a block diagram showing the configuration of a program debugging method according to an embodiment of the present invention. The program debugging method of this embodiment includes an input device 1 on which input operations are performed, an input information analysis means 21. Loop determination control means 22 having interrupt mode setting/cancellation means 25. A program execution trajectory display device 2 including a loop count calculation means 23 and a trace message display means 24 displays a priority level and a pre-branch address (the address of the branch instruction itself) before the first instruction after the branch is executed by executing the branch instruction. (Same below) and post-branch address (branch destination address of the branch instruction).
以下同様）を保持して内部割込みを発生させる分岐命令
割込み手段３０を含む中央処理装置３と、デバッグ対象
プログラム４１．４２．・・・、４ｎ（ｎは正整数）を
含む主記憶装置４と、分岐前アドレス５Ｂ。The central processing unit 3 includes a branch instruction interrupt means 30 that holds a branch instruction interrupt means 30 that holds a branch instruction (the same applies hereinafter) and generates an internal interrupt, and a debug target program 41, 42. . . , 4n (n is a positive integer), and a pre-branch address 5B.
分岐後アドレス５八およびループ回数５Ｌからなる優先
レヘル毎のループ判定情報５１．５２．・・・、５ｎ（
それぞれ優先レベル“１”、“２”、・・・、 ｎ”
に対応する）を記憶するループ判定情報記憶手段５と、
トレースメツセージが表示される表示装置６とから構成
されている。Loop determination information 51.52. for each priority level consisting of post-branch address 58 and loop count 5L. ..., 5n(
Priority level "1", "2", ..., n" respectively
), a loop determination information storage means 5 for storing
and a display device 6 on which trace messages are displayed.
次に、このように構成された本実施例のプログラムデバ
ッグ方式の動作について説明する。、まず、デバッグ対
象プログラム４１の優先レベルを“１”と仮定した場合
、優先レベル番号“１”が入力装置１から入力される。Next, the operation of the program debugging system of this embodiment configured as described above will be explained. First, assuming that the priority level of the program to be debugged 41 is "1", the priority level number "1" is input from the input device 1.
入力情報解析手段２１は、この入力された優先レベル番
号“１”をループ判定制御手段２２に通知する。The input information analysis means 21 notifies the loop determination control means 22 of the input priority level number "1".
ループ判定制御手段２２は、この通知を受けて割込みモ
ード設定・解除手段２５により分岐命令割込み手段３０
を起動するとともに、ループ判定情報記憶手段５内の優
先レヘル“１″に対応するループ判定情報５１（分岐前
アドレス５Ｂ、分岐後アドレス５Ａおよびループ回数５
Ｌ）をゼロに初期化する。Upon receiving this notification, the loop judgment control means 22 causes the interrupt mode setting/cancellation means 25 to set the branch instruction interrupt means 30.
At the same time, the loop judgment information 51 (pre-branch address 5B, post-branch address 5A and loop number 5) corresponding to the priority level "1" in the loop judgment information storage means 5 is activated.
Initialize L) to zero.
この後、主記憶装置４内のデバッグ対象プログラム４１
が起動されて分岐命令が実行されると、中央処理装置３
内の分岐命令割込み手段３０は、実行された分岐命令の
分岐先アドレスで分岐命令に基づく内部割込みを発生さ
せて、プログラム実行軌跡表示装置２のループ判定制御
手段２２を動作させる。After this, the debug target program 41 in the main storage device 4
is activated and a branch instruction is executed, the central processing unit 3
The branch instruction interrupt means 30 generates an internal interrupt based on the branch instruction at the branch destination address of the executed branch instruction, and operates the loop determination control means 22 of the program execution trajectory display device 2.
ループ判定制御手段２２は、分岐命令割込み手段３０か
ら優先レヘル“１”、デバッグ対象プログラム４１内の
分岐命令自身のアドレスである分岐前アドレスおよびこ
の分岐命令の分岐先アドレスである分岐後アドレスを通
知されると、ループ判定情報記憶手段５内の優先レヘル
番号“１”に対応するループ判定情報５１の分岐前アド
レス５Ｂおよび分岐後アドレス５Ａの内容と比較しく分
岐前アドレス同士および分岐後アドレス同士で比較する
）、ループ判定を合う。The loop judgment control means 22 receives notification from the branch instruction interrupt means 30 of the priority level "1", the pre-branch address which is the address of the branch instruction itself in the debug target program 41, and the post-branch address which is the branch destination address of this branch instruction. Then, compared with the contents of the pre-branch address 5B and the post-branch address 5A of the loop judgment information 51 corresponding to the priority level number "1" in the loop judgment information storage means 5, the pre-branch addresses and post-branch addresses are different from each other. Compare) and match the loop judgment.
この判定結果がループ（分岐前アドレス同士および分岐
後アドレス同士がそれぞれ一致）のときには、ループ判
定制御手段２２は、ループ判定情報記憶手段５内のルー
プ回数５Ｌの内容をループ回数演算手段２３によって加
算する。When the judgment result is a loop (the pre-branch addresses and post-branch addresses match each other), the loop judgment control means 22 adds the contents of the loop count 5L in the loop judgment information storage means 5 using the loop count calculation means 23. do.
逆に、非ループまたはループ離脱（分岐前アドレス同士
あるいは分岐後アドレス同士のいずれが一方の組または
両方の組が不一致）のときには、ループ判定制御手段２
２は、ループ判定情報記憶手段５内の優先レベル番号“
１”に対応するループ判定情報５１の分岐前アドレス５
Ｂ、分岐後アドレス５Ａおよびループ回数５Ｌの内容を
含みかつ優先レベルが“１”であることを判別できるよ
うなトレースメッセージをトレースメッセージ表示手段
２４によって表示装置６に表示する。この後、ループ判
定制御手段２２は、分岐命令割込み手段３０から通知さ
れた分岐前アドレスおよび分岐後アドレスをそれぞれル
ープ判定情報記憶手段５内の優先レヘル番号“１”に対
応するループ判定情報５１の分岐前アドレス５Ｂおよび
分岐後アドレス５Ａとして新たに記憶するとともに、ル
ープ回数５Ｌをゼロに初期化する。On the other hand, in the case of non-loop or loop exit (one set or both sets of pre-branch addresses or post-branch addresses do not match), the loop judgment control means 2
2 is the priority level number in the loop determination information storage means 5.
Pre-branch address 5 of loop judgment information 51 corresponding to “1”
B. The trace message display means 24 displays on the display device 6 a trace message that includes the contents of the post-branch address 5A and the number of loops 5L and that allows it to be determined that the priority level is "1". Thereafter, the loop judgment control means 22 converts the pre-branch address and post-branch address notified from the branch instruction interrupt means 30 into the loop judgment information 51 corresponding to the priority level number "1" in the loop judgment information storage means 5. They are newly stored as a pre-branch address 5B and a post-branch address 5A, and the number of loops 5L is initialized to zero.
なお、ループ判定情報５１内の分岐前アドレス５Ｂおよ
び分岐後アドレス５Ａがともにゼロに初期化されている
最初の分岐命令割込み時には、ループ判定制御手段２２
は、分岐命令割込み手段３０から通知された分岐前アド
レスおよび分岐後アドレスをそれぞれ分岐前アドレス５
Ｂおよび分岐後アドレス５Ａとしてループ判定情報記憶
手段５に記憶するだけである。Note that, at the time of the first branch instruction interruption in which the pre-branch address 5B and post-branch address 5A in the loop judgment information 51 are both initialized to zero, the loop judgment control means 22
The pre-branch address and the post-branch address notified from the branch instruction interrupt means 30 are respectively set as the pre-branch address 5.
B and post-branch address 5A in the loop determination information storage means 5.
以上の動作を行った後に、ループ判定制御手段２２は、
デバッグ対象プログラム４１での分岐後アドレスからの
実行再開を割込みモード設定・解除手段２５により分岐
命令割込み手段３０に指示し、次の分岐命令割込み待ち
となる。After performing the above operations, the loop determination control means 22
The interrupt mode setting/cancellation means 25 instructs the branch instruction interrupt means 30 to resume execution from the post-branch address in the debug target program 41, and waits for the next branch instruction interrupt.
なお、ループ判定情報記憶手段５のループ判定情報（分
岐前アドレス５Ｂ、分岐後アドレス５Ａおよびループ回
数５Ｌ）は、優先レベル毎に記憶できるため、以上述べ
た優先レヘルパ１”で走行するデバッグ対象プログラム
４１単独のデバッグ（トレースメッセージ表示）だけで
なく、関連する複数の優先レヘルを同時にデバッグする
ことも可能である。Note that since the loop judgment information (pre-branch address 5B, post-branch address 5A, and loop count 5L) in the loop judgment information storage means 5 can be stored for each priority level, the debug target program running with the priority helper 1'' described above It is possible to debug not only 41 (trace message display) alone, but also multiple related priority levels at the same time.
第２図は、本発明の他の実施例に係るプログラムデバッ
グ方式の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a program debugging method according to another embodiment of the present invention.
本実施例のプログラムデバッグ方式は、入力操作が行わ
れる入力装置１０１と、入力情報解析手段１２１、割込
みモード設定・解除手段１２６を有するループ判定制御
手段１２２．ループ回数演算手段１２３、デバッグ範囲
判定手段１２４およびトレースメッセージ表示手段１２
５を含むプログラム大行軌跡表示装置１０２と、分岐命
令の実行により分岐後最初の命令が実行される前に分岐
前アドレスおよび分岐後アドレスを保持して内部割込み
を発生させる分岐命令割込み手段１３０を含む中央処理
装置１０３と、デバッグ対象プログラム（図示せず）が
ロードされる主記憶装置１０４と、分岐前アドレス１０
５Ｂ、分岐後アドレス１０５八およびループ回数１０５
Ｌを記憶するループ判定情報記憶手段１０５と、デバッ
グ対象プログラムのデバッグ領域の範囲を記憶するデバ
ッグ範囲情報記憶手段１０６と、トレースメッセージが
表示される表示装置１０７とから構成されている。The program debugging method of this embodiment includes an input device 101 for performing input operations, an input information analysis means 121, and a loop determination control means 122 having an interrupt mode setting/cancellation means 126. Loop count calculation means 123, debug range determination means 124, and trace message display means 12
5, and a branch instruction interrupt means 130 that holds a pre-branch address and a post-branch address and generates an internal interrupt before the first instruction after the branch is executed by executing the branch instruction. A central processing unit 103 including a main memory 104 into which a debug target program (not shown) is loaded, and a pre-branch address 10
5B, post-branch address 1058 and loop count 105
It is comprised of a loop determination information storage means 105 that stores L, a debug range information storage means 106 that stores the range of the debug area of the program to be debugged, and a display device 107 that displays trace messages.
主記憶装置１０４には、デバッグ対象プログラムのデバ
ッグ領域１４１ 、１４２ 、・・・、１４ｎが存在し
、それぞれの先頭アドレスはＳＬ、 Ｓ２．・・・、
Ｓｎ番地で表され、同じく終了アドレスはＥｌ、 Ｅ２
．・・・、 Ｅｎ番地で表されている。The main storage device 104 includes debug areas 141 , 142 , . ...,
It is represented by the Sn address, and the ending addresses are El and E2.
．． . . . is represented by the address En.
デバッグ範囲情報記憶手段１０６は、デバッグ対象プロ
グラムのデバッグ領域１４１ 、１４２ 、・・・１４
ｎのそれぞれの範囲（先頭アドレスＳｌ、 Ｓ２．・・
・Ｓｎおよび終了アドレスＥｌ、 Ｅ２． ・・・、
Ｅｎ）が保持されるデバッグ範囲情報１６１ 、１６
２ 、・・・、１６ｎを記憶するようになっている。The debug range information storage means 106 stores debug areas 141, 142, . . . 14 of the program to be debugged.
Each range of n (start address Sl, S2...
・Sn and end address El, E2. ...,
Debug range information 161, 16 where En) is maintained
2, . . . , 16n are stored.
次に、このように構成された本実施例のプログラムデバ
ソグ方式の動作について説明する。Next, the operation of the program debug system of this embodiment configured as described above will be explained.
最初に、デバッグ対象プログラムのデバッグ領域１４１
、１４２ 、−、１４ｎの範囲（５１番地と１！１番
地３２番地とＥ２番地、・・・、 Ｓｎ番地とＥｎ番地
）が入力装置１から入力される。First, the debug area 141 of the program to be debugged
, 142, -, 14n (address 51, address 1!1, address 32, address E2, . . . , address Sn and address En) is input from the input device 1.
入力情報解析手段１２１は、入力されたデバッグ領域１
４１ 、１４２ 、−、１４ｎの範囲（Ｓｌ、 Ｅｌ；
Ｓ２゜Ｅ２；・・・； Ｓｎ、 Ｕｎ）をループ判定
制御手段１２２に通知する。The input information analysis means 121 analyzes the input debug area 1
41, 142, -, 14n range (Sl, El;
S2゜E2;...;Sn, Un) is notified to the loop judgment control means 122.
通知を受けたループ判定制御手段１２２は、デバッグ領
域１４１ 、１４２ 、−、１４ｎの範囲（Ｓｌ、 Ｅ
ｌ；Ｓ２． Ｅ２；・・・； Ｓｎ、 ａｎ）をデバッ
グ範囲情報記憶手段１０６内にデバッグ範囲情ａ１６１
．１６２．・・・、１６ｎとして記憶する。Upon receiving the notification, the loop determination control means 122 selects the range (Sl, E
l;S2. E2; ...; Sn, an) is stored as debug range information a161 in the debug range information storage means 106.
．． 162. ..., 16n.
次に、入力装置１０１から分岐命令割込みモードの設定
指示が入力される。Next, a branch instruction interrupt mode setting instruction is input from the input device 101.
入力情報解析手段１２１は、この指示をループ判定制御
手段１２２に通知する。The input information analysis means 121 notifies the loop determination control means 122 of this instruction.
ループ判定制御手段１２２は、この通知を受けて割込み
モード設定・解除手段１２６により分岐命令割込み手段
１３０を起動するとともに、ループ判定情報記憶手段１
０５内の分岐前アドレス１０５Ｂ、分岐後アドレス１０
５Ａおよびループ回数１０５Ｌをゼロで初期化する。In response to this notification, the loop judgment control means 122 activates the branch instruction interrupt means 130 by the interrupt mode setting/cancellation means 126, and also activates the branch instruction interrupt means 130.
05, pre-branch address 105B, post-branch address 10
5A and the number of loops 105L are initialized to zero.
この後、主記憶装置１０４内のデバッグ対象プログラム
が起動され、例えば、デバッグ領域１４１での分岐命令
が実行されると、中央処理装置１０３の分岐命令割込み
手段１３０は分岐先のアドレスで分岐命令割込みを発生
させてプログラム実行軌跡表示装置１０２のループ判定
制御手段１２２を動作させる。Thereafter, when the debug target program in the main storage device 104 is started and, for example, a branch instruction in the debug area 141 is executed, the branch instruction interrupt means 130 of the central processing unit 103 interrupts the branch instruction at the branch destination address. is generated to operate the loop determination control means 122 of the program execution trajectory display device 102.
ループ判定制御手段１２２は、分岐命令割込み手段１３
０によってデバッグ領域１４１内の分岐命令自身のアド
レスである分岐前アドレスと、この分岐命令による分岐
先アドレスである分岐後アドレスとが通知されると、ル
ープ判定情報記憶手段１０５内の分岐前アドレス１０５
Ｂおよび分岐後アドレス１０５＾の内容と比較しく分岐
前アドレス同士および分岐後アドレス同士で比較する）
、ループ判定を行う。The loop judgment control means 122 includes the branch instruction interrupt means 13
When the pre-branch address that is the address of the branch instruction itself in the debug area 141 and the post-branch address that is the branch destination address of this branch instruction are notified by 0, the pre-branch address 105 in the loop judgment information storage means 105 is notified.
(Compare the pre-branch addresses with each other and the post-branch addresses with the contents of B and post-branch address 105^)
, performs loop determination.
そして、この判定結果がループ（分岐前アドレス同士お
よび分岐後アドレス同士がそれぞれ一致）のときには、
ループ判定制御手段１２２は、ループ判定情報記憶手段
１０５内のループ回数１０５Ｌの内容をループ回数演算
手段１２３によって加算する。If the result of this judgment is a loop (the pre-branch addresses match each other and the post-branch addresses match each other), then
The loop determination control means 122 adds the contents of the loop number 105L in the loop determination information storage means 105 using the loop number calculation means 123.
逆に、非ループまたはループ離脱（分岐前アドレス同士
あるいは分岐後アドレス同士のいずれか一方の組または
両方の組が不一致）のときには、ループ判定制御手段１
２２は、さらにデバッグ範囲判定手段１２４によって、
ループ判定情報記憶手段１０５内の分岐前アドレス１０
５Ｂまたは分岐後アドレス１０５Ａの少なくとも一方が
デバッグ範囲情報記憶手段１０６内のデバッグ範囲情報
１６１．１６２ 、・・・、１６ｎで示されるデバッグ
領域１４１ 、１４２ 、・・・、１４ｎ内に含まれる
か否かを判定する。この判定の結果、ループ判定情報記
憶手段１０５内の分岐前アドレス１０５Ｂまたは分岐後
アドレス１０５Ａの少なくとも一方がデバッグ範囲情報
記憶手段１０６内のデバッグ範囲情報１６１．１６２
、・・・、１６ｎで示されるデバッグ領域１４１ 、１
４２ 、・・・、１４ｎ内に含まれると判定された場合
に限り、ループ判定制御手段１２２は、ルプ判定情報記
憶手段１０５内の分岐前アドレス１０５Ｂ分岐後アドレ
ス１０５八およびループ回数１０５Ｌの内容を含むトレ
ースメッセージをトレースメッセージ表示手段１２５に
よって表示装置１０７に表示し、分岐命令割込み手段１
３０から通知された分岐前アドレスおよび分岐後アドレ
スをそれぞれループ判定情報記憶手段１０５内の分岐前
アドレス１０５Ｂおよび分岐後アドレス１０５八として
新たに記ｔａするとともに、ループ回数１０５Ｌをゼロ
に初期化する。On the other hand, in the case of non-loop or loop exit (either one or both of the pre-branch addresses or post-branch addresses do not match), the loop determination control means 1
22 is further determined by the debug range determining means 124,
Pre-branch address 10 in loop judgment information storage means 105
5B or the post-branch address 105A is included in the debug areas 141, 142, . . . , 14n indicated by the debug range information 161, 162, . Determine whether As a result of this determination, at least one of the pre-branch address 105B or the post-branch address 105A in the loop determination information storage means 105 is the debug range information 161 or 162 in the debug range information storage means 106.
, ..., 16n debug areas 141, 1
42, ..., 14n, the loop judgment control means 122 stores the contents of the pre-branch address 105B, the post-branch address 1058 and the loop count 105L in the loop judgment information storage means 105. The trace message including the trace message is displayed on the display device 107 by the trace message display means 125, and the branch instruction interrupt means 1
The pre-branch address and post-branch address notified from 30 are newly recorded as pre-branch address 105B and post-branch address 1058 in loop determination information storage means 105, respectively, and the number of loops 105L is initialized to zero.
なお、ループ判定情報記憶手段１０５内の分岐前アドレ
ス１０５Ｂおよび分岐後アドレス１０５Ａがともにゼロ
に初期されている最初の分岐命令割込み時には、分岐命
令割込み手段１３０から通知された分岐前アドレスおよ
び分岐後アドレスをそれぞれ分岐前アドレス１０５Ｂお
よび分岐後アドレス１０５Ａとしてループ判定情報記憶
手段１０５に記憶するだけである。Note that at the time of the first branch instruction interrupt when the pre-branch address 105B and post-branch address 105A in the loop judgment information storage means 105 are both initialized to zero, the pre-branch address and post-branch address notified from the branch instruction interrupt means 130 are used. are simply stored in the loop determination information storage means 105 as the pre-branch address 105B and post-branch address 105A, respectively.
以上の動作を行った後に、ループ判定制御手段１２２は
、デバッグ対象プログラムでの分岐後アドレスからの実
行再開を割込みモード設定・解除手段１２６により分岐
命令割込み手段１３０に指示し、次の分岐命令割込み待
ちとなる。After performing the above operations, the loop judgment control means 122 instructs the branch instruction interrupt means 130 to resume execution from the post-branch address in the program to be debugged using the interrupt mode setting/cancellation means 126, and interrupts the next branch instruction interrupt. There will be a wait.
以上説明したように本発明は、分岐命令割込み手段１割
込みモード設定・解除手段、ループ判定情報記憶手段、
ループ判定制御手段、ループ回数演算手段およびトレー
スメツセージ表示手段を設け、デバッグ対象プログラム
の分岐命令に基づく内部割込みを利用するとともにルー
プ判定も行うことにより、デバッグ対象プログラムのデ
バッグ効率の向上として、
■ ブレークポイントが不要になり、ブレークポイント
設定の手操作がなくなる、
■ 命令毎でなく分岐命令の実行毎にトレースメッセー
ジを表示するので、表示回数が少な（てすむ、
■ ループ箇所の表示は１度ですむ、
■ 優先レベル毎にデバッグ対象プログラムの実行過程
をトレースメッセージとして表示することができる
という効果がある。As explained above, the present invention includes branch instruction interrupt means 1 interrupt mode setting/cancellation means, loop determination information storage means,
By providing a loop judgment control means, a loop count calculation means, and a trace message display means, and by using internal interrupts based on branch instructions of the debug target program and also performing loop judgment, the debugging efficiency of the debug target program is improved. Points are no longer required, and manual operations for setting breakpoints are eliminated. ■ Trace messages are displayed each time a branch instruction is executed, not for each instruction, so the number of times they are displayed is small. ■ Loop locations are displayed only once. ■ It has the advantage that the execution process of the program to be debugged can be displayed as a trace message for each priority level.
また、本発明は、デバッグ範囲情報記憶手段分岐命令割
込み手段１割込みモード設定・解除手段、ループ判定情
報記憶手段、ループ判定制御手段、ループ回数演算手段
、デバッグ範囲判定手段およびトレースメッセージ表示
手段を設け、デバッグ対象プログラムの分岐命令に基づ
く内部割込みを利用するとともにループ判定およびデバ
ッグ範囲情報も行うことにより、デバッグ対象プログラ
ムのデバッグ効率の向上として、
■ ブレークポイントが不要になり、ブレークポイント
設定の手操作がなくなる、
■ 命令毎でなく分岐命令の実行毎にトレースメツセー
ジを表示するので、表示回数が少なくてすむ、
■ ループ箇所は１回の表示ですむ、
■ デバッグ対象プログラムの指定されたデバッグ範囲
内に対してトレースメッセージが表示される
という効果がある。Further, the present invention is provided with a debug range information storage means, a branch instruction interrupt means 1, an interrupt mode setting/cancellation means, a loop judgment information storage means, a loop judgment control means, a loop count calculation means, a debug range judgment means, and a trace message display means. By using internal interrupts based on branch instructions in the program to be debugged, as well as performing loop determination and debugging range information, the debugging efficiency of the program to be debugged is improved. ■ Breakpoints are no longer required, and breakpoint setting can be done manually. ■ Trace messages are displayed every time a branch instruction is executed instead of every instruction, so the number of times they are displayed is reduced. ■ Loops only need to be displayed once. ■ Within the specified debug range of the program to be debugged. This has the effect of displaying a trace message for.
第１図は本発明の一実施例に係るプログラムデバッグ方
式の構成を示すブロック図、
第２図は本発明の他の実施例に係るプログラムデバッグ
方式の構成を示すブロック図である。
図において、
１．１０１ ・・入力装置、
２．１０２ ・・プログラム実行軌跡表示装置、３．
１０３ ・・中央処理装置、
４．１０４ ・・主記憶装置、
５１０５ ・・ループ判定情報記憶手段、６ １０７
・
２１、 １２１ ・
２２．１２２ ・
２３ １２３ ・
２４、 １２５ ・
２５、 １２６
３０ １３０ ・
４１〜４ｎ・ ・
５１〜５ｎ・ ・
５Ｂ １０５Ｂ・
５Ａ、１０５Ａ・
５Ｌ、 ＬＯ５Ｌ・
１０６ ・ ・ ・
１２４ ・ ・ ・
１４１〜１４ｎ
１６１〜１６ｎ
・表示装置、
・入力情報解析手段、
・ループ判定制御手段、
ループ回数演算手段、
トレースメッセージ表示手段、
割込みモード設定・解除手段、
・分岐命令割込み手段、
・デバ・７グ対象プログラム、
・ループ判定情報、
・分岐前アドレス、
・分岐後アドレス、
・ループ回数、
・デバッグ範囲情報記憶手段、
・デバッグ範囲判定手段、
・デバッグ領域、
・デバッグ範囲情報である。FIG. 1 is a block diagram showing the configuration of a program debugging method according to one embodiment of the present invention, and FIG. 2 is a block diagram showing the configuration of a program debugging method according to another embodiment of the present invention. In the figure, 1.101...Input device, 2.102...Program execution trajectory display device, 3.
103...Central processing unit, 4.104...Main storage device, 5105...Loop judgment information storage means, 6 107
・ 21, 121 ・ 22.122 ・ 23 123 ・ 24, 125 ・ 25, 126 30 130 ・ 41 ~ 4n ・ 51 ~ 5n ・ 5B 105B ・ 5A, 105A ・ 5L, LO5L ・ 106 ・ ・ ・ 124 ・ ・・141 to 14n 161 to 16n ・Display device, ・Input information analysis means, ・Loop judgment control means, loop count calculation means, trace message display means, interrupt mode setting/cancellation means, ・Branch instruction interrupt means, ・Deva 7・Loop judgment information, ・Pre-branch address, ・Post-branch address, ・Loop count, ・Debug range information storage means, ・Debug range determination means, ・Debug area, ・Debug range information.
Claims (2)
分岐後最初の命令が実行される前に当該分岐命令を含む
デバッグ対象プログラムの走行の優先レベルと前記分岐
命令自身のアドレスである分岐前アドレスと前記分岐命
令の分岐先のアドレスである分岐後アドレスとを保持し
て内部割込みを発生させるとともに内部割込みを１つ以
上の前記優先レベル毎に発生できる分岐命令割込み手段
と、この分岐命令割込み手段の起動および停止を行って
分岐命令割込みモードの設定および解除を前記優先レベ
ル毎に行う割込みモード設定・解除手段と、 前記優先レベルに対応させて前記分岐前アドレス、前記
分岐後アドレスおよびループ回数をループ判定情報とし
て記憶するループ判定情報記憶手段と、 分岐命令に基づく内部割込み発生時に前記分岐命令割込
み手段から通知される前記分岐前アドレスおよび前記分
岐後アドレスと１つ前の分岐命令に基づく内部割込み発
生時に記憶された前記優先レベルに対応する前記ループ
判定情報内の前記分岐前アドレスおよび前記分岐後アド
レスとを比較してループであるか否かを判定するループ
判定制御手段と、 このループ判定制御手段によりループと判定されたとき
に前記ループ回数を演算するループ回数演算手段と、 前記ループ判定制御手段により非ループおよびループ離
脱と判定されたときに前記ループ判定情報の内容を編集
出力するトレースメッセージ表示手段と を有することを特徴とするプログラムデバッグ方式。(1) Before the first instruction after a branch is executed due to the execution of a branch instruction in a debug target program, the execution priority level of the debug target program including the branch instruction, the pre-branch address that is the address of the branch instruction itself, and the A branch instruction interrupt means that can hold a post-branch address that is a branch destination address of a branch instruction and generate an internal interrupt, and also generate an internal interrupt for each of the one or more priority levels, and activation of this branch instruction interrupt means. interrupt mode setting/cancellation means for setting and canceling a branch instruction interrupt mode by setting and canceling a branch instruction interrupt mode for each of the priority levels; Loop determination information storage means for storing information as information; and the pre-branch address and post-branch address notified from the branch instruction interrupt means when an internal interrupt occurs based on a branch instruction, and when an internal interrupt occurs based on the previous branch instruction. a loop determination control means that compares the pre-branch address and the post-branch address in the loop determination information corresponding to the stored priority level to determine whether or not it is a loop; and the loop determination control means Loop count calculating means for calculating the number of loops when it is determined to be a loop; and trace message display means for editing and outputting the contents of the loop determination information when the loop determination control means determines that the loop is not looping or leaving the loop. A program debugging method comprising:
スおよび終了アドレスで示されるデバッグ範囲を保持す
るデバッグ範囲情報記憶手段と、デバッグ対象プログラ
ムの分岐命令の実行により分岐後最初の命令が実行され
る前に前記分岐命令自身のアドレスである分岐前アドレ
スと前記分岐命令の分岐先のアドレスである分岐後アド
レスとを保持して内部割込みを発生させる分岐命令割込
み手段と、 この分岐命令割込み手段の起動および停止を行って分岐
命令割込みモードの設定および解除を行う割込みモード
設定・解除手段と、 前記分岐前アドレス、前記分岐後アドレスおよびループ
回数をループ判定情報として記憶するループ判定情報記
憶手段と、 分岐命令に基づく内部割込み発生時に前記分岐命令割込
み手段から通知される前記分岐前アドレスおよび前記分
岐後アドレスと１つ前の分岐命令に基づく内部割込み発
生時に記憶された前記ループ判定情報内の前記分岐前ア
ドレスおよび前記分岐後アドレスとを比較してループで
あるか否かを判定するループ判定制御手段と、 このループ判定制御手段によりループと判定されたとき
に前記ループ回数を演算するループ回数演算手段と、 前記ループ判定制御手段により非ループおよびループ離
脱と判定されたときに前記ループ判定情報内の前記分岐
前アドレスおよび前記分岐後アドレスの少なくとも一方
が前記デバッグ範囲情報記憶手段により保持されるデバ
ッグ範囲内に含まれるか否かを判定するデバッグ範囲判
定手段と、このデバッグ範囲判定手段により前記ループ
判定情報内の前記分岐前アドレスおよび前記分岐後アド
レスの少なくとも一方が前記デバッグ範囲内に含まれる
と判定される場合に前記ループ判定情報の内容を編集出
力するトレースメッセージ表示手段と を有することを特徴とするプログラムデバッグ方式。(2) A debug range information storage means that holds the debug range indicated by the start address and end address of the specified program to be debugged, and before the first instruction after branching is executed by executing a branch instruction of the program to be debugged. A branch instruction interrupt means for generating an internal interrupt by holding a pre-branch address that is the address of the branch instruction itself and a post-branch address that is the address of the branch destination of the branch instruction, and activation and stopping of the branch instruction interrupt means. interrupt mode setting/cancelling means for setting and canceling a branch instruction interrupt mode by performing the following steps; loop determination information storage means for storing the pre-branch address, the post-branch address, and the number of loops as loop determination information; the pre-branch address and post-branch address notified from the branch instruction interrupt means when an internal interrupt occurs based on the branch instruction; a loop determination control means that compares the post-branch address to determine whether or not it is a loop; a loop number calculation means that calculates the number of loops when the loop determination control means determines that it is a loop; At least one of the pre-branch address and the post-branch address in the loop determination information is included within a debug range held by the debug range information storage means when the loop determination control means determines that the loop is non-loop and that the loop has left the loop. a debugging range determining means for determining whether or not the debugging range is within the debugging range; and trace message display means for editing and outputting the contents of the loop determination information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305341A JPH02151938A (en) | 1988-12-02 | 1988-12-02 | Program debugging system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305341A JPH02151938A (en) | 1988-12-02 | 1988-12-02 | Program debugging system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02151938A true JPH02151938A (en) | 1990-06-11 |
Family
ID=17943944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305341A Pending JPH02151938A (en) | 1988-12-02 | 1988-12-02 | Program debugging system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02151938A (en) |
-
1988
- 1988-12-02 JP JP63305341A patent/JPH02151938A/en active Pending
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