JPH02150121A - Level conversion circuit - Google Patents
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- JPH02150121A JPH02150121A JP63305263A JP30526388A JPH02150121A JP H02150121 A JPH02150121 A JP H02150121A JP 63305263 A JP63305263 A JP 63305263A JP 30526388 A JP30526388 A JP 30526388A JP H02150121 A JPH02150121 A JP H02150121A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、異なった論理信号のレベルを変換するレベル
変換回路に係り、特に、ＥＣＬレベルの論理信号をＴＴ
Ｌレベルの論理信号に変換するＥＣＬ／ＴＴＬレベル変
換回路に関する。・一般にデジタル回路素子は、汎用性
をもたせる必要から、いわゆる標準ロジック（Ｓｔａｎ
ｄａｒｄ Ｌ。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a level conversion circuit that converts the levels of different logic signals, and in particular, converts ECL level logic signals into TT.
The present invention relates to an ECL/TTL level conversion circuit that converts to an L level logic signal.・In general, digital circuit elements need to be versatile, so they are based on so-called standard logic (Standard logic).
dard L.
ｇｉｃ ）が定められており、ＥＣＬ系、ＴＴＬ系、Ｃ
ＭＯ３系等に分類される。これらの標準ロジックは例え
ば、ＥＣＬ系は信号伝達特性に優れている特徴からＣＰ
Ｕ等の高速演算素子に用いられ、一方、ＴＴＬ系は雑音
余裕度を活かして誤動作のない論理回路を構成するため
に広く用いられている。gic) is defined, and ECL, TTL, C
It is classified as MO3 type etc. These standard logics include, for example, the ECL system, which has excellent signal transfer characteristics, so it is used in CP.
On the other hand, TTL systems are widely used to construct logic circuits that do not malfunction by taking advantage of noise margin.
また、これらの標準ロジックは、例えばＥＣＬ系は、−
４，５Ｖ （あるいは−４，２Ｖ）のマイナス測定電源
■、と、接地側定電ａｉＸＧＮＤの間に論理レベルが存
在し、一方、ＴＴＬ系は、＋５Ｖのプラス測定電源ＶＣ
Ｃと、接地測定電源ＧＮＤの間に論理レベルが存在する
。したがって、異なった標準ロジック間での信号伝達に
は論理レベル変換を必要とし、このような目的、すなわ
ち、異なった標準ロジック間における論理レベルの整合
に、レベル変換回路が用いられる。この場合、特に、Ｅ
ＣＬレベルをＴＴＬレベルに変換する際には、ＥＣＬの
高速性を損なわないようにＥＣＬ／ＴＴＬレベル変換回
路を高速動作させる必要がある。In addition, these standard logics, for example, ECL system, -
A logic level exists between the 4,5V (or -4,2V) negative measurement power supply ■ and the ground side constant voltage aiXGND, while the TTL system has a +5V positive measurement power supply VC.
A logic level exists between C and the ground measurement power supply GND. Therefore, signal transmission between different standard logics requires logic level conversion, and level conversion circuits are used for this purpose, that is, to match logic levels between different standard logics. In this case, especially E
When converting the CL level to the TTL level, it is necessary to operate the ECL/TTL level conversion circuit at high speed so as not to impair the high speed performance of ECL.
従来のこの種のレベル変換回路としては、例えば第４図
に示すようなものがある。同図に示すレベル変換回路で
は、ＥＣＬ回路１の出力をレベルシフト部２によってレ
ベルを落とし、それをカレントミラー部３で受け、出力
部４のトランジスタＱ７をＯＮ／ＯＦＦさせてＴＴＬレ
ベルに変換する。As a conventional level conversion circuit of this type, there is one shown in FIG. 4, for example. In the level conversion circuit shown in the figure, the output of the ECL circuit 1 is lowered in level by the level shift section 2, received by the current mirror section 3, and converted to the TTL level by turning on/off the transistor Q7 of the output section 4. .
ＥＣＬ回路１はエミツタを共通接続された一対のトラン
ジスタＱ、 、Ｑ２と、電流源５と、基準電圧を与える
基準電源６と、抵抗Ｒ，，Ｒ２と、出力側のトランジス
タＱ、 、Ｑ、とにより構成され、トランジスタＱ、の
ベースに印加されたＥＣＬレベルの入力信号ＥＣＬＩＮ
が基準電圧Ｖｌｌｉ１より小さいとき（Ｅ ＣＬ ＩＮ
＝“０゛レベルのとき）トランジスタＱ、がＯＦＦして
そのコレクタ電位が上昇する。このため、トランジスタ
Ｑ３のベース電位が高くなってトランジスタＱ３がＯＮ
Ｌ、定電源ＶＣＣからレベルシフト部２およびカレント
ミラー部３を介してコレクタ電流が流れる。一方、レベ
ルシフト部２はダイオードＤ＋、Ｄｚおよび抵抗Ｒ：ｌ
、Ｒ４から構成され、また、カレントミラー部３はカレ
ントミラーを構成する一対のトランジスタＱ、 、Ｑ、
からなる。そして、上記コレクタ電流によりダイオード
ＤＩ、抵抗Ｒ３の両端に電圧降下が生じ、この電圧降下
分だけ低下したものがトランジスタＱ、のコレクタ電位
となってコレクタ電流が流れる。The ECL circuit 1 includes a pair of transistors Q, , Q2 whose emitters are commonly connected, a current source 5, a reference power supply 6 that provides a reference voltage, resistors R, , R2, and output side transistors Q, , Q, An input signal ECLIN of the ECL level is applied to the base of the transistor Q.
is smaller than the reference voltage Vlli1 (E CL IN
= "0" level) Transistor Q is turned off and its collector potential rises. Therefore, the base potential of transistor Q3 becomes high and transistor Q3 is turned on.
L, a collector current flows from the constant power supply VCC through the level shift section 2 and the current mirror section 3. On the other hand, the level shift section 2 includes diodes D+, Dz and a resistor R:l
, R4, and the current mirror section 3 includes a pair of transistors Q, , Q, which constitute the current mirror.
Consisting of Then, the collector current causes a voltage drop across the diode DI and the resistor R3, and the voltage reduced by this voltage drop becomes the collector potential of the transistor Q, and a collector current flows.
なお、カレントミラー部３はバイアス用の定電流源や定
電流源負荷、電流比の分配などアナログ回路において増
幅回路とともに、広く用いられいるものである、いま、
トランジスタＱ９、Ｑ、が共に同一寸法であるとすると
、トランジスタＱ。The current mirror unit 3 is widely used together with amplifier circuits in analog circuits such as constant current sources for bias, constant current source loads, and current ratio distribution.
Assuming that transistors Q9, Q, both have the same dimensions, transistor Q.
のコレクタに加えられた電流に対してトランジスタＱ６
のコレクタにはこれと同じ大きさの電流が鏡影されたよ
うに流れる。これは、トランジスタＱ５とトランジスタ
Ｑ、のベース・エミッタ間電圧が等しく、トランジスタ
Ｑ、のコレクタ・へ−ス間を接続したベース電流がコレ
クタ電流に比べて無視できる場合に成立する。したがっ
て、トランジスタＱ６のコレクタ電流はトランジスタＱ
５のそれと等しく、このトランジスタＱ６のコレクタ電
流により出力部、のトランジスタＱ７がＯＦＦしてＴＴ
Ｌレベルの出力信号は＋−５ｖ、すなわちＴＴＬレベル
の論理“′１゛′にプルアップされる。For the current applied to the collector of transistor Q6
A current of the same magnitude flows through the collector of as if it were a mirror image. This is true when the base-emitter voltages of the transistors Q5 and Q are equal and the base current connected between the collector and the base of the transistor Q is negligible compared to the collector current. Therefore, the collector current of transistor Q6 is
5, the collector current of this transistor Q6 turns off the transistor Q7 in the output section, and the TT
The L level output signal is pulled up to +-5V, that is, the TTL level logic "'1".
一方、人力信号ＥＣＬＩＮが“０°′から“１゛に変化
してトランジスタＱ１がＯＮになり、そのコレクタ電位
が急速に低下すると、トランジスタＱ３は速やかにＯＦ
Ｆして、そのコレクタ電流が流れなくなり、カレントミ
ラー部３におけるトランジスタＱ５のコレクタ電流が遮
断される。これにより、トランジスタＱ、のコレクタ電
流も流れなくなり、その結果、トランジスタＱ７のベー
ス電位が上昇してトランジスタＱ７がＯＮＬ、ＴＴＬレ
ベルの出力が論理ＩＩ ＯＩ＋にプルダウンされる。On the other hand, when the human input signal ECLIN changes from "0°" to "1", transistor Q1 turns on, and its collector potential drops rapidly, transistor Q3 immediately turns off.
F, the collector current stops flowing, and the collector current of the transistor Q5 in the current mirror section 3 is cut off. As a result, the collector current of the transistor Q also stops flowing, and as a result, the base potential of the transistor Q7 rises, and the ONL and TTL level output of the transistor Q7 is pulled down to the logic II OI+.
このように、通常ＥＣＬ回路１は電流切換回路として動
作するので入力信号ＥＣＩ、１Ｈの変化に伴う回路動作
が早く、比較的に信号の伝達時間も早い。このため、Ｅ
ＣＬ回路１からの信号を受ける出力段のトランジスタＱ
、 、Ｑ、にはショットキーバリアダイオード付のもの
を用いるなどして、動作スピードを上げ、ＥＣＬ／ＴＴ
Ｌレベル変換回路全体の信号伝達特性の高速化を図って
いる。As described above, since the ECL circuit 1 normally operates as a current switching circuit, the circuit operation is fast in response to changes in the input signals ECI and 1H, and the signal transmission time is also relatively fast. For this reason, E
Output stage transistor Q that receives the signal from CL circuit 1
, ,Q are equipped with Schottky barrier diodes to increase the operating speed and improve ECL/TT.
The aim is to speed up the signal transmission characteristics of the entire L level conversion circuit.
しかしながら、このような従来のレベル変換回路にあっ
ては、出力部４のトランジスタＱ、がＯＮのとき飽和状
態となるため、出力部４のトランジスタＱ、がＯＮから
ＯＦＦへと変化するとき選炭速度が遅く、ＥＣＬ系の特
徴である高速性を十分に活かせないという問題点があっ
た。However, in such a conventional level conversion circuit, when the transistor Q of the output section 4 is ON, it is in a saturated state, so when the transistor Q of the output section 4 changes from ON to OFF, the coal selection speed decreases. There was a problem in that the ECL system was slow and the high speed characteristic of the ECL system could not be fully utilized.
これは、ＥＣＬ系に常にバイアス電流が流れるため、カ
レントミラー部３の電流駆動能力を消費電力の点からあ
まり大きくできず、カレントミラー部３の電流駆動能力
を低く設定しているからである。一方、遷移速度が遅い
という不具合を解消するためには、例えば単純にはカレ
ントミラー部３の電流駆動能力を増やせば改善され、こ
れには抵抗Ｒ，、Ｒ，の値を下げて電流を増加させるな
どの方法が一般的である。ところが、この方法によると
、消費電力が増大し好ましくない。This is because a bias current always flows through the ECL system, so the current driving ability of the current mirror section 3 cannot be increased too much from the viewpoint of power consumption, and the current driving ability of the current mirror section 3 is set low. On the other hand, in order to solve the problem of slow transition speed, for example, simply increasing the current drive capability of the current mirror section 3 can improve the problem. A common method is to do so. However, this method increases power consumption, which is undesirable.
そこで本発明は、消費電力の増大を招くことな（、高速
動作が可能なレベル変換回路を提供することを目的とし
ている。Therefore, an object of the present invention is to provide a level conversion circuit that can operate at high speed without causing an increase in power consumption.
本発明によるレベル変回路は上記目的達成のため、ＥＣ
Ｌ回路の出力をレベルシフト部によってレベルを変え、
これをカレントミラー部で受け、出力部のトランジスタ
をＯＮ１０ Ｆ ＦさせてＥＣＬ／ＴＴＬレベルの変換
を行うレベル変換回路において、前記カレントミラー部
を構成する複数のトランジスタのコレクタ側出力点とエ
ミッタ電位との間に所定の抵抗を介挿し、前記出力部の
トランジスタのベースに蓄えられる電荷を該介挿抵抗に
よって放電させるようにしている。In order to achieve the above object, the level changing circuit according to the present invention
The level of the output of the L circuit is changed by the level shift section,
In a level conversion circuit that receives this in a current mirror section and converts the ECL/TTL level by turning on the transistor in the output section, the collector side output point and emitter potential of the plurality of transistors constituting the current mirror section are connected. A predetermined resistor is inserted between the two, and the electric charge stored in the base of the transistor of the output section is discharged by the inserted resistor.
〔作用］
本発明では、カレントミラー部を構成する複数のトラン
ジスタのコレクタ側出力点とエミッタ電位との間に所定
の抵抗が介挿され、出力部のトランジスタがＯＮで飽和
状態となっていてもＯＦＦに変化するとき、そのベース
電荷が少なくとも該介挿抵抗によって直ちに放電する。[Function] In the present invention, a predetermined resistor is inserted between the collector side output point and the emitter potential of the plurality of transistors constituting the current mirror section, so that even if the transistors in the output section are turned on and saturated, When turning OFF, its base charge is immediately discharged by at least the interposed resistor.
したがって、ＯＮからＯＦＦへの遷移速度が速くなり、
しかも消費電力の増大を招くことなく、レベル変換の高
速動作を実現できる。Therefore, the transition speed from ON to OFF becomes faster,
Furthermore, high-speed level conversion can be achieved without increasing power consumption.
（実施例〕 以下、本発明を図面に基づいて説明する。(Example〕 Hereinafter, the present invention will be explained based on the drawings.
皿且至所
最初に、本発明の詳細な説明する。第１図は本発明の原
理を示す図であり、この図において、従来例として示し
た第４図と同一構成部分には同一番号を符して重複説明
を省略する。First, a detailed description of the invention will be given. FIG. 1 is a diagram showing the principle of the present invention, and in this diagram, the same components as those in FIG. 4 shown as a conventional example are denoted by the same numbers and redundant explanation will be omitted.
本発明ではカレントミラー部１０の構成が従来例と異な
り、カレントミラー部１０を構成する２つのトランジス
タＱ、 、Ｑ、のそれぞれのコレクタとエミッタ電位（
接地電位）との間には抵抗Ｒ３、Ｒ６が介挿されている
。この場合、抵抗Ｒｈの一端はトランジスタＱ、におけ
るコレクタ側出力点（カレントミラー出力点に相当）に
接続され、該コレクタ出力点は出力部１１のトランジス
タＱ７のベースに接続されている。出力部１１は、例え
ばトランジスタＱ７のコレクタ側が抵抗Ｒ７を介して高
電位電源（例えば、＋５■）に接続して構成され、該コ
レクタ側から後段のＴＴＬ回路１２への出力が取り出さ
れる。In the present invention, the configuration of the current mirror section 10 is different from the conventional example, and the collector and emitter potentials (
Resistors R3 and R6 are inserted between the ground potential and the ground potential. In this case, one end of the resistor Rh is connected to the collector side output point (corresponding to the current mirror output point) of the transistor Q, and the collector output point is connected to the base of the transistor Q7 of the output section 11. The output section 11 is configured, for example, by connecting the collector side of a transistor Q7 to a high potential power source (for example, +5■) via a resistor R7, and the output to the TTL circuit 12 at the subsequent stage is taken out from the collector side.
以上の構成において、いま、トランジスタＱ７がＯＮし
て飽和状態にあるとき、入力信号ＥＣＬｌの変化に応じ
て出力部１１におけるトランジスタＱ７のベース電位が
〔Ｈ〕レベルから（Ｌ）に変化する場合、例えば第４図
に示す従来例ではトランジスタＱ、のベース電荷はトラ
ンジスタＱ、を通って放電されるが、第１図に示す回路
ではトランジスタＱ、のみならず抵抗Ｒ６を通してもベ
ース電荷の放電が行われる。このため、トランジスタＱ
７は飽和状態からより速やかにΩＦＦ状態に回復できる
ようになり、トランジスタＱ７におけるＯＮからＯＦＦ
への遷移速度が格段と向上し、高速処理を行うことがで
きる。In the above configuration, when the transistor Q7 is now turned on and in a saturated state, if the base potential of the transistor Q7 in the output section 11 changes from the [H] level to the (L) level in response to a change in the input signal ECLl, For example, in the conventional example shown in FIG. 4, the base charge of the transistor Q is discharged through the transistor Q, but in the circuit shown in FIG. 1, the base charge is discharged not only through the transistor Q but also through the resistor R6. be exposed. Therefore, transistor Q
7 can recover from the saturated state to the ΩFF state more quickly, and the transistor Q7 can be turned from ON to OFF.
This greatly improves the transition speed and enables high-speed processing.
なお、実際上は２倍程度の高速化が可能となる。Note that, in practice, it is possible to speed up the process by about twice as much.
この場合、抵抗Ｒ３、Ｒ４の値を下げて電流を増やすな
どの方法を採っていないから、消費電力の増大を招くこ
ともない。また、トランジスタＱ。In this case, since methods such as increasing the current by lowering the values of the resistors R3 and R4 are not adopted, no increase in power consumption occurs. Also, transistor Q.
のコレクタ側にも抵抗Ｒ６の介挿することにより、他方
の抵抗Ｒ８の介挿によって生ずるＥＣＬ系の差動出力に
対するカレントミラー部１０の検出電位のずれが解消さ
れ、カレントミラー回路としてのバランスを保つことが
できる。By inserting the resistor R6 also on the collector side of the resistor R6, the deviation in the detection potential of the current mirror unit 10 with respect to the differential output of the ECL system caused by the insertion of the other resistor R8 is eliminated, and the balance as a current mirror circuit is improved. can be kept.
第土災崖■
次に、第２図は上記原理に基づく本発明の第１実施例を
示す図である。本実施例の説明に当たり、第１図と同一
構成部分は同一符号を付して重複説明を省略する。Earth Disaster Cliff ■ Next, FIG. 2 is a diagram showing a first embodiment of the present invention based on the above principle. In describing this embodiment, the same components as those in FIG. 1 are given the same reference numerals, and redundant explanation will be omitted.
第２図において、２０はＥＣＬ回路であり、ＥＣＬ回路
２０はエミッタが共通接続された一対のトランジスタＱ
、、Ｑｚのそれぞれのベースに差動入力ＩＮ、、ＩＮ、
が印加され、その他の第１図と同様の構成である。また
、レベルシフト部２およびカレントミラー部１０の構成
は第１図と同様であるが、出力部２１が２出力となって
いる。すなわち、出力部２１はトランジスタＱ８、Ｑ、
および抵抗Ｒ６、Ｒ１を有して構成され、ｌ−ランジス
タＱ６のコレクタ側出力点から抵抗Ｒｓ、Ｒｑを通して
トランジスタＱ８、Ｑ、のベースにそれぞれカレントミ
ラー部１０の出力信号が入力される。In FIG. 2, 20 is an ECL circuit, and the ECL circuit 20 consists of a pair of transistors Q whose emitters are commonly connected.
, , differential inputs IN, ,IN, at the bases of each of Qz.
is applied, and the other configuration is the same as that in FIG. Further, the configurations of the level shift section 2 and the current mirror section 10 are the same as those shown in FIG. 1, but the output section 21 has two outputs. That is, the output section 21 includes transistors Q8, Q,
and resistors R6 and R1, and the output signal of the current mirror section 10 is input from the collector side output point of the L-transistor Q6 to the bases of the transistors Q8 and Q through the resistors Rs and Rq, respectively.
以上の構成において、差動入ノ） Ｉ Ｎ＋ 、Ｉ Ｎ
ｚのレベル差に応じてトランジスタＱ、、Ｑ、が０Ｎ１
０ Ｆ Ｆ Ｌ、カレントミラー部１０におけるトラン
ジスタＱ６のコレクタ電流が変化して出力部２１のトラ
ンジスタＱａ 、Ｑ、がＯＮ／ＯＦＦＬ、２つのＴＴＬ
出力が得られる。この場合、トランジスタＱ、 、Ｑ、
のベース電位が（Ｈ）レベルから（Ｌ）レベルに変化す
るとき、抵抗Ｒ，、Ｒ，をそれぞれ通した後、トランジ
スタＱ６のみならず抵抗Ｒ１を通してもベース電荷の放
電が行われる。In the above configuration, the differential inputs) I N+ , I N
Transistors Q, , Q, become 0N1 depending on the level difference of z.
0 F F L, the collector current of the transistor Q6 in the current mirror section 10 changes, and the transistors Qa and Q of the output section 21 turn ON/OFFL, and the two TTLs change.
I get the output. In this case, transistors Q, ,Q,
When the base potential changes from the (H) level to the (L) level, the base charge is discharged not only through the transistor Q6 but also through the resistor R1 after passing through the resistors R, , R, respectively.
したがって、上述した本発明の原理と同様の理由により
同一の効果を得ることができる。なお、本実施例では出
力部２１が２出力であり、２つのトランジスタＱａ 、
Ｑ、に対して１本の抵抗Ｒ６によって百出力の高速化が
実現される。Therefore, the same effect can be obtained for the same reason as the principle of the present invention described above. Note that in this embodiment, the output section 21 has two outputs, and two transistors Qa,
With one resistor R6 for Q, a high-speed output of 100% is achieved.
茅Ｉ尖隻■
第３図は本発明の第２実施例を示す図であり、本実施例
は出力部２１のトランジスタのうち一方のみを高速化し
た例である。すなわち、第３図において、まずレベルシ
フト部２２は抵抗Ｒ：＋ 、Ｒ４からなり、ダイオード
が省略されて抵抗Ｒｓ、Ｒ４のみでレベルシフトが行わ
れる。また、カレントミラー部２３はトランジスタＱ３
、Ｑ６および抵抗Ｒｓ 、Ｒｓ 、Ｒ＋。からなり、抵
抗ＲＩＯは、Ｒｓ ＝ Ｒ＋ｏ＋ Ｒａ
という関係で表される抵抗値となるように設定される。Figure 3 is a diagram showing a second embodiment of the present invention, and this embodiment is an example in which only one of the transistors in the output section 21 is made faster. That is, in FIG. 3, first, the level shift section 22 consists of resistors R:+ and R4, and the diode is omitted, and level shifting is performed only by the resistors Rs and R4. In addition, the current mirror section 23 is a transistor Q3.
, Q6 and resistors Rs, Rs, R+. The resistance RIO is set to have a resistance value expressed by the relationship Rs=R+o+Ra.
その他は第１実施例と同様である。The rest is the same as the first embodiment.
したがって、本実施例ではトランジスタＱａのベース電
荷は抵抗Ｒ３ｏを通しても放電されることで高速化が図
られ、一方、トランジスタＱ９のベース電荷は従来と同
様にトランジスタＱ、を通して放電される。よって、ト
ランジスタＱ８について第１実施例と同様の効果が得ら
れる。Therefore, in this embodiment, the base charge of the transistor Qa is also discharged through the resistor R3o, thereby increasing the speed, while the base charge of the transistor Q9 is discharged through the transistor Q as in the conventional case. Therefore, the same effects as in the first embodiment can be obtained for the transistor Q8.
〔発明の効果］
本発明によれば、ＥｑＬからＴＴＬにレベル変換する際
の出力段におけるトランジスタのＯＮからＯＦＦへの遷
移速度を速くすることができ、消費電力の増大を招くこ
となく、レベル変換の高速動作を実現することができる
。[Effects of the Invention] According to the present invention, the transition speed from ON to OFF of the transistor in the output stage when converting the level from EqL to TTL can be increased, and the level conversion can be performed without increasing power consumption. High-speed operation can be achieved.
第１図は本発明の原理を示す回路図、
第２図は本発明に係るレベル変換回路の第１実施例の回
路図、
第３図は本発明に係るレベル変換回路の第２実施例の回
路図、
第４図は従来のレベル変換回路の回路図である。
１．２０・・・・・・ＥＣＬ回路、
２．２２・・・・・・レベルシフト部、５・・・・・・
電流源、
６・・・・・・基準電源、
１０．２３・・・・・・カレントミラー部、１１．２１
・・・・・・出力部、
１２・・・・・・ＴＴＬ回路、
Ｑ、〜Ｑ６・・・・・・トランジスタ、Ｒ１−Ｒ１゜・
・・・・・抵抗、
Ｄ＋ Ｘ Ｄｚ ・・・・・・ダイオード、Ｑ７、
Ｑ、 、Ｑ、・・・・・・出力部のトランジスタ。
第
図
Ｑｓ。
：出力部り１）／ンスク
第２実施例の回路図
第３図
２３：カレントミラー部FIG. 1 is a circuit diagram showing the principle of the present invention, FIG. 2 is a circuit diagram of a first embodiment of a level conversion circuit according to the present invention, and FIG. 3 is a circuit diagram of a second embodiment of a level conversion circuit according to the present invention. Circuit Diagram FIG. 4 is a circuit diagram of a conventional level conversion circuit. 1.20...ECL circuit, 2.22...Level shift section, 5...
Current source, 6... Reference power supply, 10.23... Current mirror section, 11.21
...Output section, 12...TTL circuit, Q, ~Q6...Transistor, R1-R1゜・
...Resistance, D+ X Dz ...Diode, Q7,
Q, ,Q,...Transistor in the output section. Figure Qs. : Output section 1)/Nsk Circuit diagram of second embodiment Figure 3 23: Current mirror section
Claims (1)
え、 これをカレントミラー部で受け、出力部のトランジスタ
をＯＮ／ＯＦＦさせてＥＣＬ／ＴＴＬレベルの変換を行
うレベル変換回路において、前記カレントミラー部を構
成する複数のトランジスタのコレクタ側出力点とエミッ
タ電位との間に所定の抵抗を介挿し、 前記出力部のトランジスタのベースに蓄えられる電荷を
該介挿抵抗によって放電させるようにしたことを特徴と
するレベル変換回路。[Claims] A level conversion circuit that changes the level of the output of an ELC circuit by a level shift section, receives this in a current mirror section, and converts the ECL/TTL level by turning on/off a transistor in the output section, A predetermined resistor is inserted between the collector side output point and the emitter potential of the plurality of transistors constituting the current mirror section, and the electric charge stored in the base of the transistor of the output section is discharged by the interposed resistor. A level conversion circuit characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305263A JPH02150121A (en) | 1988-11-30 | 1988-11-30 | Level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305263A JPH02150121A (en) | 1988-11-30 | 1988-11-30 | Level conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02150121A true JPH02150121A (en) | 1990-06-08 |
Family
ID=17942996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305263A Pending JPH02150121A (en) | 1988-11-30 | 1988-11-30 | Level conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02150121A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040710A (en) * | 1997-06-05 | 2000-03-21 | Nec Corporation | CML-CMOS conversion circuit |
-
1988
- 1988-11-30 JP JP63305263A patent/JPH02150121A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040710A (en) * | 1997-06-05 | 2000-03-21 | Nec Corporation | CML-CMOS conversion circuit |
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