JPH02149891A - Synchronizing signal generating circuit - Google Patents
Synchronizing signal generating circuitInfo
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- 238000010894 electron beam technology Methods 0.000 claims description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 abstract description 10
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 230000000737 periodic effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000001788 irregular Effects 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
- 101000996834 Homo sapiens Linker for activation of T-cells family member 2 Proteins 0.000 description 1
- 102100034238 Linker for activation of T-cells family member 2 Human genes 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000010408 sweeping Methods 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、グラフインクディスプレイなどで使われるC
RTディスプレイにおいて、電子ビームの掃引を制御す
る為の、水平同期信号(通称Hiylie)と垂直同期
信号(通称V 3FRC)を発生する同期信号発生回路
に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to C
The present invention relates to a synchronization signal generation circuit that generates a horizontal synchronization signal (commonly known as Hiylie) and a vertical synchronization signal (commonly known as V3FRC) for controlling the sweep of an electron beam in an RT display.
CRTディスプレイの電子ビーム掃引方式には、インク
レース仕様とノンインタレース仕様の2種類があり、本
発明はインクレース仕様で効果を発揮する。ノンインタ
レース仕様は、全ての掃査線を毎フレーム掃引するため
、同期信号は毎フレーム同じタイミングで変化を繰り返
すのに対し、インクレース仕様は、2フレームで全ての
掃査線を掃引するので、同期信号はフレーム毎に異なる
タイミングで変化する。There are two types of electron beam sweeping systems for CRT displays: an inklace specification and a non-interlaced specification, and the present invention is effective in the inklace specification. In the non-interlaced specification, all scanning lines are swept every frame, so the synchronization signal repeats changes at the same timing every frame, whereas in the increment specification, all scanning lines are swept in two frames. , the synchronization signal changes at different timings for each frame.
インクレース仕様における掃引は、第3図に示すように
、実線のEvENフレームと、破線のODDフレームの
計2フレームで1画面が構成される。第2図は、そのイ
ンクレース仕様における同期信号の変化タイミングの一
例であり、変化が規則的なHsy*c信号17に対して
、V *y+tc信号18が不規則なことが分かる。つ
まり、V 5ync信号の変化が、H19、信号の立ち
上がりに同期したり、Hl。As shown in FIG. 3, in the sweep in the increment specification, one screen is composed of a total of two frames: an EvEN frame indicated by a solid line and an ODD frame indicated by a broken line. FIG. 2 shows an example of the change timing of the synchronization signal in the incremental specification, and it can be seen that the V*y+tc signal 18 changes irregularly, while the Hsy*c signal 17 changes regularly. In other words, the change in the V5sync signal is synchronized with the rising edge of the H19 signal, or the change in the V5sync signal is synchronized with the rising edge of the H19 signal.
■信号の立ち上がりと次の立ち上がりの中間位置で変化
したりする点である。第2図において、VILNK信号
19は、表示画面の上下境界を決める信号であるが、こ
のVIL□信号19においては、旧ghレベルの区間が
Htyac信号17の7周期になったり6周期になった
りと不規則な変化をする。■It is a point that changes at an intermediate position between one rising edge of a signal and the next rising edge. In FIG. 2, the VILNK signal 19 is a signal that determines the upper and lower boundaries of the display screen, but in this VIL□ signal 19, the old gh level section becomes 7 cycles or 6 cycles of the Htyac signal 17. and irregular changes.
本発明は、この不規則な変化をするインクレース仕様の
同期信号を少ない周期パラメータと、より小規模な回路
構成で実現しようというものである。The present invention aims to realize an incremental specification synchronization signal that changes irregularly with fewer cycle parameters and a smaller circuit configuration.
インクレース仕様におけるV *y+tc信号18とV
ILN11信号19は、Hsy、、c信号17の立ち上
がり、及び立ち上がりと立ち上がりの中間位置で変化す
るため、従来はHl、le信号17の半周期をサイクル
とするクロックを生成し、V syMc信号、■llL
、1に信号の変化点を計数するカウンタに入力する方法
が採られていた。第2図の例で説明すると、V llT
11c+ V ILN。V *y + tc signal 18 and V in ink race specification
Since the ILN11 signal 19 changes at the rising edge of the Hsy, c signal 17 and at an intermediate position between rising edges, conventionally a clock whose cycle is half the period of the Hl, le signal 17 is generated, and the V syMc signal, llL
, 1, a method was adopted in which the signal was input into a counter that counted the change points of the signal. To explain using the example in Figure 2, V llT
11c+ VILN.
信号の変化点を計数する周期パラメータa、 b。Periodic parameters a and b that count the changing points of the signal.
c、d、e、f、g、hはそれぞれ、4. 6.1B。c, d, e, f, g, h are 4. 6.1B.
4、 5.1B、 31.31となり、パラメータaと
d。4, 5.1B, 31.31, and parameters a and d.
Cとr9gとhは同じ値であるから、この場合に必要と
なるパラメータは、a、b、c、e、gの5種類である
6周期パラメータaの値が4であるということは、Hl
、□信号の半周期を1と数えるから、aの示す時間幅は
Htyfic信号の2周期となる。Since C, r9g and h are the same value, there are five parameters required in this case: a, b, c, e, and g.The value of the 6-cycle parameter a is 4, which means that Hl
, □ Since half a period of the signal is counted as 1, the time width indicated by a is two periods of the Htyific signal.
ここで周期パラメータa、b、cが示す区間をそれぞれ
モードM o、 M + 、 M z とし、残りをモ
ードM、とする。モードM、を示すパラメータaとd。Here, the sections indicated by the periodic parameters a, b, and c are assumed to be modes M o, M + , and M z , respectively, and the remaining sections are assumed to be mode M. Parameters a and d indicating mode M.
Mlを示すパラメータbとe+Mlを示すCとf。Parameters b indicating Ml and C and f indicating e+Ml.
フレーム周期を示すgとhは、それぞれ同じグループで
あり、同じような値を持っている。インクレース仕様で
あるが由にbとeだけが異なっており、従来は別々のパ
ラメータとして、それぞれ設定していた。g and h indicating the frame period are in the same group and have similar values. Since it is an ink race specification, only b and e are different, and conventionally they were set as separate parameters.
モードM1の区間周期が、EVENフレームとODDフ
レームの違いで異なるため、パラメータbとeが異なる
値を必要とする点、及び各パラメータの値を決定する為
にH5yRc信号の1周期を2と数えなければならない
点に違和感があり、本発明ではこれを明確にし、回路も
縮小することができる。Since the interval period of mode M1 is different between EVEN and ODD frames, parameters b and e require different values, and one period of the H5yRc signal is counted as 2 in order to determine the value of each parameter. However, the present invention clarifies this and allows the circuit to be reduced in size.
上記課題を解決するために本発明においては、水平周期
カウンタのカウントクロックと、そのカウントUPする
半分のカウント数で発生する信号のいずれかを選択して
、垂直周期のカウントクロックとした。In order to solve the above problems, in the present invention, either the count clock of the horizontal period counter or the signal generated at half the count up of the horizontal period counter is selected as the count clock of the vertical period.
従来第2図において、H5yac信号の1周期を1と数
えると各周期パラメータa、b、c、d、e。Conventionally, in FIG. 2, if one period of the H5yac signal is counted as 1, each period parameter a, b, c, d, e.
r、g、hの値はそれぞれ、2,3,9,2,2゜5、
9 、15.5.15.5となるが、本発明では上記の
手段をとっていることから、このパラメータの値を2.
3,9,2,3,9,16.16として第2図の同期信
号タイミングを得ることができる。第4図を用いてその
理由を説明する”kit信号17の立ち上がりに同期し
たクロックと、立ち上がりと立ち上がりの中間で発生す
るクロックを用意する。The values of r, g, and h are 2, 3, 9, 2, 2°5, respectively.
9, 15.5, and 15.5, but since the above-mentioned measures are taken in the present invention, the value of this parameter is set to 2.
The synchronization signal timing shown in FIG. 2 can be obtained as 3, 9, 2, 3, 9, 16.16. The reason for this will be explained using FIG. 4. ``A clock synchronized with the rise of the kit signal 17 and a clock generated midway between the rises of the kit signal 17 are prepared.
第4図では、前者のクロックをZERO信号20、後者
のクロックを一敗信号21と記している。■。In FIG. 4, the former clock is indicated as a ZERO signal 20, and the latter clock is indicated as a one-defeat signal 21. ■.
、■8カウンター変化点22.23は、このクロックで
カウントした場合のカウント値変化点を示したものであ
る。つまり、変化点22においては最初の2発をZER
O信号20で、あとの2発を一致信号21でカウントし
た場合であり、4をカウントしたにもかかわらず、実際
の周期幅は3.5である。これは、カウントクロックで
ある信号を途中で切り換えたことにより、0.5カウン
ト減少したことを示している。変化点23においても同
様であり、これもカウントクロックである信号を一致信
号21からZERO信号20に切り換えた為に4をカウ
ントして、3.5の周期幅が実現している。この様に、
第2図に示すインクレース仕様の不規則な変化も、カウ
ントクロックを切り換えることにより単純化できる。, ■8 counter change points 22 and 23 indicate the count value change points when counting with this clock. In other words, at change point 22, the first two shots are ZER.
This is a case where the remaining two shots are counted with the O signal 20 and the coincidence signal 21, and even though 4 is counted, the actual cycle width is 3.5. This indicates that the count was decreased by 0.5 due to switching the signal serving as the count clock midway through. The same is true at the change point 23, and since the signal serving as the count clock is switched from the coincidence signal 21 to the ZERO signal 20, 4 is counted, and a cycle width of 3.5 is realized. Like this,
Irregular changes in the incremental specification shown in FIG. 2 can also be simplified by switching the count clock.
第1図は本発明の実施例であり、図面に基づいて動作を
説明する。FIG. 1 shows an embodiment of the present invention, and the operation will be explained based on the drawing.
H,レジスタ1は、水平掃引の周期を決定する値を保持
するレジスタで、使用するCRTディスプレイの仕様に
合わせる為、任意の値に設定可能であるaVCレジスタ
2、VSVレジスタ3、VOSレジスタ4、BILレジ
スタ5は、それぞれ周期パラメータg、a、b、cの値
を保持するレジスタでこれも任意設定可能である。H, register 1 is a register that holds the value that determines the horizontal sweep period, and can be set to any value to match the specifications of the CRT display used. aVC register 2, VSV register 3, VOS register 4, The BIL register 5 is a register that holds the values of cycle parameters g, a, b, and c, respectively, and these can also be set arbitrarily.
まずH,レジスタ1から水平周期カウンタであるHCダ
ウンカウンタ7へ設定値データがロードされると、He
ダウンカウンタ7はCLK13でダウンカウントを行う
、Heダウンカウンタ7のカウント値がゼロになると、
カウントLIP信号であるZ E RO(8号20が発
生し、H,ダウンカウンタ7は再びH,レジスタの値を
ロードし、ダウンカウントを繰り返す* )i@yac
信号17は、このZERO信号20から生成されるが、
特に本実施例を説明するのには不要であるため、生成回
路および説明は省略する。−数構出回路8には、H,ダ
ウンカウンタ7のカウントデータと、Hc レジスタl
の値を1ビツト下位シフトした値、つまり設定値の半分
の値を入力しその一致をみる。一致信号21は、水平周
期カウンタ、つまりH,ダウンカウンタ7がカウントU
Pする半分のカウント数で発生する信号である。この−
敗信号21が、H1y□信号17の立ち上がりと立ち上
がりの中間で出力される信号であり、ZERO信号20
がHsy+tc信号17の立ち上がりに同期した信号と
なる。V、MUX9は、致信号21とZERO信号20
のいずれかを選択し、垂直周期カウンタであるVCダウ
ンカウンタ11へクロックとして出力する。VXMUX
IOは、−敗信号21とZERO20のいずれかを選択
し、垂直周期カウンタであるv8ダウンカウンタ12ヘ
クロノクとして出力する。■。ダウンカウンタ11は、
H、ダウンカウンタ7と同様に、カウント値がゼロにな
る毎に、vcレジスタ2から周期パラメータgの設定値
をロードし、ダウンカウントを繰り返す。■×ダウンカ
ウンタ12は、カウント値がゼロになる毎に周期パラメ
ータa、b、cの設定値のいずれかをロードしダウンカ
ウントを繰り返す。First, when setting value data is loaded from H register 1 to HC down counter 7, which is a horizontal period counter,
The down counter 7 counts down at CLK13. When the count value of the He down counter 7 reaches zero,
Count LIP signal Z E RO (No. 8 20 occurs, H, down counter 7 loads H again, register value, repeats down count * ) i@yac
Signal 17 is generated from this ZERO signal 20,
Since it is not particularly necessary to explain this embodiment, the generation circuit and explanation will be omitted. - The number output circuit 8 contains the count data of the H, down counter 7, and the Hc register l.
Input the value obtained by shifting the value down by 1 bit, that is, half the set value, and check to see if they match. The coincidence signal 21 is output by the horizontal period counter, that is, H, and the down counter 7 counts U.
This is a signal that is generated at half the count of P. This-
The defeat signal 21 is a signal output between the rising edge and rising edge of the H1y□ signal 17, and the ZERO signal 20
becomes a signal synchronized with the rising edge of the Hsy+tc signal 17. V, MUX9 has a match signal 21 and a ZERO signal 20.
Select one of them and output it as a clock to the VC down counter 11, which is a vertical period counter. VXMUX
IO selects either the -defeat signal 21 or ZERO 20 and outputs it as a clock to the v8 down counter 12, which is a vertical period counter. ■. The down counter 11 is
H. Similarly to the down counter 7, every time the count value becomes zero, the set value of the periodic parameter g is loaded from the vc register 2, and down counting is repeated. ■× The down counter 12 loads one of the set values of the cycle parameters a, b, and c every time the count value becomes zero, and repeats down counting.
■×ダウンカウンタ12からのゼロ信号は、第2図に示
すモードをMoからMtへ、M、からM!へ、M2から
Msへと遷移させるsVCダウンカウンタ11からのゼ
ロ信号は、モードをM、に戻す働きをする。MODEコ
ントロール回路15は、このモード遷移を実現する為の
回路であり、セレクター6に対してレジスタ選択情報を
出力する。レジスタ選択とは、VXダウンカウンタ12
にロードすべき周期パラメータを選択することであり、
モードがM、のときには次のモードM1の周期パラメー
タbを選ぶべく、vnsレジスタ4を選択する0M0D
Eコントロ一ル回路15は、各モードM−,M+。■× The zero signal from the down counter 12 changes the mode shown in FIG. 2 from Mo to Mt, from M to M! The zero signal from the sVC down counter 11 that causes the transition from M2 to Ms serves to return the mode to M. The MODE control circuit 15 is a circuit for realizing this mode transition, and outputs register selection information to the selector 6. Register selection means VX down counter 12
is to select the periodic parameters to be loaded into the
When the mode is M, select the vns register 4 to select the cycle parameter b of the next mode M10M0D
The E control circuit 15 operates in each mode M- and M+.
Mt、Mコに対応したV sy++c信号18とV I
LNI+信号19を出力する。MUXコントロール14
は、MODEコントロール15からモード情報を入力し
、V、MUX9とVIlMUXIOに対し、クロック選
択情報を出力する。MUXコントロール14には、EV
ENフレームと0DI)フレームの切り換えフラグを存
しており、モードがM 、/になる毎にフラグは切り換
わる。ここでvcMUX9とVxMUXIOに対するク
ロック選択情報について説明する。まずフレーム周期を
カウントする■、ダウンカウンタには、周期設定値を1
6にしてロードさせ、VcMLIX9には、フレーム毎
に入力クロックが切り換わるよう制御する。切り換わり
はモードM0が始まると同時で、そのフレームの間は変
化させない。V sy++c signal 18 and V I corresponding to Mt and Mco
Output LNI+ signal 19. MUX control 14
inputs mode information from the MODE control 15 and outputs clock selection information to V, MUX9 and VIlMUXIO. MUX control 14 has EV
There is a switching flag between the EN frame and 0DI) frame, and the flag is switched each time the mode becomes M or /. Here, clock selection information for vcMUX9 and VxMUXIO will be explained. First, count the frame period. Set the period setting value to 1 for the down counter.
VcMLIX9 is controlled so that the input clock is switched every frame. The switching occurs at the same time as mode M0 starts, and no change is made during that frame.
フレーム毎に入力クロックが切り換わるので、■、ダウ
ンカウンタは設定値16に対して0.5少ない15.5
を周期としたフレーム周期を繰り返す。第2図をみて、
このフレーム周期以外に小数点の付く周期区間は、OD
Dフレームにおける周期パラメータeの部分である。設
定値=3に対して2.5になれば良い、この場合、VX
MUXIOに対してODDフレームにおける周期パラメ
ータdの区間のみ一致信号21を選択させるよう制御す
ることで解決する。ODDフレームの開始タイミングは
、致信号21によるものであり、引き続くモードM。Since the input clock changes every frame, the down counter is 15.5, which is 0.5 less than the set value of 16.
The frame period with period is repeated. Look at Figure 2,
The periodic section with a decimal point other than this frame period is OD
This is the part of the periodic parameter e in the D frame. The setting value should be 2.5 for 3. In this case, VX
This problem can be solved by controlling the MUXIO to select the match signal 21 only in the section of the periodic parameter d in the ODD frame. The start timing of the ODD frame is based on the access signal 21, followed by mode M.
の区間を一致信号21でカウントする。すると設定値通
りの周PlI−2が確保される。モードがMlになると
、カウントクロックが一致信号21からZERO信号2
0に切り換わり、モードM1の区間は設定値=3よりも
0.5少ない2.5の周期が実現する。The interval is counted using the coincidence signal 21. Then, the circumference PlI-2 according to the set value is secured. When the mode becomes Ml, the count clock changes from the coincidence signal 21 to the ZERO signal 2.
0, and a period of 2.5, which is 0.5 less than the set value=3, is realized in the section of mode M1.
このMUxコントo−ル14が、V、MUX9と■、M
UXIOを制御する内容を第5図に示す。第5図に示し
た様に、VCMUX9とVXMUXIOに対し、常にZ
ERO信号20を選択させれば、ノンインクレース仕様
にも対応する。This MUx control 14 is connected to V, MUX9 and ■, M
FIG. 5 shows the contents of controlling UXIO. As shown in Figure 5, Z is always used for VCMUX9 and VXMUXIO.
If the ERO signal 20 is selected, non-increment specifications are also supported.
以上述べた通り、本発明を利用すれば、インクレース仕
様の不規則な同期信号タイミングも、ノンインタレース
仕様の場合と同様に、周期パラメータは4種類で済み、
さらにHl、信号17の1周期を2と数えないでlと数
えられることにより、VCダウンカウンタ11、v8ダ
ウンカウンタ12は、各々lビア)ずつ縮小することも
でき、本発明の効果は大きい。As described above, if the present invention is used, the irregular synchronization signal timing of the inclace specification can be handled using only four period parameters, as in the case of the non-interlaced specification.
Furthermore, since one period of H1 and signal 17 is counted as 1 instead of 2, the VC down counter 11 and the v8 down counter 12 can each be reduced by 1 via), which is a great effect of the present invention.
第1図は本発明の実施例、第2図はインクレース仕様に
おける同期信号の変化タイミング図、第3図はインクレ
ース仕様における画面掃引の概念図、第4図は本発明の
詳細な説明図、第5図は本発明の実施例におけるMUX
コントロール回路の動作表である。
H,レジスタ
Veレジスタ
V3Vレジスタ
■lレジスタ
■、レジスタ
セレクター
Heダウンカウンタ
一致検出回路
V、MUX
■XMUX
■、ダウンカウンタ
vXダウンカウンタ
LK
MUXコントロール回路
MODEコントロール回路
16・ ・ ・
17・ ・ ・
18・ ・ ・
19・ ・ ・
20・ ・ ・
21・ ・ ・
22.23゜
ノンインタレース情報
インクレース。
HSy+ac信号
■、y□信号
VIL□信号
ZERO信号
一致信号
■。、■8 ・・・カウンター変化点
基
上
出願人 セイコー電子工業株式会社
代理人 弁理士 林 敬 之 助−HOLIZO
NTAL
第31a
第4図
第5図Fig. 1 is an embodiment of the present invention, Fig. 2 is a timing diagram of synchronization signal change in the increment specification, Fig. 3 is a conceptual diagram of screen sweep in the increment specification, and Fig. 4 is a detailed explanatory diagram of the invention. , FIG. 5 shows the MUX in the embodiment of the present invention.
It is an operation table of the control circuit. H, register Ve register V3V register ■l register ■, register selector He down counter match detection circuit V, MUX ■XMUX ■, down counter vX down counter LK MUX control circuit MODE control circuit 16・ ・ ・ 17・ ・ ・ 18・ ・・ 19・ ・ ・ 20・ ・ ・ 21・ ・ ・ 22.23° Non-interlace information inklace. HSy+ac signal ■, y□ signal VIL□ signal ZERO signal match signal ■. ,■8 ... Counter change point based applicant Seiko Electronics Industries Co., Ltd. agent Patent attorney Keisuke Hayashi - HOLIZO
NTAL Figure 31a Figure 4 Figure 5
Claims (1)
、水平掃引の周期をカウントする水平周期カウンタと、
垂直掃引の周期をカウントする垂直周期カウンタを備え
た、インタレース仕様の同期信号発生回路において、水
平周期カウンタのカウントUP信号と、そのカウントU
Pする半分のカウント数で発生する信号のいずれかを選
択して、垂直周期カウンタのカウントクロックとするこ
とを特徴とする同期信号発生回路。a horizontal period counter that counts the period of horizontal sweep in order to control the sweep of the electron beam of the CRT display;
In an interlaced synchronization signal generation circuit equipped with a vertical period counter that counts the period of vertical sweep, the count UP signal of the horizontal period counter and its count U
A synchronizing signal generating circuit characterized in that one of the signals generated at half the count number of P is selected and used as a count clock of a vertical period counter.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63303450A JPH02149891A (en) | 1988-11-30 | 1988-11-30 | Synchronizing signal generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63303450A JPH02149891A (en) | 1988-11-30 | 1988-11-30 | Synchronizing signal generating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02149891A true JPH02149891A (en) | 1990-06-08 |
Family
ID=17921135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63303450A Pending JPH02149891A (en) | 1988-11-30 | 1988-11-30 | Synchronizing signal generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02149891A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0614203A (en) * | 1992-03-17 | 1994-01-21 | Sip Soc It Per Esercizio Delle Telecommun Pa | Video control circuit for application on multiple media |
-
1988
- 1988-11-30 JP JP63303450A patent/JPH02149891A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0614203A (en) * | 1992-03-17 | 1994-01-21 | Sip Soc It Per Esercizio Delle Telecommun Pa | Video control circuit for application on multiple media |
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