JPH02148986A - Character data separation circuit for teletext receiver - Google Patents
Character data separation circuit for teletext receiverInfo
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Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、テレビジョン受信機内に設置される文字放送
受信機の文字データ分離回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a character data separation circuit for a teletext receiver installed in a television receiver.
（従来の技術）
現在、テレビジョン放送の垂直帰線消去期間内の空きラ
インを利用して文字データ群を伝送し、この文字データ
群をテレビジョン受像機側の受信機でデコードし文字画
面として表示させる文字放送システムが開発中である。(Prior art) Currently, character data groups are transmitted using empty lines during the vertical blanking period of television broadcasting, and this character data group is decoded by a receiver on the television receiver side as a character screen. A teletext system to display this information is currently under development.
この文字放送システムに関する最新の方式諸元は、昭和
６０年１０月１５日付けの郵政省令７７号に規定されて
いる。The latest system specifications regarding this teletext system are stipulated in Ministry of Posts and Telecommunications Ordinance No. 77 dated October 15, 1985.
この郵政省令７７号によれば、テレビジョン映像信号の
垂直帰線消去期間（ＶＢＬ）内の第１４ライン乃至第１
６ライン、第２１ライン、第２７７ライン乃至第２７９
ライン及び第２８４ライン上のそれぞれにライン周波数
の３６４倍のクロック周波数（５，７３ＭＨｚ ）でＮ
ＲＺの伝送路符号に変換された２９６ビツトのデータか
ら成る１データラインが重畳される。ｌデータラインは
、２４ビツトの同期部と２７２ビツトのデータバケット
とから構成される。According to this Ordinance No. 77 of the Ministry of Posts and Telecommunications, the 14th line to the 1st line within the vertical blanking period (VBL) of the television video signal
6th line, 21st line, 277th line to 279th line
N on each line and the 284th line at a clock frequency (5,73MHz) that is 364 times the line frequency.
One data line consisting of 296-bit data converted into RZ transmission line code is superimposed. 1 data line consists of a 24-bit synchronization section and a 272-bit data bucket.
この文字放送を受信するための文字放送受信機は、テレ
ビジ日ン受信機に内蔵されたり、あるいは既存のテレビ
ジョン受信機の外部に付加されたりする。この文字放送
受信機の最前段に配置される文字データ分離回路は、各
ラインの信号をスライスするスライス回路と、このスラ
イス済み信号からこれに含まれる５、７３ ＭＨｚのク
ロック信号を再生する回路と、上記スライス済み信号を
上記再生クロックに同期してサンプリングする文字デー
タサンプリング回路とから構成されている。A teletext receiver for receiving this teletext broadcast is built into a television receiver, or is added to the outside of an existing television receiver. The character data separation circuit placed at the front stage of this teletext receiver consists of a slicing circuit that slices the signal of each line, and a circuit that regenerates the 5, 73 MHz clock signal included in the sliced signal. , and a character data sampling circuit that samples the sliced signal in synchronization with the reproduction clock.
（発明が解決しようとする課題）
上記従来の文字放送受信機の文字データ分離回路は、垂
直帰線消去期間内にわたって動作し続ける構成となって
いる。このため、データラインが重畳されていない無信
号のライン上に出現する雑音成分によってスライス回路
から偽の文字データが出力されて表示中の文字画面が乱
れたり、後段の回路の動作が不安定になったりするとい
う問題がある。(Problems to be Solved by the Invention) The character data separation circuit of the conventional teletext receiver described above is configured to continue operating during the vertical blanking period. For this reason, noise components that appear on the no-signal line where the data line is not superimposed cause false character data to be output from the slice circuit, disrupting the displayed character screen and causing instability in the operation of subsequent circuits. There is a problem that this happens.
（課題を解決するための手段）
本発明に係わる文字放送受信機の文字データ分離回路は
、１９４７分の信号をスライスするスライス部と、この
スライス済み信号からクロック信号を再生するクロック
信号再生部と、スライス済みの１ライン分の信号中に含
まれるクロック周波数の半分の周波数の信号成分を検出
することによりデータラインの先頭に配列される同期部
の出現を検出する同期部検出部と、この同期部の検出時
点から次の水平同期信号の出現時点までの期間内だけス
ライス済みの１ライン分の信号と再生クロ・ツク信号と
を選択的に通過させるゲート部と、このゲート部を通過
したスライス済みの１ライン分の信号を同じくこのゲー
ト部を通過した再生クロック信号でサンプリングする文
字データサンプリング部とを備え、データラインの出現
期間内だけサンプリングによる文字データの分離動作を
行うように構成されている。(Means for Solving the Problems) A character data separation circuit for a teletext receiver according to the present invention includes a slicing section that slices a 1947-minute signal, and a clock signal regeneration section that regenerates a clock signal from the sliced signal. , a synchronous part detection unit that detects the appearance of a synchronous part arranged at the beginning of a data line by detecting a signal component with a frequency half the clock frequency included in the sliced signal for one line; A gate section that selectively passes the sliced one-line signal and the reproduced clock signal only during the period from the detection point of the horizontal synchronization signal to the output point of the next horizontal synchronization signal, and the slice that has passed through this gate section. and a character data sampling section that samples the signal for one line that has been completed using the reproduced clock signal that has also passed through this gate section, and is configured to perform character data separation operation by sampling only during the appearance period of the data line. There is.
以下、本発明の作用を実施例と共に詳細に説明する。Hereinafter, the operation of the present invention will be explained in detail together with examples.
（実施例）
第１図は、本発明の一実施例に係わる文字放送受信機の
文字データ分離回路の構成を示すプロ・ツク図であり、
ＩＮは分離対象のテレビジョン映像信号の入力端子、１
はスライス部、２は同期分離部、３はクロック再生部、
４は同期部検出部、５は同期判別部、６は水平同期信号
生成部、７はＰＬＬ、８はゲート部、９は文字データサ
ンプリング部、ＯＵＴは分離済み文字データの出力端子
である。(Embodiment) FIG. 1 is a block diagram showing the configuration of a character data separation circuit of a teletext receiver according to an embodiment of the present invention.
IN is the input terminal for the television video signal to be separated, 1
is a slice section, 2 is a synchronization separation section, 3 is a clock recovery section,
Reference numeral 4 designates a synchronization unit detection unit, 5 a synchronization determination unit, 6 a horizontal synchronization signal generation unit, 7 a PLL, 8 a gate unit, 9 a character data sampling unit, and OUT an output terminal for separated character data.
第１図のゲート部８は、第２図の論理回路図に示すよう
に、６個の２人力ナンドゲート１１〜１６と５個のイン
バータ１７〜２１との組合せによって構成されている。As shown in the logic circuit diagram of FIG. 2, the gate section 8 of FIG. 1 is constituted by a combination of six two-man powered NAND gates 11-16 and five inverters 17-21.
第１図の入力端子ＩＮには、垂直帰線消去期間内の所定
ライン上に文字放送のデータラインが重畳されたテレビ
シラン映像信号が供給される。奇数フィールドと偶数フ
ィールドとの間に出現する垂直帰線消去期間近傍のテレ
ビジョン映像信号の波形は、３図に示すように、第１４
ライン、第１５ライン、第１６ライン及び第２１ライン
のそれぞれにデータラインが重畳されたものとなってい
る。なお、第３図中の■は垂直同期信号、ＢとＣはそれ
ぞれ第１図中のゲート回路８を選択的に通過して後段の
文字データ・サンプリング部９に供給される文字データ
と再生クロック信号である。The input terminal IN of FIG. 1 is supplied with a televisual video signal in which a teletext data line is superimposed on a predetermined line within a vertical blanking period. As shown in FIG. 3, the waveform of the television video signal near the vertical blanking period that appears between the odd field and the even field is
A data line is superimposed on each of the lines, the 15th line, the 16th line, and the 21st line. In addition, ■ in FIG. 3 is a vertical synchronization signal, and B and C are the character data and reproduction clock that selectively pass through the gate circuit 8 in FIG. 1 and are supplied to the character data sampling section 9 in the subsequent stage, respectively. It's a signal.
第３図中の各ラインの波形を第４図に拡大して示すと、
ライン周期の３６４分の１に設定されたクロック周ＸＪ
ＩＴ ｃ （５，７３ＭＨｚのクロック周波数に該当）
でＮＲＺの伝送路符号に変換された２９６ビツトのデー
タから成る１データラインが映像信号の存在しないペデ
スタルレベルに重畳される。１デークラインは、２４ビ
ツトの同期部と２７２ビツトのデータパケットとから構
成される。When the waveforms of each line in Fig. 3 are enlarged and shown in Fig. 4,
Clock frequency XJ set to 1/364 of the line period
IT c (corresponds to a clock frequency of 5,73MHz)
One data line consisting of 296-bit data converted into an NRZ transmission line code is superimposed on the pedestal level where no video signal exists. One day line consists of a 24-bit synchronization section and a 272-bit data packet.
更に、２４ビツトの同期部は１６ビソトのビット同期符
号（ＣＲ）と８ビツトのバイト同期符号（Ｆ Ｃ）から
成り、２７２ビツトのデータパケットは１９０ビツトの
データブロックと８２ビツトのチエツク符号とから成る
。同期部の先頭に配置されるビット同期符号は、第４図
の下方に拡大して示すように、二値信号の“１゛と′０
％とが１６ビツトにわたって交番された形態となってい
る。Furthermore, the 24-bit synchronization section consists of a 16-bit bit synchronization code (CR) and an 8-bit byte synchronization code (FC), and a 272-bit data packet consists of a 190-bit data block and an 82-bit check code. Become. The bit synchronization code placed at the beginning of the synchronization section is used to differentiate between "1" and "0" of the binary signal, as shown in the enlarged lower part of Figure 4.
% are alternated over 16 bits.
第５図は、第３図中の第１６ラインと第１７ラインの信
号波形を拡大して示す図であり、各信号波形に付された
英字Ａ、Ｂ’ 、Ｃ’ 、Ｈ・・・・は、第１図と第２
図中で同一の英字が付された各部に出現する信号の波形
である。FIG. 5 is an enlarged view showing the signal waveforms of the 16th line and 17th line in FIG. 3, and the alphabetical characters A, B', C', H, . are shown in Figures 1 and 2.
This is a waveform of a signal appearing in each part labeled with the same alphabetic character in the figure.
第１図の入力端子ＩＮに出現する１ライン分の映像信号
Ａはスライス回路ｌにおいて所定レベルにスライスされ
、このスライス済みの波形Ｂ′はクロック再生部３．同
期部検出部４及びゲート部８に供給される。このスライ
ス済み信号の波形Ｂ。One line of video signal A appearing at the input terminal IN in FIG. The signal is supplied to the synchronization section detection section 4 and the gate section 8. Waveform B of this sliced signal.
では、第５図に例示するように、データラインが重畳さ
れていない第１７ラインについてもスライスレベルを越
える雑音成分の存在によって偽の文字データが出現する
。クロック再生回路３は位相ロックループなどで構成さ
れており、スライス済みの信号に含まれる５、７３ Ｍ
Ｈｚのクロック周波数成分に位相同期したクロック信号
を再生し、これをゲート部８に供給する。この再生クロ
ック信号Ｃ゛は第５図に示すように、第１７ラインなど
データラインが出現しなくなった後でも自走状態で存在
し続ける。As illustrated in FIG. 5, false character data also appears on the 17th line on which no data line is superimposed due to the presence of noise components exceeding the slice level. The clock regeneration circuit 3 is composed of a phase-locked loop, etc., and the clock regeneration circuit 3 is composed of a phase-locked loop, etc.
A clock signal whose phase is synchronized with the Hz clock frequency component is reproduced and supplied to the gate section 8. As shown in FIG. 5, this reproduced clock signal C' continues to exist in a free-running state even after data lines such as the 17th line no longer appear.
同期部検出部４は、各データラインの同期部の先頭おい
て１６ビツトにわたって′１１と０゛とが交番されるビ
ット同期符号の出現に伴い発生するクロック周波数の半
分の周波数（２，８６Ｍ Ｈｚ）のバーストを検出する
ことにより、この同期部の出現を検出する。この同期検
出部４は、典型的には、２．８６ＭＨｚの帯域通過フィ
ルタと、このフィルタの後段に配置された整流回路と、
この整流回路の出力を所定の基準値と比較し前者が後者
を越えた場合には同期部検出信号りを後段のゲート部８
に出力する比較器とから構成される。The synchronization section detection section 4 detects a frequency (2.86 MHz) that is half the clock frequency that occurs with the appearance of a bit synchronization code in which '11 and 0' are alternated over 16 bits at the beginning of the synchronization section of each data line. ), the appearance of this synchronization part is detected. This synchronization detection section 4 typically includes a 2.86 MHz bandpass filter, a rectifier circuit placed after this filter,
The output of this rectifier circuit is compared with a predetermined reference value, and if the former exceeds the latter, the synchronization section detection signal is
It consists of a comparator that outputs to
一方、同期分離回路２は、入力端子ＩＮに出現するテレ
ビジョン映像信号から水平同期パルスＨを抽出し、これ
を同期判別部５と、位相ロックループ７と、ゲート部８
とに供給する。また、同期分離回路２は、入力端子ＩＮ
に出現するテレビジョン映像信号から垂直同期パルスＶ
を抽出し、これをゲート部８に供給する。On the other hand, the synchronization separation circuit 2 extracts the horizontal synchronization pulse H from the television video signal appearing at the input terminal IN, and sends it to the synchronization determination section 5, the phase lock loop 7, and the gate section 8.
supply to. Further, the synchronous separation circuit 2 has an input terminal IN
Vertical synchronization pulse V from the television video signal appearing in
is extracted and supplied to the gate section 8.
位相ロックループ７は、位相比較器？ａ、 ローパス
フィルタ７ｂ、電圧制御Ｂ発振器７ｃ及びカウンタ７ｄ
から成り水平同期パルスの整数倍の周波数のタイミング
信号を水平同期パルス生成部６に供給する。水平同期パ
ルス生成部６は、位相ロックループ７のカウンタ７ｄか
ら供給されるタイミング信号を所定の整数で分周するこ
とにより水平同期パルスＨ゛を生成し、これを同期判別
部５に供給する。同期判別部５は、同期分離部２から供
給される水平同期パルスＨと、水平同期パルス生成部６
から供給される水平同期パルスＨ゛ との出現タイミン
グのずれを検出し、この検出結果に応じた二値信号Ｓを
ゲート部８に供給する。この二値信号Ｓは、水平同期パ
ルスＨとＨ′の出現タイミングのずれが所定の許容範囲
に存在すれば同期状態の正常性を示すハイ状態に、その
他の場合には異常を示すロー状態になる。Is phase lock loop 7 a phase comparator? a, low pass filter 7b, voltage controlled B oscillator 7c and counter 7d
A timing signal having a frequency that is an integral multiple of the horizontal synchronizing pulse is supplied to the horizontal synchronizing pulse generating section 6. The horizontal synchronization pulse generation section 6 generates a horizontal synchronization pulse H' by frequency-dividing the timing signal supplied from the counter 7d of the phase-locked loop 7 by a predetermined integer, and supplies this to the synchronization determination section 5. The synchronization determination section 5 receives the horizontal synchronization pulse H supplied from the synchronization separation section 2 and the horizontal synchronization pulse generation section 6.
The difference in the timing of appearance with respect to the horizontal synchronizing pulse H' supplied from the horizontal synchronizing pulse H' is detected, and a binary signal S corresponding to the detection result is supplied to the gate section 8. This binary signal S becomes a high state indicating the normality of the synchronization state if the difference between the appearance timings of the horizontal synchronizing pulses H and H' is within a predetermined tolerance range, and otherwise becomes a low state indicating an abnormality. Become.
次に、第２図のゲート部２の動作を第５図の波形を参照
して説明する。Next, the operation of the gate section 2 in FIG. 2 will be explained with reference to the waveforms in FIG. 5.
入力端子Ｉ４にローレベルの垂直同期パルスＶが出現中
でなければ、入力端子■３に出現するハイレベルの同期
部検出信号りによって２人力ナンドゲート１２の出力が
ローに立下がり、これに伴い２人力ナンドゲート１３か
らハイレベルのゲートパルスＧが出力される。このゲー
トパルスＧの出現に伴い入力端子Ｉ、に供給されインバ
ータ１８．１９を通過したスライス済み文字データＢ゛
がナントゲート１６とインバータ２１を通過し、ゲート
済み文字データＢとなって出力端子Ｏ３に供給される。If the low-level vertical synchronizing pulse V is not appearing at the input terminal I4, the output of the two-man NAND gate 12 falls to low level due to the high-level synchronizing part detection signal appearing at the input terminal ■3, and accordingly, the output of the two-man NAND gate 12 falls to low level. A high-level gate pulse G is output from the human-powered NAND gate 13. With the appearance of this gate pulse G, sliced character data B' supplied to input terminal I and passed through inverters 18 and 19 passes through Nantes gate 16 and inverter 21, becomes gated character data B, and becomes output terminal O3. is supplied to
一方、入力端子■、に供給される同期検出信号Ｓが同期
の正常状態を示すハイレベルにあれば、入力端子Ｉ、に
供給される再生クロック信号Ｃ゛がナントゲート１工を
通過してナントゲート１５の一方の端子に供給される。On the other hand, if the synchronization detection signal S supplied to the input terminal 1 is at a high level indicating a normal state of synchronization, the reproduced clock signal C' supplied to the input terminal I passes through the Nantes gate 1 and It is supplied to one terminal of the gate 15.
この再生クロック信号Ｃ°は、ナントゲート１５の他方
の入力端子に供給されるゲートパルスＧがハイレベルに
あればこのナントゲート１５を通過し、インバータ２０
を経て出力端子Ｏｔに供給される。If the gate pulse G supplied to the other input terminal of the Nandts gate 15 is at a high level, the reproduced clock signal C° passes through the Nandts gate 15 and is output to the inverter 20.
is supplied to the output terminal Ot.
同期部検出信号りの出現に伴いハイに立上ったゲートパ
ルスＧは、入力端＋１２に次の水平同期パルスＨが出現
するとローに立下がる。これに伴い、ナントゲート１５
と１６の出力がハイレベルに固定されて再生クロック信
号Ｃ′ と文字データＢ゛の通過が阻止される。この結
果、出力端子０とＯｔからの文字データＢと再生クロッ
ク信号Ｂの出力は、次のデータラインについて同期部の
出現が検出されるまで停止される。The gate pulse G, which rises to high with the appearance of the synchronization section detection signal R, falls to low when the next horizontal synchronization pulse H appears at the input terminal +12. Along with this, Nantes Gate 15
and 16 are fixed at a high level, thereby blocking passage of the reproduced clock signal C' and the character data B'. As a result, the output of the character data B and the reproduced clock signal B from the output terminals 0 and Ot is stopped until the appearance of the synchronization part is detected for the next data line.
このように、ゲート部８は、基本的には、各データライ
ンの先頭に配置される同期部の検出時点から次の水平同
期信号の出現時点までの期間内だけスライス済みの１ラ
イン分の信号と再生クロンク信号とを選択的に通過させ
る。ただし、このゲート部８は、垂直同期信号■が出現
中でないことを一つの付帯条件としてスライス済み文字
データと再生クロック信号とを選択的に通過させる。更
に、ゲート部８は、再生クロック信号については同期判
別結果が正常であることを二つ目の付帯条件としてこれ
を選択的に通過させる。In this way, the gate section 8 basically receives the sliced signal for one line only during the period from the detection point of the synchronization section placed at the beginning of each data line to the output point of the next horizontal synchronization signal. and a regenerated Cronk signal. However, this gate section 8 selectively passes the sliced character data and the reproduced clock signal with one additional condition that the vertical synchronization signal (2) is not appearing. Further, the gate unit 8 selectively allows the reproduced clock signal to pass through, with the second additional condition being that the synchronization determination result is normal.
第６図は、第１図のゲート部８の他の実施例の構成を示
す回路図である。本図中第２図と同一の参照符号が付さ
れた構成要素は第２図について既に説明したものと同一
の構成要素であり、これらについては重複する説明を省
略する。FIG. 6 is a circuit diagram showing the structure of another embodiment of the gate section 8 of FIG. 1. Components in this figure denoted by the same reference numerals as those in FIG. 2 are the same components as those already explained with respect to FIG. 2, and redundant explanations thereof will be omitted.
この実施例では、第２図の回路のインバータ１８が２人
力ナンドゲート２２で置き換えられると共に、その一方
の入力端子には入力端子！、からスライス済みの文字デ
ータＢ′が供給され、他方の入力端子には、入力端子Ｉ
、から同期判別信号Ｓが供給される。In this embodiment, the inverter 18 of the circuit of FIG. 2 is replaced by a two-man powered NAND gate 22, one of whose input terminals is an input terminal! The sliced character data B' is supplied from , and the input terminal I is supplied to the other input terminal.
A synchronization determination signal S is supplied from .
従って、この実施例のゲート部８は、基本的には、各デ
ータラインの先頭に配置される同期部の検出時点から次
の水平同期信号の出現時点までの期間内だけスライス済
みの１ライン分の信号と再往クロック信号とを選択的に
通過させる。ただし、このゲート部８は、垂直同期信号
■が出現中でないこと及び同期判別結果が正常であるこ
とを第１第２の付帯条件としてスライス済み文字データ
と再生クロック信号とを選択的に通過させる。Therefore, the gate section 8 of this embodiment basically covers one sliced line only within the period from the time of detection of the synchronization section placed at the beginning of each data line to the time of output of the next horizontal synchronization signal. selectively passes the signal and the reciprocating clock signal. However, this gate section 8 selectively passes the sliced character data and the reproduced clock signal under the first and second additional conditions that the vertical synchronization signal ■ is not appearing and that the synchronization determination result is normal. .
以上、垂直同期信号の不存在や同期判別結果の正常性を
ゲート部を開くための付帯条件とする構成を例示した。The configurations in which the absence of a vertical synchronization signal and the normality of the synchronization determination result are additional conditions for opening the gate section have been exemplified above.
しかしながら、各データラインの先頭に配置される同期
部の検出時点から次の水平同期信号の出現時点までの期
間だけ無条件にゲートを開（という基本的な構成によっ
ても本発明による基本的な効果が奏される。However, even with the basic configuration of opening the gate unconditionally only during the period from the time of detection of the synchronization section placed at the beginning of each data line to the time of output of the next horizontal synchronization signal, the basic effects of the present invention can be obtained. is played.
（発明の効果）
以上詳細に説明したように、本発明に係わる文字放送受
信機の文字データ分離回路は、スライス済みの１ライン
分の信号中に含まれるクロック周波数の半分の周波数の
信号成分を検出することによりデータラインの先頭に配
列される同期部の出現を検出する同期部検出部と、この
同期部の検出時点から次の水平同期信号の出現時点まで
の期間内だけスライス済みの１ライン分の信号と再生ク
ロック信号とを選択的に通過させるゲート部とを備える
構成であるから、データラインの出現期間内だけサンプ
リングによる文字データの分離動作が行われる。(Effects of the Invention) As explained in detail above, the character data separation circuit of the teletext receiver according to the present invention separates the signal component having a frequency half the clock frequency contained in the sliced signal for one line. A synchronization part detection unit detects the appearance of a synchronization part arranged at the beginning of a data line by detecting it, and one line that has been sliced only within the period from the detection of this synchronization part to the output point of the next horizontal synchronization signal. Since the structure includes a gate section that selectively passes the minute signal and the reproduced clock signal, the character data separation operation by sampling is performed only during the appearance period of the data line.
この結果、スライスレベルを越える雑音の存在によって
生ずる偽の文字データによる文字画面の乱れや、後段の
回路の動作への悪影響などが有効に防止される。As a result, distortion of the character screen due to false character data caused by the presence of noise exceeding the slice level and adverse effects on the operation of subsequent circuits can be effectively prevented.
ト部を無条件に閉鎖する構成であるから、雑音成分の存
在などによる誤動作が一層有効に防止される。Since the opening is closed unconditionally, malfunctions due to the presence of noise components are more effectively prevented.
本発明の他の実施例によれば、同期状態が正常であるこ
とを付帯条件の一つとしてゲート部を開く構成であるか
ら、同期の乱れに起因する表示画面や回路の動作の乱れ
が一層有効に防止される。According to another embodiment of the present invention, since the gate section is opened with the condition that the synchronization state is normal, disturbances in the operation of the display screen and circuits caused by disturbances in synchronization are further reduced. effectively prevented.
第１図は本発明の一実施例に係わる文字放送受信機の文
字データ分離回路の構成を示すブロック図、第２図は第
１図のゲート部８の構成の一例を示す論理回路図、第３
図、第４図及び第５図は第１図と第２図の動作を説明す
るための波形図、第６図は第１図のゲート部８の構成の
他の例を示す論理回路図である。
ＩＮ・・・入力端子、１・・・スライス部、２・・・同
期分離部、３・・・クロック再生部、４・・・同期部検
出部、５・・・同期判別部、８・・・ゲート部、９・・
・文字データサンプリング部、ＯＵＴ・・・分離済み文
字データの出力端子。
特許出願人 日本電気ホームエレクトロニクス株式会社
（外１名）FIG. 1 is a block diagram showing the configuration of a character data separation circuit of a teletext receiver according to an embodiment of the present invention, FIG. 2 is a logic circuit diagram showing an example of the configuration of the gate section 8 of FIG. 3
4 and 5 are waveform diagrams for explaining the operations of FIGS. 1 and 2, and FIG. 6 is a logic circuit diagram showing another example of the configuration of the gate section 8 in FIG. 1. be. IN... Input terminal, 1... Slice section, 2... Synchronization separation section, 3... Clock regeneration section, 4... Synchronization section detection section, 5... Synchronization determination section, 8...・Gate part, 9...
・Character data sampling section, OUT...Output terminal for separated character data. Patent applicant: NEC Home Electronics Co., Ltd. (1 other person)
Claims (1)
換された所定ビット数のデータ群で構成されるデータラ
インであって文字データ列とこれに先行し“１”、“０
”交番パターンを含む同期部とから成るものがテレビジ
ョン映像信号の垂直帰線消去期間内の所定ライン上に重
畳されて伝送される文字放送を受信するための文字放送
受信機の文字データ分離回路であって、 １ライン分の信号をスライスするスライス部と、 このスライス済み信号から前記所定周波数のクロック信
号を再生するクロック信号再生部と、前記スライス済み
の１ライン分の信号中に含まれるクロック周波数の半分
の周波数の信号成分を検出することにより前記データラ
インの先頭に配列される同期部の出現を検出する同期部
検出部と、 この同期部の検出時点から次の水平同期信号の出現時点
までの期間内だけ前記スライス済みの１ライン分の信号
と再生クロック信号とを選択的に通過させるゲート部と
、 このゲート部を通過したスライス済みの１ライン分の信
号を同じくこのゲート部を通過した再生クロック信号で
サンプリングする文字データサンプリング部とを備えた
ことを特徴とする文字放送受信機の文字データ分離回路
。 ２）前記ゲート部は、分離された垂直同期信号が出現中
でないことを第１の付帯条件として前記スライス済み文
字データと再生クロック信号とを選択的に通過させる手
段を備えたことを特徴とする特許請求の範囲第１項記載
の文字放送受信機の文字データ分離回路。 ３）前記ゲート部は、同期判別結果が正常であることを
第２の付帯条件として前記再生クロック信号を選択的に
通過させる手段を備えたことを特徴とする特許請求の範
囲第１項又は第２項記載の文字放送受信機の文字データ
分離回路。 （４）前記ゲート部は、同期判別結果が正常であること
を第２の付帯条件として前記スライス済み文字データと
再生クロック信号とを選択的に通過させる手段を備えた
ことを特徴とする特許請求の範囲第１項又は第２項記載
の文字放送受信機の文字データ分離回路。[Scope of Claims] (1) A data line consisting of a data group of a predetermined number of bits converted into an NRZ transmission line code at a predetermined clock frequency, including a character data string and a "1" preceding the character data string; “0
A character data separation circuit of a teletext receiver for receiving teletext transmitted by superimposing a synchronization part including an alternating pattern on a predetermined line within a vertical blanking period of a television video signal. a slicing unit that slices a signal for one line; a clock signal reproducing unit that reproduces a clock signal of the predetermined frequency from the sliced signal; and a clock included in the sliced signal for one line. a synchronization part detection part that detects the appearance of a synchronization part arranged at the head of the data line by detecting a signal component with a frequency half the frequency; a gate section that selectively passes the sliced one-line signal and the reproduced clock signal only during a period of A character data separation circuit for a teletext broadcasting receiver, characterized in that the character data sampling unit includes a character data sampling unit that performs sampling using a reproduced clock signal.2) The gate unit detects that the separated vertical synchronization signal is not appearing. 3. The character data separation circuit for a teletext receiver according to claim 1, further comprising means for selectively passing the sliced character data and the reproduced clock signal as a supplementary condition to claim 1. ) The gate unit includes means for selectively passing the reproduced clock signal with a second additional condition that the synchronization determination result is normal. The character data separation circuit of the teletext receiver according to paragraph 4. (4) The gate section selectively separates the sliced character data and the reproduced clock signal with a second additional condition that the synchronization determination result is normal. 3. A character data separation circuit for a teletext receiver according to claim 1 or 2, characterized in that the circuit comprises a means for passing the character data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30137088A JP2798138B2 (en) | 1988-11-29 | 1988-11-29 | Character data separation circuit for teletext receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30137088A JP2798138B2 (en) | 1988-11-29 | 1988-11-29 | Character data separation circuit for teletext receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02148986A true JPH02148986A (en) | 1990-06-07 |
| JP2798138B2 JP2798138B2 (en) | 1998-09-17 |
Family
ID=17896050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30137088A Expired - Lifetime JP2798138B2 (en) | 1988-11-29 | 1988-11-29 | Character data separation circuit for teletext receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798138B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654764A (en) * | 1993-07-23 | 1997-08-05 | Samsung Electronics Co., Ltd. | Data separating circuit |
-
1988
- 1988-11-29 JP JP30137088A patent/JP2798138B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654764A (en) * | 1993-07-23 | 1997-08-05 | Samsung Electronics Co., Ltd. | Data separating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798138B2 (en) | 1998-09-17 |
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