JPH02148272A - Graphic editor device - Google Patents
Graphic editor deviceInfo
- Publication number
- JPH02148272A JPH02148272A JP63300906A JP30090688A JPH02148272A JP H02148272 A JPH02148272 A JP H02148272A JP 63300906 A JP63300906 A JP 63300906A JP 30090688 A JP30090688 A JP 30090688A JP H02148272 A JPH02148272 A JP H02148272A
- Authority
- JP
- Japan
- Prior art keywords
- work
- cell
- commands
- displayed
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013461 design Methods 0.000 claims description 13
- 238000012937 correction Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 238000012217 deletion Methods 0.000 description 5
- 230000037430 deletion Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012545 processing Methods 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000012942 design verification Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
「発明の目的」
（産業上の利用分野）
この発明は、レイアウト設計終了後に発生するシステム
及び論理回路設計変更にともなうレイアウトパターン変
更を行うためのグラフィックエディタ装置に関する。DETAILED DESCRIPTION OF THE INVENTION OBJECTS OF THE INVENTION (Industrial Field of Application) The present invention relates to a graphic editor device for changing layout patterns in accordance with system and logic circuit design changes that occur after layout design is completed.
（従来の技術）
大規模集積回路のレイアウトには、実行時間の短縮・人
的資源の効果的な運用という観点から、自動配置・配線
システムが多く利用されている。(Prior Art) Automatic placement and wiring systems are often used in the layout of large-scale integrated circuits from the viewpoint of shortening execution time and effectively utilizing human resources.
自動配置・配線は、システム及び論理回路設計変更後に
行われ、マスクパターンを生成する集積回路の設計工程
の終わりの方の一部である（第５図参照）。Automatic placement and routing occurs after system and logic circuit design changes and is a late part of the integrated circuit design process that generates mask patterns (see FIG. 5).
しかし、実際には、レイアウト設計及びその後の設計検
証とシステム・論理回路設計は、４に行して行われてい
ることがしばしばあり、レイアウト設計終了後にも論理
回路接続の変更が通知されることが多い（第６図参照）
。However, in reality, layout design, subsequent design verification, and system/logic circuit design are often performed in step 4, and changes in logic circuit connections may be notified even after layout design is complete. (See Figure 6)
.
またレイアウト設計終了後、接続の正しさや所望の回路
特性が得られているか等、レイアウト結果の検証が行わ
れるが、通常検証には膨大な人的資源・計算機資源が投
入されている。Furthermore, after the layout design is completed, the layout results are verified to check whether the connections are correct and whether desired circuit characteristics are obtained, but usually a huge amount of human and computer resources are invested in verification.
このような状況では、検証の終ったレイアウト結果への
影響を最少限にして、検証に投入した人的資源・計算機
資源を無駄にすることなく、レイアウト変更を実施する
ことが必要となる。In such a situation, it is necessary to change the layout while minimizing the impact on the verified layout results and without wasting the human and computer resources invested in verification.
従来上記のような設計変更を行うためにいくつかの方法
が実施されてきた。一つには、以前のレイアウト結果を
全て無視して、再度最初から自動配置・配線を行う方法
がある。しかし、この方法では、検証に費やした資源が
すべて無駄になる。Several methods have been implemented in the past to make design changes such as those described above. One method is to ignore all previous layout results and perform automatic placement and routing again from the beginning. However, this method wastes all the resources spent on verification.
より多く行われている方法は、レイアウト結果を人手で
グラフィックエディタを用いて、セルの配置の変更・削
除・追加、配線の変更・削除・追加を行う方法である。The most commonly used method is to manually change, delete, or add cell placement, or change, delete, or add wiring, using a graphic editor on the layout results.
グラフィックエディタは、設計者が、回路の様子を視角
的に把握することができ、指示をキーボードやマウスで
入力することができるので、優れたユーザーインターフ
ェースを提供するものである。しかし、このような方法
では、設計者がグラフィックエディタを使って、多大な
時間を費やさねばならない、人手で修正するために結果
に誤りが含まれる可能性がある、等の問題がある。Graphic editors provide an excellent user interface because designers can visually grasp the state of the circuit and input instructions using a keyboard or mouse. However, this method has problems, such as the designer having to spend a lot of time using a graphic editor, and the results potentially containing errors due to manual correction.
（発明が解決しようとする課題）
回路設計変更をレイアウトパターンに反映させるために
は、検証の済んだレイアラトノくターンを大幅に変更す
ることなく行う必要がある。そのためには、現在多用さ
れているグラフィ・ツクエディタにおいて、誤りの混入
を防ぎ、短時間で作業が終了するように、回路変更を行
う設計者の作業を助けるような機能を付は加える必要が
ある。(Problem to be Solved by the Invention) In order to reflect a circuit design change in a layout pattern, it is necessary to perform a verified layout pattern without making any major changes. To this end, it is necessary to add functions to the currently widely used graphics editors to help designers make changes to circuits so that they can prevent errors and complete their work in a short time. be.
したがって本発明の目的は、正確な回路変更が短時間で
出来るようにするために、回路変更に際して、設計者の
作業を助けるような機能が付は加えられたグラフィック
エディタ装置を提供することである。Therefore, an object of the present invention is to provide a graphic editor device that is equipped with functions to assist a designer in making circuit changes, so that accurate circuit changes can be made in a short time. .
「発明の構成」
（課題を解決する手段）
検証の済んだレイアウトパターンを破棄することなく、
回路変更を行うために、従来、グラフィックエディタが
多用されてきた。本発明は、優れたユーザーインターフ
ェースをもつグラフィ・ツクエディタに、特に回路変更
用の作業手順のガイド機能を設けるものである。作業ガ
イドとは、１゜セルの追加・ネットの削除といった回路
変更の項目別に固有のコマンドの系列を設け、設計者に
その系列に沿って次々にコマンドを選択させることによ
り、設計者を誤りのない円滑な作業に誘導する、２２作
業に必要な情報を必要な時点で表示し、設計者の助けと
することの２点を満たすものである。"Structure of the invention" (Means for solving the problem) Without discarding the verified layout pattern,
Conventionally, graphic editors have been frequently used to modify circuits. The present invention provides a graphics editor with an excellent user interface, especially a function to guide work procedures for changing circuits. A work guide is a series of unique commands for each circuit change item, such as adding a 1° cell or deleting a net, and having the designer select commands one after another along that series, thereby preventing the designer from making mistakes. It satisfies two points: it guides the work smoothly without any problems, and it displays the information necessary for the work at the necessary time to assist the designer.
上記のような要求を満たすために、本発明の設計変更作
業ガイドコマンド及び作業ガイド表示機能を有するグラ
フィックエディタ装置は、既に設計された集積回路のレ
イアウトを所望の回路変更にともなって修正するときに
、修正作業を一連のコマンドで行なえるように各作業ス
テップで選択できるコマンドを表示する手段と、選択さ
れたコマンドの実行終了後または実行中に次のステップ
で選択できるコマンドを表示する手段と、各作業ステッ
プで入力すべきコマンドを決定するための助けとなる情
報を表示する手段とを存することを特徴とする。In order to meet the above requirements, the graphic editor device of the present invention having a design change work guide command and a work guide display function can be used when modifying the layout of an already designed integrated circuit according to a desired circuit change. , means for displaying commands that can be selected at each work step so that the correction work can be performed as a series of commands, and means for displaying commands that can be selected for the next step after or during execution of the selected command; The present invention is characterized by comprising means for displaying information helpful for determining commands to be input at each work step.
また、基板上にセルの追加作業を行う際に、前記セルを
配置できるだけの十分な領域を持っている基板上の部分
を表示する手段を設けることも有効である。Furthermore, when adding cells to a substrate, it is also effective to provide means for displaying a portion of the substrate that has a sufficient area for arranging the cell.
更に、基板上に配線の追加作業を行う際に、前記配線の
占める割合が他の部分と比較して低い基板上の領域を表
示する手段を設けてもよい。Furthermore, when adding wiring to the board, means may be provided to display an area on the board in which the wiring occupies a lower proportion than other parts.
また、基板上からセルの削除作業を行う際に、前記セル
の削除後前記セルにつながる配線を表示する手段を設け
ることもできる。Furthermore, when a cell is deleted from the substrate, means may be provided for displaying wiring connected to the cell after the cell is deleted.
史にまた、基板−トから配線の削除作業を行う際に、前
記配線の削除後前記聞線につながるセルを表示する手段
を設けることもできる。Additionally, when deleting wiring from a board, means may be provided for displaying cells connected to the wiring after the wiring is deleted.
（作用）
上記のような種々の作業ガイドを表示する手段を設ける
ことにより、設計者は各コマンドを選択することで回路
変更作業を行うことができるので、グラフィックエディ
タの示す作業手順の通り作業を行うことになり、誤り発
生の可能性を抑制することができる。また、作業に必要
な情報を必要な時点で順次表示するので、設計者の回路
変更を助け、短時間でレイアウトパターンの変更を行う
ことができる。(Function) By providing a means for displaying various work guides as described above, designers can perform circuit modification work by selecting each command, so they can follow the work procedure indicated by the graphic editor. Therefore, the possibility of errors occurring can be suppressed. Furthermore, since the information necessary for the work is displayed sequentially at the necessary time, it is possible to assist the designer in making changes to the circuit and to change the layout pattern in a short time.
（実施例） 以下図面を参照して、本発明の詳細な説明する。(Example) The present invention will be described in detail below with reference to the drawings.
本発明によるグラフィックエディタを用いた回路変更作
業用のコマンドの系列および回路変更作業に必要な情報
の表示の流れの例を第１図に示す。FIG. 1 shows an example of a sequence of commands for circuit modification work and a flow of displaying information necessary for circuit modification work using the graphic editor according to the present invention.
この例では、先ず最初に設計者がどの作業を選ぶかを決
め、それにより以降向を人力するか、何を表示すべきか
の制御を行う。In this example, the designer first decides which task to select, and then controls whether to proceed manually or what to display.
セルの追加を例にとり作業ガイドに従って、どのように
コマンドを選択し、どのように表示機能を利用して、回
路変更の作業を行うかを説明する。Using cell addition as an example, we will explain how to select commands and use the display function to modify a circuit according to the work guide.
特に、スタンダードセル方式や、ゲートアレイ方式で設
計されたＬＳＩを回路変更の対象とした場合に、グラフ
ィックエディタが行う配置可能領域を表示するための処
理についても説明する。スタンダードセルとゲートアレ
イは、第２図のように、チップの周囲を入力用の素子（
Ｉ１０セルと呼ぶ）１が取囲み、セル２が配置されるセ
ル行３部分と、セル行３の間にある配線領域４から構成
されている。配線は、配線領域４とセル行領域３とを両
方使って行われる。In particular, when an LSI designed using the standard cell method or the gate array method is targeted for circuit modification, the processing performed by the graphic editor to display the arrangable area will also be described. As shown in Figure 2, standard cells and gate arrays have input elements (
It is composed of a cell row 3 portion surrounded by cells 1 (referred to as I10 cells), where cells 2 are arranged, and a wiring region 4 located between the cell rows 3. Wiring is performed using both the wiring area 4 and the cell row area 3.
スタンダードセルの配線領域の幅５は、必要に応じて自
由に設定することができる。いいかえれば、スタンダー
ドセルにおいては、セル行３はセル行同士で重ならなけ
れば、チップ内どこにでも設定することができる。一方
ゲートアレイにおいては、セル２は予めトランジスタの
形成されている部分にしか配置することはできない。言
替えれば、セル行３はトランジスタが形成されていると
ころにしか設定できず、予めその位置が決まっている。The width 5 of the wiring area of the standard cell can be freely set as necessary. In other words, in the standard cell, cell row 3 can be set anywhere within the chip as long as the cell rows do not overlap. On the other hand, in a gate array, cells 2 can only be placed in areas where transistors are previously formed. In other words, cell row 3 can only be set where transistors are formed, and its position is determined in advance.
このように、スタンダードセルとゲートアレイには、セ
ル行３の設定ができるところに関する違いはあるが、こ
の違いはグラフィックエディタを使って回路変更作業を
する際には大きく影響しないので、以下の実施例では特
に違いがないものとして話を進める。In this way, there is a difference between the standard cell and the gate array in terms of the settings that can be made for cell row 3, but this difference does not have a major effect when modifying the circuit using a graphic editor, so the following steps can be taken. In this example, we will proceed with the discussion assuming that there is no particular difference.
第３図は、グラフィックエディタシステムの構成を示し
ている。レイアウト用のデータが格納された記憶装置１
０と、どのレイアウト用データを作業対象とするかを指
示したり、その他所定の作業の指示を入力するキーボー
ド１１及びマウス１２と、読み出されたデータを作業の
指示に基づいて処理するＣＰＵ１３と、レイアウト表示
や作業メニュー等を表示するデイスプレィ１４と、上５
己メモリ１０、キーボード１１、マウス１２、ＣＰＵ１
Ｂ、デイスプレィ１４を接続するパスライン１５とから
なっている。このようなグラフィックエディタを使用し
て、以下のような作業を行つ０
ステップ１ニゲラフイツクエデイタのデイスプレィ１４
の画面には、第４図（ａ）に示すような表示がなされて
いる。即ち、デイスプレィ表示は、チップ表示部分２０
と、メニュ一部分２１と、その他の表示部分２２と、文
字によるメツセージとキーボード入力のエコーパック部
分２３とからなる。例えば、メニュ一部分２１の作業メ
ニューのうち、セルの追加を選択する。このように、作
業内容の選択が円滑に行われるように、どのような作業
内容が存在するか、予め表示しておき、その中からマウ
スやキーボードを用いて作業内容を選択する。FIG. 3 shows the configuration of the graphic editor system. Storage device 1 storing data for layout
0, a keyboard 11 and a mouse 12 for instructing which layout data is to be worked on and inputting other predetermined work instructions, and a CPU 13 for processing read data based on the work instructions. , a display 14 that displays a layout display, a work menu, etc.;
Self-memory 10, keyboard 11, mouse 12, CPU 1
B, and a pass line 15 that connects the display 14. Perform the following operations using such a graphic editor.0 Step 1Nigella Graphics Editor Display 14
A display as shown in FIG. 4(a) is displayed on the screen. That is, the display display is based on the chip display portion 20.
It consists of a menu part 21, another display part 22, and an echo pack part 23 for text messages and keyboard input. For example, from the work menu in the menu portion 21, add cell is selected. In this way, in order to smoothly select the work contents, the types of work contents that exist are displayed in advance, and the work contents are selected from among them using the mouse or the keyboard.
ステップ２；デイスプレィ上で、セルの種類及びその個
数を入力するように、設計者に指示する。Step 2: Instruct the designer to input the type and number of cells on the display.
設計者は、それらの項目をキーボードなどを用いて人力
する。The designer enters these items manually using a keyboard or the like.
ステップ３ニステツプ２において人力したセルを、未配
置セルとして第４図（ｂ）に示すように未配置セルの表
示部分２２に表示し、設計者はこれを確認する。Step 3: The cells created manually in step 2 are displayed as unplaced cells in the unplaced cell display area 22 as shown in FIG. 4(b), and the designer confirms this.
ステップ４：第４図（ｂ）の未配置セル部分２２に表示
されたセルのうち、一つを選択する。Step 4: Select one of the cells displayed in the unplaced cell portion 22 of FIG. 4(b).
これはマウスで選択してもよいし、キーボードでタイプ
して選択してもよい。This can be selected using the mouse or by typing on the keyboard.
ステップ５：次に、そのセルの配置可能領域を第４図（
ｃ）に示すように、チップを表示しているデイスプレィ
上に表示する。既に、チップの上には回路変更前のセル
が配置されていて、またそれらのセルを接続する配線が
施されているので、選択されたセルはチップ上に自由に
配置できるわけではない。この実施例では、そのセルを
配置できるだけの十分な領域を持った部分がデイスプレ
ィ上に表示され、設計者のセルの追加配置を支援する。Step 5: Next, the area where the cell can be placed is shown in Figure 4 (
Display the chip on the display as shown in c). Since the cells before the circuit change are already placed on the chip and the wiring connecting these cells is already provided, the selected cell cannot be placed freely on the chip. In this embodiment, a portion having a sufficient area to place the cell is displayed on the display to assist the designer in placing additional cells.
スタンダードセル方式あるいはゲートアレイ方式で設計
されたＬＳＩの場合に、そのセルを配置できるだけの十
分な領域を持った部分を表示するには、例えば次のよう
に行う。In the case of an LSI designed using the standard cell method or the gate array method, displaying a portion having a sufficient area for arranging the cell can be performed, for example, as follows.
レイアウト用のデータから、すべてのセル行のデータを
取出し、今置こうとしているセルの幅に相当する何も置
かれていない領域、つまり他のセルも置かれておらず配
線のためにも使用されていない領域を、左から（あるい
は右から）次々に探索していき、その領域を表示する。Extract the data of all cell rows from the layout data and create an empty area corresponding to the width of the cell you are about to place, that is, no other cells are placed and also used for wiring. The areas that have not been searched are searched one after another from the left (or the right), and those areas are displayed.
ステップ６：配置可能領域が表示された後に、デイスプ
レィ上で設計者にそのセルの配置位置を選択するように
指示する。設計者は、配置可能領域のうちの一つをマウ
スなどで選ぶ。ここで選ばれた領域は当然、他のセルと
は重ならないし、配線とのショートも起こさない。この
ように、本発明を用いれば、人手作業による誤りを最少
限に抑えられる。Step 6: After the arrangable area is displayed, the designer is instructed to select the arranging position of the cell on the display. The designer selects one of the possible layout areas using a mouse or the like. The area selected here naturally does not overlap with other cells and does not cause short circuits with wiring. In this way, by using the present invention, manual errors can be minimized.
ステップ７：設計者が選んだ領域にそのセルを配置する
。Step 7: Place the cell in the area selected by the designer.
ステップ８：まだ未配置セルとして残っているものを表
示する。まだ未配置セルが残っているなら、ステップ４
へ、そうでなければステップ１へ戻る。Step 8: Display the remaining unplaced cells. If there are still unplaced cells, proceed to step 4.
, otherwise return to step 1.
このようにして、セルの追加の作業が完了する。In this way, the work of adding cells is completed.
次にセルの削除について説明する。上述の実施例と同様
に、ステップ１でセルの削除のメニュを選択する。ステ
ップ２で削除すべきセルをキーボードより入力する。ス
テップ３でセルの削除を実行し、ステップ４でそのセル
につながるネット（配線）を表示する。以上でセルの削
除の作業が終了する。このようなセルの削除作業が行な
えるようにグラフィックエディタ装置を構成する。Next, cell deletion will be explained. As in the above embodiment, in step 1, the cell deletion menu is selected. In step 2, input the cell to be deleted using the keyboard. In step 3, the cell is deleted, and in step 4, the net (wiring) connected to that cell is displayed. This completes the cell deletion process. The graphic editor device is configured to be able to perform such cell deletion work.
ネット（配線）の追加・削除も上述の処理ステップと同
様に行うことができる。配線の追加作業を選択したとき
には、配線の占める割合が他の部分と比較して低い基板
上の領域をデイスプレィ上に表示するようにグラフィッ
クエディタを構成する。また、基板上から配線の削除を
行う作業メニューを選択した場合には、その配線の削除
後、その配線につながるセルをデイスプレィ上に表示す
るようにグラフィックエディタを構成する。Addition and deletion of nets (wiring) can also be performed in the same manner as in the processing steps described above. When adding wiring is selected, the graphic editor is configured to display on the display an area on the board where the wiring occupies a lower proportion than other areas. Further, when a work menu for deleting a wiring from the board is selected, the graphic editor is configured to display cells connected to the wiring on the display after deleting the wiring.
本発明は上記実施例に限定されない。必要に応じ種々変
形が可能である。The invention is not limited to the above embodiments. Various modifications can be made as necessary.
「発明の効果」
本発明によれば、回路変更の際に、必要な情報を必要な
時点で表示するようにコマンド系列を構成することによ
って、パターン変更を誤りなく短時間に実施することが
できる。"Effects of the Invention" According to the present invention, when changing a circuit, by configuring a command series so that necessary information is displayed at the necessary time, pattern changes can be made without errors in a short time. .
第１図は本発明におけるコマンド系列及び情報の表示の
流れを示す図、第２図はスタンダードセル方式おるいは
ゲートアレイ方式によるチップの構成を示す図、第３図
は本発明のグラフィックエディタシステムの構成を示す
図、第４図は本発明によるグラフィックデイスプレィの
表示を示す図、第５図は半導体集積回路の設計の流れを
示す図、第６図はシステム・論理回路設計とレイアウト
設計との関係を示す図である。
１０・・・記憶装置、１１・・・キーボード、１２・・
・マウス、１３・・・ＣＰＵ、１４・・・デイスプレィ
、１５・・・パスライン、２０・・・チップ表示部分、
２１・・・メニュ一部分、２２・・・未配置セルの表示
部分、２３・・・文字によるメツセージとキーボード入
力のエコーバック部分
出願人代理人 弁理士 鈴江武彦
第
図
第
図
（ａ）
（ｃ）
第
図Fig. 1 is a diagram showing the flow of command series and information display in the present invention, Fig. 2 is a diagram showing the configuration of a chip using a standard cell method or a gate array method, and Fig. 3 is a diagram showing the graphic editor system of the present invention. 4 is a diagram showing the display of a graphic display according to the present invention, FIG. 5 is a diagram showing the flow of designing a semiconductor integrated circuit, and FIG. 6 is a diagram showing the system/logic circuit design and layout design. FIG. 10...Storage device, 11...Keyboard, 12...
・Mouse, 13...CPU, 14...Display, 15...Pass line, 20...Chip display part,
21...Part of the menu, 22...Display part of unplaced cells, 23...Echo back part of text messages and keyboard input Diagram
Claims (1)
・配線することにより、所望の集積回路を実現するため
の設計装置において、既に設計された集積回路のレイア
ウトを所望の回路変更にともなって修正するときに、修
正作業を一連のコマンドで行なえるように各作業ステッ
プで選択できるコマンドを表示する手段と、選択された
コマンドの実行終了後または実行中に次のステップで選
択できるコマンドを表示する手段と、各作業ステップで
入力すべきコマンドを決定するための助けとなる情報を
表示する手段とを有することを特徴とするグラフィック
エディタ装置。In a design device that realizes a desired integrated circuit by arranging and wiring cells that realize pre-designed unit functions on a substrate, it is possible to change the layout of an already designed integrated circuit according to desired circuit changes. When making corrections, a means of displaying commands that can be selected at each work step so that the correction work can be performed as a series of commands, and displaying commands that can be selected in the next step after or during the execution of the selected command 1. A graphic editor device comprising means for displaying information helpful for determining commands to be input at each work step.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300906A JPH02148272A (en) | 1988-11-30 | 1988-11-30 | Graphic editor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300906A JPH02148272A (en) | 1988-11-30 | 1988-11-30 | Graphic editor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148272A true JPH02148272A (en) | 1990-06-07 |
Family
ID=17890553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300906A Pending JPH02148272A (en) | 1988-11-30 | 1988-11-30 | Graphic editor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148272A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388747B2 (en) | 1998-11-30 | 2002-05-14 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
-
1988
- 1988-11-30 JP JP63300906A patent/JPH02148272A/en active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388747B2 (en) | 1998-11-30 | 2002-05-14 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6421122B2 (en) | 1998-11-30 | 2002-07-16 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6476913B1 (en) | 1998-11-30 | 2002-11-05 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6480279B2 (en) | 1998-11-30 | 2002-11-12 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6493082B2 (en) * | 1998-11-30 | 2002-12-10 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6504609B2 (en) | 1998-11-30 | 2003-01-07 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6567168B2 (en) | 1998-11-30 | 2003-05-20 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6759655B2 (en) | 1998-11-30 | 2004-07-06 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
| US6903821B2 (en) * | 1998-11-30 | 2005-06-07 | Hitachi, Ltd. | Inspection method, apparatus and system for circuit pattern |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5513119A (en) | Hierarchical floorplanner for gate array design layout | |
| US5050091A (en) | Integrated electric design system with automatic constraint satisfaction | |
| US6889370B1 (en) | Method and apparatus for selecting and aligning cells using a placement tool | |
| US6557153B1 (en) | Method and system for implementing a user interface for performing physical design operations on an integrated circuit netlist | |
| US6684376B1 (en) | Method and apparatus for selecting components within a circuit design database | |
| US5526278A (en) | Method and apparatus for converting field-programmable gate array implementations into mask-programmable logic cell implementations | |
| US6516456B1 (en) | Method and apparatus for selectively viewing nets within a database editor tool | |
| JP4000198B2 (en) | Interactive circuit design equipment | |
| US7117469B1 (en) | Method of optimizing placement and routing of edge logic in padring layout design | |
| US6910200B1 (en) | Method and apparatus for associating selected circuit instances and for performing a group operation thereon | |
| US6480993B1 (en) | Accurate layout modeling for centerline-based detail routing | |
| US6734046B1 (en) | Method of customizing and using maps in generating the padring layout design | |
| JPH02148272A (en) | Graphic editor device | |
| US7418675B2 (en) | System and method for reducing the power consumption of clock systems | |
| US20030014722A1 (en) | Automatic layout design method of wirings in semiconductor integrated circuit | |
| JP2967174B2 (en) | Design equipment | |
| JPH04246778A (en) | Arranging system for semiconductor integrated circuit | |
| US20230237236A1 (en) | Method of designing layout of semiconductor integrated circuit, method of designing and manufacturing semiconductor integrated circuit using the same, and design system performing same | |
| JPH0379743B2 (en) | ||
| Clary et al. | SIDS (A Symbolic Interactive Design System) | |
| JP3422645B2 (en) | Circuit element placement device | |
| JP4071546B2 (en) | Circuit design support apparatus and layout change method for semiconductor device | |
| JP2605932B2 (en) | Layout design equipment for semiconductor integrated circuits | |
| Monier et al. | Recursive Layout Generation | |
| EP0196940A2 (en) | Integrated electrical design system with automatic constraint satisfaction |