JPH02147877A - Detector for gps receiver - Google Patents

Abstract

PURPOSE:To reduce the circuit scale of the title receiver so as to realize an inexpensive high-performance receiver having numerous receiving channels by reducing the number of multiplication processing times and sharing multipliers of plural mixers. CONSTITUTION:Signals from a satellite received through an antenna 1 are filtrated by means of an input filter 2 and amplified with an amplifier 3. Then the signals are mixed by means of the 1st local oscillator 4 and mixer 5 and filtrated through an intermediate-frequency filter 6. Thereafter, the signals are subjected to orthogonal conversion performed by means of the 2nd local oscillator, 90 deg. phase shifter, and mixers 7-1 and 7-2 after the signals are amplified by means of an intermediate- frequency amplifier 7. Moreover, high-band components are removed from the signals by means of LDFs 8-1 and 8-2 and A/D-converted by A/D converters 9-1 and 9-2. After A/D conversion, inverse correlation with pseudo noise codes peculiar to the satellite is found at an inverse correlation processing section 10 from signals I and Q and found inverse correlation results are sent to a phase detecting section 11 where carrier signals are reproduced and phase detection is performed on the signals from the satellite. Moreover, a controlling section 12 outputs pseudo code tracking data, phase measuring data, satellite orbit and position calculating data, etc., to the outside.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、衛生の電波を利用して位置を測定する（３Ｐ
Ｓ受信機の検波方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention is applicable to position measurement using satellite radio waves (3P
This relates to the detection method of the S receiver.

従来の技術 従来、ＧＰＳ受信機の疑似雑音符号と受信信号の相関は
ミキサによって５時間に対して連続的に処理される場合
が多かった。たとえば、１ジ−ピーニス　シグナル　ス
トラフチャー　アンド　パフォーマンス　キャラクタス
ティクス”ジェイ。BACKGROUND OF THE INVENTION In the past, the correlation between the pseudo-noise code of a GPS receiver and a received signal was often processed continuously over a 5-hour period by a mixer. For example, 1. Jay Pinis Signal Structurature and Performance Characteristics.

ジエイ、スピルカー、ジ−ビーニス　ペーパーパブリッ
シドゥ、イン、ナビゲーション、ボリューム１．２９ペ
ージ〜５４ページ（ＧＰＳ　ＳｉｇｎａｌＳｔｒｕｃｔ
ｕｒｅ　　ａｎｄ　　Ｐｅｒｆｏｒｍａｎｃｅ　　Ｃｈ
ａｒａｃｔｅｒｉｓｔｉｃｓ”Ｊ、Ｊ、５ｐｉｌｋｅｒ
、　ＧＰＳ　Ｐａｐｅｒｓ　ｐｕｂｌｉｓｈｅｄ　１ｎ
ＮＡＶＩＧＡＴＩＯＮ、　　Ｖｏｌ、　Ｉ、　２９ｐ−
５４ｐ）記載の構成が知られている。以下、第８図を用
いて、簡単にその構成を説明する。スペクトラム拡散さ
れた受信信号を、中間周波フィルタ１３を介し、疑似雑
音の符号発生器１４０発生する符号とミキサ１５におい
て混合し、逆拡散する。この処理によって、スペクトラ
ム拡散された広帯域の信号は、５Ｑｂｐｓで位相変調さ
れた狭帯域の信号となり、狭帯域フィルタ１６によって
選択的にぬき取り、高感度で受信できる。G.I., Spilker, G.B.I. Paper Publishing, in Navigation, Volume 1. Pages 29-54 (GPS Signal Struct
ure and Performance Ch.
aracteristics”J, J, 5pilker
, GPS Papers published 1n
NAVIGATION, Vol. I, 29p-
The configuration described in p. 54) is known. The configuration will be briefly explained below using FIG. 8. The spread spectrum received signal is passed through an intermediate frequency filter 13, mixed with a code generated by a pseudo-noise code generator 140 in a mixer 15, and despread. Through this processing, the spread spectrum wideband signal becomes a 5Qbps phase modulated narrowband signal, which can be selectively filtered out by the narrowband filter 16 and received with high sensitivity.

なお、１７は低域フィルタである。Note that 17 is a low-pass filter.

発明が解決しようとする課題 しかし、従来の技術でＨＩ！８図のミキサ１５の部分を
デジタル化する場合、非常に大規模な回路となるという
課題があった。すなわち、デジタル化するには、中間周
波フィルタの後、Ａ／ｆ）変換を行なう。疑似雑音符号
も低域フィルタ１７を介しＡ／Ｄ変換を行なうか、疑似
雑音発生器１４において等価なデジタル信号を発生する
。そして、これら２者のデジタルデータより、乗算を行
なう事により、ミキサ１５の処理を行なう。このＡ／Ｄ
変換のビット数を８ビット程度とし、サンプリング周波
数は、中間周波数をベースバント付近として、１．０２
３　ＭＨｚ以上とする。通常はサンプリング周波数は２
ＭＨ２以上が選ばれる。また、中間周波数をベースバン
ド付近とした場合、この８ピット乗算器は６個以上使用
することになる。Problems to be solved by the invention However, conventional technology can solve the problem! When digitizing the mixer 15 shown in FIG. 8, there was a problem in that it would become a very large-scale circuit. That is, for digitization, A/f) conversion is performed after an intermediate frequency filter. The pseudo-noise code is also subjected to A/D conversion via the low-pass filter 17, or an equivalent digital signal is generated in the pseudo-noise generator 14. The mixer 15 performs processing by performing multiplication using these two digital data. This A/D
The number of conversion bits is approximately 8 bits, and the sampling frequency is 1.02, with the intermediate frequency near the base band.
3 MHz or higher. Usually the sampling frequency is 2
MH2 or higher is selected. Furthermore, if the intermediate frequency is set near the baseband, six or more of these 8-pit multipliers will be used.

また、低域フィルタ１７の遮断周波数を高くして、疑似
雑音符号のデジタルデータを±１のみとし、乗算処理を
簡易化する方法も考えられるが。Another possible method is to increase the cutoff frequency of the low-pass filter 17 so that the digital data of the pseudo-noise code is only ±1, thereby simplifying the multiplication process.

サンプリング周波数を非常に高速にしないと、位置測定
に対する量子化雑音が大きくなるという課題があった。Unless the sampling frequency is set to a very high speed, there is a problem in that quantization noise for position measurement becomes large.

本発明は以上のような回路規模の増大に鑑み、第１の目
的は乗算の処理頻度を少なくシ、複数のミキサの乗算器
を共用化し、回路規模を小さくするものである。また、
第２の目的は回路規模を小さくして、多くの受信チャン
ネルを持った高性能な受信機を安価に実現するものであ
る。また、第３の目的は乗算器をデジタルシグナルプロ
セッサ（以下ＤＳＰ）等の凡用プロセッサにおいても処
理できるようにするものである。In view of the increase in circuit scale as described above, the first object of the present invention is to reduce the frequency of multiplication processing, share the multipliers of a plurality of mixers, and reduce the circuit scale. Also,
The second purpose is to reduce the circuit scale and realize a high-performance receiver with many reception channels at low cost. The third objective is to enable the multiplier to be processed by a general-purpose processor such as a digital signal processor (hereinafter referred to as DSP).

課題を解決するための手段 上記目的を達成するため１本発明の技術的解決手段は、
第１に疑似雑音符号をその符号速度の略整数倍でサンプ
リングし、そのサンプリング結果を振幅側に分類し、そ
の分類毎に対応する入力信号を累積加算し、一定期間積
分した後分類別に疑似雑音符号の振幅と乗算し、これら
を加算し、結果なミキサ処理の出力としたものである。Means for Solving the Problems In order to achieve the above object, the technical solution of the present invention is as follows:
First, the pseudo-noise code is sampled at approximately an integer multiple of its code speed, the sampling results are classified into amplitudes, the input signals corresponding to each category are cumulatively added, and after integration for a certain period, pseudo-noise is generated for each category. The signal is multiplied by the amplitude of the code, these are added, and the resulting mixer processing output is obtained.

第２には、分類別累積加算をミキサ毎のハードウェアで
処理し、積分後の分類別の乗算と、それらの加算を複数
のミキサに対して共用するようにしたものである。第３
には、疑似雑音発生器において、振幅ではなく分類の属
性を符号の位相制御データの上位ビットに従って時系列
で出力し、制御データの下位ピットと分類属性に従って
振幅をメモリより読み取り、乗算データとするようにし
たものである。第４として、疑似雑音符号発生器より１
分類属性と共に符号を出力し、累積加算器の加減算を制
御することにより、分類の数を半分にしたものである。Second, the cumulative addition by classification is processed by hardware for each mixer, and the multiplication by classification after integration and the addition thereof are shared by a plurality of mixers. Third
In this method, the pseudo-noise generator outputs classification attributes instead of amplitudes in time series according to the upper bits of the phase control data of the code, reads the amplitude from memory according to the lower pits of the control data and the classification attributes, and uses it as multiplied data. This is how it was done. Fourth, from the pseudo-noise code generator, 1
The number of classifications is halved by outputting the code together with the classification attribute and controlling the addition and subtraction of the cumulative adder.

作　　　　用 本発明は第１に、疑似雑音符号を振幅側に分類し、対応
する分類別に受信信号を累積加算し、定期間をまとめて
乗算することにより１乗算の頻度を少なくするものであ
る。また、第２には分類別の乗算と、全分類の加算なミ
キサの間で共用することにより１回路規模を小さくする
ものである。First, the present invention classifies pseudo-noise codes into amplitudes, cumulatively adds received signals for each corresponding classification, and multiplies the fixed periods together, thereby reducing the frequency of one multiplication. Second, the size of one circuit can be reduced by sharing the multiplication for each classification and the mixer for addition for all classifications.

また、第３には疑似雑音発生器において、分類を出力す
るようにすることによって、回路を簡略化するものであ
る。さらに、第４には疑似雑音符号発生器より、加減算
を制御する符号を発生することにより、分類の種類を半
分にして、累積加算の回路を半分にすると共に、乗算の
回数と全分類の加算を行なう項数を半分にし、共用でき
るミキサの数を多くすることができるようにしたもので
ある。Thirdly, the circuit is simplified by outputting the classification in the pseudo noise generator. Furthermore, fourthly, by generating a code that controls addition and subtraction from a pseudo-noise code generator, the number of classification types is halved, the cumulative addition circuit is halved, and the number of multiplications and addition of all classifications is reduced. The number of terms for this is halved, increasing the number of mixers that can be shared.

実施例 以下、第１図〜第４図を参照しながら本発明の第１の実
施例について説明する。第１図において、アンテナ１で
受信した衛星信号を、入力フィルタ２により濾波し、増
幅器３で増幅する。さらに、第１の局部発振器４とミキ
サ５により混合し、中間周波フィルタ６で濾波し、中間
周波数に周波数変換する。さらに中間周波増幅器７で増
幅した後。EXAMPLE A first example of the present invention will be described below with reference to FIGS. 1 to 4. In FIG. 1, a satellite signal received by an antenna 1 is filtered by an input filter 2 and amplified by an amplifier 3. Furthermore, it is mixed by a first local oscillator 4 and a mixer 5, filtered by an intermediate frequency filter 6, and frequency-converted to an intermediate frequency. After further amplification with an intermediate frequency amplifier 7.

中間周波数と同じ周波数で発振する第２局部発振器５と
９０°移相器６と、ミキサ７−１と７−２により直交変
換する。さらに遮断周波数１．５　ＭＨｚの低域通過フ
ィルタ８−１及び８−２で高域成分を除く。さらに、８
ビットＡ／Ｄ変換器９−１及び９−２において、４．０
９２ＭＨｚ　ノ周期でＡ／Ｄ変換する。それぞれのＡ／
Ｄ変換器９−１と９−２はそれぞれ、第２１局部発振器
に対する同相成分信号■と、直交成分信号＃を出力する
。さらに、信号■とＱけ逆相関処理部１０において、衛
生個有の疑似雑音符号との逆相関を求める。さらに逆相
関結果は、位相検波部１１において衛星−のドツプラシ
フト及び受信機の内部発振器の誤差に対応して搬送波信
号を再生し、衛星信号の位相検波を行なう。さらに制御
部１２において、＃星のデータ受信、逆相関処理部の制
御により疑似雑音符号の追尾と位相の測定、位相検波部
の制御により搬送波に対する追尾を行なうと共に、衛星
の軌道計算や、測位計算等の処理を行ない、測定結果等
のデータを外部へ出力する。Orthogonal transformation is performed by a second local oscillator 5 that oscillates at the same frequency as the intermediate frequency, a 90° phase shifter 6, and mixers 7-1 and 7-2. Furthermore, high-frequency components are removed by low-pass filters 8-1 and 8-2 with a cutoff frequency of 1.5 MHz. Furthermore, 8
In bit A/D converters 9-1 and 9-2, 4.0
A/D conversion is performed at a cycle of 92MHz. Each A/
D converters 9-1 and 9-2 output an in-phase component signal ■ and a quadrature component signal # for the 21st local oscillator, respectively. Furthermore, the inverse correlation between the signal (2) and the sanitary-specific pseudo-noise code is determined in the Q-order inverse correlation processing unit 10. Furthermore, the anti-correlation result is used in the phase detection section 11 to reproduce a carrier signal in accordance with the Doppler shift of the satellite and the error of the internal oscillator of the receiver, and perform phase detection of the satellite signal. Furthermore, the control unit 12 receives data of # stars, tracks the pseudo noise code and measures the phase by controlling the anti-correlation processing unit, tracks the carrier wave by controlling the phase detection unit, calculates the orbit of the satellite, and calculates the positioning. etc., and output data such as measurement results to the outside.

第２図は、第１図の逆相関部１０の前処理部分をさらに
詳しく説明するための要部結線ブロック図である。第１
図の信号■及びＱは、第２図の加算器１Ｏ−ｎ−１と１
Ｏ−ｎ−１’（但し、ｎは１〜５）及びラッチ群１Ｏ−
ｎ−２と１Ｏ−ｎ−２’により累積加算器を構成する。FIG. 2 is a main part connection block diagram for explaining in more detail the preprocessing part of the anti-correlation unit 10 of FIG. 1. 1st
The signals ■ and Q in the figure are the adders 1O-n-1 and 1 in Figure 2.
O-n-1' (where n is 1 to 5) and latch group 1O-
n-2 and 1O-n-2' constitute an accumulative adder.

各ラッチ群は１２ピツトのラッチ１〜１２より構成する
。疑似雑音符号１Ｏ−ｎ−３は制御部からの疑似雑音符
号の位相上位１２ビツトデータに従って、　４．０９２
Ｍｌ−１ｚの周期のタイミングに合せ疑似雑音符号の振
幅に相当する１〜１００分類番号を出力する。この分類
番号に応じて１２ビツトのラッチ１〜１０に対して１選
択的に信号ｆ及びＱを累積加算する。累積加算結果は、
ｉｎ及びｑｎのデータバスを介して、第３図に示すデジ
タル−シグナルプロセッサ（ＤＳＰ）ＩＱ−ｍへ出力す
る。Each latch group consists of 12 pit latches 1-12. The pseudo noise code 1O-n-3 is 4.092 in accordance with the phase upper 12 bit data of the pseudo noise code from the control unit.
A classification number of 1 to 100 corresponding to the amplitude of the pseudo noise code is output in accordance with the timing of the cycle of Ml-1z. According to this classification number, signals f and Q are cumulatively added to 12-bit latches 1 to 10 selectively. The cumulative addition result is
It outputs to a digital signal processor (DSP) IQ-m shown in FIG. 3 via the in and qn data buses.

（但し１ｍは６から１０の整数とする。）加算器１〇−
ｎ−１と１Ｏ−ｎ−１’　、ラッチ群１Ｏ−ｎ−２と１
０−〇−２′及び疑似雑音符号発生器１０−１−３より
なる逆相関前処理部１０−１〜１０−５は、５チヤンネ
ルあって。(However, 1m is an integer from 6 to 10.) Adder 1〇-
n-1 and 1O-n-1', latch group 1O-n-2 and 1
The anti-correlation pre-processing units 10-1 to 10-5, which are composed of 0-0-2' and the pseudo-noise code generator 10-1-3, have five channels.

それぞれ別の衛星信号を受信する。従って、疑似雑音符
号発生器１Ｏ−ｎ−３はそれぞれ対応する衛星の符号を
発生する。Each receives a different satellite signal. Therefore, pseudo-noise code generators 1O-n-3 each generate a code for a corresponding satellite.

第３図のＤＳＰＩＯ−ｍは、各チャンネルの累積加算結
果を受は収り、各チャンネルの疑似雑音符号の位相下位
７ピツトデータと、ラッチ１〜１゜の番号に応じた振幅
を乗算し、ランチ群１Ｏ−ｎ−２，１Ｏ−ｎ−１それぞ
れについて加え合せ、それぞれ位相検波部１１へ出力す
る。DSPIO-m in Fig. 3 receives the cumulative addition results of each channel, multiplies the phase lower 7 pit data of the pseudo noise code of each channel by the amplitude corresponding to the number of latches 1 to 1°, and launches The signals are added for each of the groups 1O-n-2 and 1O-n-1 and outputted to the phase detection section 11, respectively.

第４図は疑似雑音符号の振幅を決定するタイミングを説
明するタイミング図である。疑似雑音符号発生器１Ｏ−
ｎ−３は、符号の列が連続して−１が続く場合は番号ｌ
を４回出力する。そして、符号が−１から１へ変化した
場合は、第４図（掲の応答波形を想定して、番号２〜５
を順次出力する。FIG. 4 is a timing diagram illustrating the timing of determining the amplitude of the pseudo noise code. Pseudo noise code generator 1O-
n-3 is the number l if the code string continues with -1
Outputs 4 times. Then, when the sign changes from -1 to 1, assuming the response waveform shown in Figure 4, numbers 2 to 5
Output sequentially.

符号が連続して１が続く場合は４回番号４を出力し、符
号が１から−１に変化した場合は、第４図（ｂ）の応答
波形を想定して、番号７〜１０を順次出力する。If the code continues to be 1, the number 4 is output four times, and if the code changes from 1 to -1, the numbers 7 to 10 are output sequentially, assuming the response waveform shown in Figure 4(b). Output.

また、ＤＳＰＩＯ−ｍにおいては、ラッチ１と６はそれ
ぞれ−１２７と＋１２７を乗算し、ラッチ２〜５と７〜
ｌＯについては、疑似雑音符号の位相値下位７ビツトに
応じて第４図（掲及びυ）の波形の２〜５と７〜１００
区間の対応する振幅を、内蔵しているデータ表より読み
取ってそれぞれ乗算する。In addition, in DSPIO-m, latches 1 and 6 are multiplied by -127 and +127, respectively, and latches 2 to 5 and 7 to
Regarding lO, the waveforms 2 to 5 and 7 to 100 of the waveforms in Figure 4 (listed and υ) correspond to the lower 7 bits of the phase value of the pseudo-noise code.
The corresponding amplitudes of the sections are read from the built-in data table and multiplied by each.

なお、ラッチ群による累積加算の回数は、１８６個のデ
ータを単位として行ない、結果をＤＳＰへ出力する。Note that the number of cumulative additions by the latch group is performed in units of 186 pieces of data, and the results are output to the DSP.

以上１本実施例によれば、疑似雑音符号の振幅に応じて
、分類して累積加算し、後で分類毎に乗算するので１乗
算処理が減少し、低速の乗算器やＤＳＦで計算すること
ができる。According to the above-described first embodiment, the pseudo-noise codes are classified and cumulatively added according to their amplitudes, and then multiplied for each classification, which reduces the number of multiplication processes and allows calculations to be performed using a low-speed multiplier or DSF. Can be done.

以下第５図、第６図を参照しながら本発明の第２の実施
例について説明する。構成及び動作は第１の実施例とほ
ぼ同じであり、相違点についてのみ説明する。第５図に
おいて、１２ビツトのラッチ１〜１０により累積加算を
行なった結果を出力する部分は、ラッチ群１Ｏ−ｎ−２
及び１Ｏ−ｎ−２’においてそれぞれ共通バス！及びｑ
に出力するように変更する。さらに、第６図のＤＳＰＩ
Ｑ−５は１個のみとする。A second embodiment of the present invention will be described below with reference to FIGS. 5 and 6. The configuration and operation are almost the same as the first embodiment, and only the differences will be explained. In FIG. 5, the part that outputs the result of cumulative addition by 12-bit latches 1 to 10 is latch group 1O-n-2.
and 1O-n-2' respectively common bus! and q
Change the output to . Furthermore, the DSPI in Figure 6
Only one Q-5 is allowed.

第５図のラッチ群１０−ｎ　−２、１０−ｎ−２’はそ
れぞれ、第６図のＤＳＰｌｏ−６の制御により、累積加
算結果をバスｉ又はｑに出力する。この累積加算結果を
ＤＳＰＩＯ−６で受は取り、各ラッチ群を単位として、
ランチ１〜１０の番号に応じた振幅を乗算し、加え合せ
て位相検波部１１へ出力する。The latch groups 10-n-2 and 10-n-2' in FIG. 5 each output the cumulative addition result to the bus i or q under the control of the DS Plo-6 in FIG. This cumulative addition result is received by DSPIO-6, and each latch group is used as a unit.
The amplitudes corresponding to the numbers of launches 1 to 10 are multiplied, added, and output to the phase detection section 11.

以上、本実施例によれば、ＤＩＰを複数のチャンネルで
共用することができ、小型化と低価格化が可能となる。As described above, according to this embodiment, the DIP can be shared by a plurality of channels, making it possible to reduce the size and cost.

なお、ＤＳＰは１個に限定せず、処理能力に応じた個数
とする。また、ＤＳＰは同様の機能を持つ他のデジタル
回路とすることもできる。さらに、ラッチ１−１０は累
積加算結果をＤＳＦが読み取る１で保持する別のラッチ
を持ち、−期間の累積加算の終了とともに、この保持用
のラッチに転送し、ただちに次の累積加算を開始できる
ようにすることもできる。Note that the number of DSPs is not limited to one, and the number is determined according to the processing capacity. The DSP can also be any other digital circuit with similar functionality. In addition, latches 1-10 have another latch that holds the cumulative addition result at 1, which is read by the DSF, and upon completion of the - period of cumulative addition, it can be transferred to this holding latch and immediately start the next cumulative addition. You can also do it like this.

以下、第７図な参照しながら１本発明の第３の実施例に
ついて説明する。構成及び動作は第２の実施例とほぼ同
じであり、相違点についてのみ説明する。第７図におい
て、信号Ｉ及びＱは、加減算器１Ｏ−ｎ−１と１Ｏ−ｎ
−１’（但し、ｎ′は１〜５）及び１３ビツトのラッチ
群１ｏ−ロー２．！＝１０−ｎ２／により累積加算器を
構成する。各ラッチ群は１３ビツトのランチ１〜５より
構成する。疑似雑音符号発生器１０−１−３は１〜５の
分類番号と正、負を示す信号を出力する。この時、２〜
５０分類番号は第４図（ａ）と同様とし、第４図（ｂ）
の７〜１０に対応する信号は２〜５０分数番号と共に、
負を示す信号を出力する。さらに、第１の実施例で６と
していた分類は１と負を示す信号を出方する。そして、
負を示す信号を出力した場合は、加減算器１０−口′−
１と１０−ｎ′−１′はラッチ出方よりそれぞれ信号の
Ｉ、Ｑを減する。そして、正を示す信号の場合は逆に加
算を行なう。A third embodiment of the present invention will be described below with reference to FIG. The configuration and operation are almost the same as the second embodiment, and only the differences will be explained. In FIG. 7, signals I and Q are connected to adders/subtractors 1O-n-1 and 1O-n
-1' (where n' is 1 to 5) and 13-bit latch group 1o-row2. ! =10-n2/ constitutes an accumulative adder. Each latch group consists of 13-bit launches 1-5. The pseudo noise code generator 10-1-3 outputs a classification number of 1 to 5 and a signal indicating positive or negative. At this time, 2~
50 classification numbers are the same as in Figure 4(a), and Figure 4(b)
The signals corresponding to numbers 7 to 10 are along with fractional numbers 2 to 50.
Outputs a signal indicating negative. Furthermore, the classification that was 6 in the first embodiment produces a signal indicating a negative value of 1. and,
When a negative signal is output, the adder/subtractor 10-
1 and 10-n'-1' respectively reduce the I and Q of the signal from the latch output side. Then, in the case of a positive signal, addition is performed conversely.

以上１本実施例によれば、ラッチの数が約半分になるだ
けでなく、後の処理の乗算と加算の回数が少なくなる。According to the first embodiment described above, not only the number of latches is approximately halved, but also the number of multiplications and additions in subsequent processing is reduced.

さらに、より多くのチャンネルに対して、共用回路で処
理が可能となる。Furthermore, more channels can be processed by the shared circuit.

なお、以上の説明ではサンプリングの周期を４．０９２
　ＭＨｚとしたが、これには限定する必要はなく、疑似
雑音符号の整数倍の周期であれば良い。In addition, in the above explanation, the sampling period is 4.092
Although the frequency is set to MHz, there is no need to limit it to this, and any period may be an integer multiple of the pseudo noise code.

累積加算の個数は１８６個としたが、これも限定する必
要はなく、位相検波部の対応する周波数範囲と、サンプ
リング周期で決定する。さらには、疑似雑音符号とサン
プリング周期の倍率との積に対して、整数分の１である
事が望ましい。Although the number of cumulative additions is 186, there is no need to limit this either, and it is determined by the frequency range corresponding to the phase detection section and the sampling period. Furthermore, it is desirable that the product of the pseudo noise code and the sampling period multiplier be 1/an integer.

発明の効果 以上のように、本発明は、乗算処理の回数を少なくする
事ができ、また乗算回路をチャンネル間で共用すること
で、小型化、低価格化ができる。Effects of the Invention As described above, according to the present invention, the number of multiplication processes can be reduced, and by sharing the multiplication circuit between channels, it is possible to reduce the size and cost.

さらに１分類の数を少なくすることで、さらに小型化、
低価格化ができる。また、疑似雑音符号を上位と下位に
分割し、別々に処理することにより。Furthermore, by reducing the number of categories, further miniaturization,
Prices can be lowered. Also, by dividing the pseudo-noise code into upper and lower parts and processing them separately.

分類に対応する振幅を処理の各段階の間で授受する必要
が無くなり１回路を簡略化できる。There is no need to exchange amplitudes corresponding to classification between each stage of processing, and one circuit can be simplified.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の第１の実施例におけるＧＰＳ受信機の
検波装置のブロック結線図、第２図は同装置の要部であ
る逆相関処理部・前処理の詳細ブロック結線図、第３図
は同装置の要部である逆相関処理部・後処理の詳細ブロ
ック結線図、第４図は同装置の要部における信号の分類
方法を示すタイミング図、第５図は本発明の第２の実施
例におけるＧＰＳ受信機の検波装置の要部である逆相関
処理部・前処理の詳細ブロック結線図、第６図は同後処
理部の詳細ブロック結線図、第７図は本発明の第３の実
施例におけるＧＰＳ受信機の検波装置の要部である逆相
関処理部・前処理の詳細ブロック結線図、第８図は従来
のＧＰＳ受信機における逆相関処理部のブロック結線図
である。 １０・・・逆相関処理部、１Ｏ−ｎ−１・・・加算器、
１０−ｎ　〜１・・・加減算器、１Ｏ−ｎ−２・・・ラ
ッチ群、１０−　ｎ　−３−−−疑似雑音符号発生器、
１０−６〜１０−１０・・・ＤＳＰｏ 代理人の氏名　弁理士　粟　野　重　孝　ほか１名図 舅℃刈皺舎杼引九四 賭イ久霜も背号 第 図 第 図 聚Ｖ、潴嘴督号 第 図 疑へ勃１哨焉に和 第 図 硬柩鳥意暫号巳狽FIG. 1 is a block wiring diagram of a detection device of a GPS receiver according to the first embodiment of the present invention, FIG. The figure is a detailed block wiring diagram of the anti-correlation processing unit and post-processing that are the main parts of the device, FIG. 4 is a timing diagram showing the signal classification method in the main part of the device, and FIG. FIG. 6 is a detailed block wiring diagram of the anti-correlation processing unit and pre-processing which are the main parts of the detection device of the GPS receiver in the embodiment of the present invention. FIG. 6 is a detailed block wiring diagram of the post-processing unit. A detailed block wiring diagram of the anti-correlation processing section and pre-processing which are the main parts of the detection device of the GPS receiver in the embodiment 3, and FIG. 8 is a block wiring diagram of the anti-correlation processing section in the conventional GPS receiver. 10... Anti-correlation processing unit, 1O-n-1... Adder,
10-n ~1... Adder/subtractor, 1O-n-2... Latch group, 10-n-3---Pseudo noise code generator,
10-6～10-10...DSPo Name of agent Patent attorney Shigetaka Awano and one other person To the director's name number Zukan to the first post, the Japanese number hard coffin bird Ishibara name

Claims (5)

【特許請求の範囲】[Claims] （１）複数の衛星からの電波を受け、中間周波信号に変
換する高周波部と、前記衛星個有の疑似雑音符号を発生
する符号発生器と、この符号発生器の出力信号及び前記
中間周波信号の周波数帯域を制限するフィルタと、前記
フィルタの出力信号をデジタル信号に変換する周期が、
前記符号の符号速度の整数倍であるＡ／Ｄ変換器と、前
記疑似雑音符号のＡ／Ｄ変換結果の振幅を分類と、その
分類に対応するラッチの郡と、そのラッチ郡に中間周波
信号のデジタル変換値を累積加算する第１の加算器と、
その累積加算結果にそれぞれ対応する前記疑似雑音符号
のＡ／Ｄ変換結果の振幅を乗する乗算器と、その乗算結
果を合算する第２の加算器とを有するＧＰＳ受信機の検
波装置。(1) A high frequency section that receives radio waves from a plurality of satellites and converts them into intermediate frequency signals, a code generator that generates a pseudo noise code unique to the satellite, an output signal of this code generator, and the intermediate frequency signal. a filter that limits the frequency band of the filter, and a period for converting the output signal of the filter into a digital signal,
An A/D converter whose code rate is an integer multiple of the code speed of the code, a classification of the amplitude of the A/D conversion result of the pseudo noise code, a group of latches corresponding to the classification, and an intermediate frequency signal to the group of latches. a first adder that cumulatively adds the digital conversion values of;
A detection device for a GPS receiver, comprising a multiplier that multiplies the cumulative addition results by the amplitude of the A/D conversion result of the pseudo noise code corresponding to the cumulative addition result, and a second adder that adds up the multiplication results. （２）請求項１記載の疑似雑音発生器と、その出力に接
続するフィルタと、このフィルタの出力をデジタル信号
に変換するＡ／Ｄ変換器に代え、デジタル値を直接出力
する疑似雑音符号発生器を有するＧＰＳ受信機の検波装
置。(2) The pseudo-noise generator according to claim 1, a filter connected to its output, and a pseudo-noise code generator that directly outputs a digital value instead of the A/D converter that converts the output of this filter into a digital signal. A detection device for a GPS receiver that has a detector. （３）請求項２記載の疑似雑音発生器に代えて、振幅の
分数番号を出力し、疑似雑音符号の符号タイミング以下
の位相値と分数番号により、累積加算結果に乗する値を
、選択的に読み出すデータ表を有するＧＰＳ受信機の検
波装置。(3) Instead of the pseudo-noise generator according to claim 2, it outputs a fractional number of amplitude, and selectively multiplies the value by which the cumulative addition result is multiplied by the phase value and fractional number that are less than or equal to the code timing of the pseudo-noise code. A detection device for a GPS receiver having a data table read out. （４）請求項１、２又は３記載の構成を複数チャンネル
有し、その内累積加算結果に疑似雑音符号の振幅を乗す
る部分を、チャンネル間で共用するようにしたＧＰＳ受
信機の検波装置。(4) A detection device for a GPS receiver having a plurality of channels having the configuration according to claim 1, 2 or 3, of which a portion where the cumulative addition result is multiplied by the amplitude of the pseudo noise code is shared among the channels. . （５）請求項３又は４記載の疑似雑音符号発生器に代え
て、疑似雑音符号の振幅の分類と、振幅の正、負を示す
信号を出力し、この信号で加算と減算を切換える加減算
器と、分類に対応する累積加算のラッチを有するＧＰＳ
受信機の検波装置。(5) Instead of the pseudo-noise code generator according to claim 3 or 4, an adder/subtractor outputs a signal indicating the amplitude classification of the pseudo-noise code and whether the amplitude is positive or negative, and switches between addition and subtraction using this signal. and a GPS with a cumulative addition latch corresponding to the classification.
Receiver detection device.