JPH02146878A - Liquid crystal display - Google Patents

Abstract

PURPOSE:To save power consumption of a drive circuit by dividing plural shift registers into plural groups and supplying a transfer clock to one group among the plural groups for each prescribed time interval. CONSTITUTION:Each output of shift registers F1-Fm switches a picture signal fed to a picture signal terminal 34. A register input timing data is inputted to a terminal 33. A gate circuit 36 stops a clock pulse given to a register 37 selectively. A transfer clock is inputted to a terminal 32 and given to a frequency divider 39 and the circuit 36. A decoder multiplexer 41 receives an output of a counter 40 and sends the inputted signal sequentially to close one of the circuits 36. Thus, one of the circuits 36 is selected and a clock is supplied to each block of a selected shift register 37. Thus, number of stages of the register 37 is selected to be (m) and divided into k-blocks by n-stages each to reduce the power consumption of the drive circuit.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマトリクス型の画像表示装置においてテレビジ
ョン放送等の画像表示をする場合の、マトリクス表示画
素に画像信号を供給する際の表示駆動回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a display drive circuit for supplying image signals to matrix display pixels when displaying images such as television broadcasting in a matrix type image display device. Regarding.

〔従来の技術］ ここで述べるマトリクス型画像表示装置とは、画面全体
が例えばＸＹ力方向それぞれ細分化された画素で構成さ
れ各画素は選択回路によって該画素に対応した画像信号
が分配印加される事により画像表示を行なわせるもので
ある。[Prior Art] The matrix type image display device described here is such that the entire screen is composed of pixels subdivided in each of the X and Y force directions, and each pixel is distributed and applied with an image signal corresponding to the pixel by a selection circuit. This allows the image to be displayed depending on the situation.

第１図にマトリクス型画像表示装置によるテレビジョン
受像装置の全体図の一例を示す。図中１はアンテナより
入力される電波信号より所定のチャンネルの周波数を選
択するチューナ一部である。FIG. 1 shows an example of an overall view of a television receiver using a matrix type image display device. In the figure, 1 is a part of a tuner that selects the frequency of a predetermined channel from a radio wave signal input from an antenna.

２は中間周波増幅器から映像検波までの回路、４は音声
側の中間周波、検波、出力回路、３は映像増幅回路であ
る。５は映像検波出力から水平、垂直の各同期信号を分
離する回路で６．７にそれぞれ水平、垂直の各同期信号
を出力する。８．９は本発明に関する処のデータサンプ
ル回路であり後に詳しく説明する。１０はマトリクス表
示部１１の縦方向走査タイミング信号発生回路でデータ
サンプル回路９の出力をマトリクス表示部の各画素に分
配する。マトリクス表示部１１の具体的な回路の一例を
第２図に示す。2 is a circuit from an intermediate frequency amplifier to video detection; 4 is an audio intermediate frequency, detection, and output circuit; and 3 is a video amplification circuit. 5 is a circuit that separates horizontal and vertical synchronization signals from the video detection output, and 6.7 outputs the horizontal and vertical synchronization signals, respectively. 8.9 is a data sample circuit related to the present invention, which will be explained in detail later. Reference numeral 10 denotes a vertical scanning timing signal generation circuit for the matrix display section 11, which distributes the output of the data sample circuit 9 to each pixel of the matrix display section. An example of a specific circuit of the matrix display section 11 is shown in FIG.

第２図は液晶表示材料を用いた場合の回路の一例を示す
のもで図中１２は各画素の液晶を示す。FIG. 2 shows an example of a circuit using a liquid crystal display material, and numeral 12 in the figure indicates the liquid crystal of each pixel.

１４はマトリクスの各画素毎に配置された画素選択用の
トランジスタである。１３は画素容量補助の為に挿入し
たキャパシターである。Reference numeral 14 denotes a pixel selection transistor arranged for each pixel of the matrix. 13 is a capacitor inserted to supplement the pixel capacitance.

第３図にブロック８並びに９によって従来行なわれてい
たデータサンプルの方式に係るタイミング波形を示す。FIG. 3 shows timing waveforms related to the conventional data sampling method performed by blocks 8 and 9.

図中１５は映像信号増幅回路３の出力となる映像信号波
形であって一般的には時間的にシリアルなアナログ画像
信号である。１６は映像信号１５を各データライン毎に
サンプルするデータサンプルパルス列である。信号波形
１５の上に各データサンプル点をａ、ｂ、ｃ、ｄ、ｅで
示しである。但し第３図は模擬的な図であってパルス数
、幅等は簡略化しである。因にＴ１はテレビ映像信号の
場合の水平周期、Ｔ２は水平帰線期間を示す。In the figure, 15 is a video signal waveform that is output from the video signal amplification circuit 3, and is generally a temporally serial analog image signal. 16 is a data sample pulse train for sampling the video signal 15 for each data line. Each data sample point is indicated by a, b, c, d, and e on the signal waveform 15. However, FIG. 3 is a simulated diagram, and the number of pulses, width, etc. are simplified. Incidentally, T1 indicates a horizontal period in the case of a television video signal, and T2 indicates a horizontal retrace period.

第４図はデータサンプル回路８．９の従来の具体的回路
の一例と波形を示す。回路はシフトレジスターで構成さ
れ１７は転送クロック、１８はレジスタ人力゛タイミン
グデータを入力する端子で、１９はデイレイフリップフ
ロップである。各データラインのサンプル回路をスイッ
チングさせるゲート制御信号の一部が１６である。FIG. 4 shows an example of a conventional specific circuit and waveforms of the data sample circuit 8.9. The circuit is composed of a shift register, 17 is a transfer clock, 18 is a terminal for inputting register manual timing data, and 19 is a delay flip-flop. There are 16 portions of the gate control signals that switch the sample circuits of each data line.

今、第４図の端子２０に第３図１５に示す映像波形を入
力し、端子１８にゲート回路群の１を選択するためのタ
イミングデータ波形２３をまた転送クロック端子１７に
２２の波形を入力すれば、第３図１６に示すような波形
が各フリップフロップ１９の出力２４．２５．２６には
第３図１６に示すような波形を生じる。この波形はスイ
ッチ素子２８．２９．３０．３１の制御端子に接続され
順次、スイッチ素子をオン、オフする。液晶マトリクス
表示部の画素毎に構けられたコンデンサ１３はスイッチ
素子がオフする寸前の画像信号波形１５の値すなわちａ
、ｂ、ｃ・・・・・・点の電圧を順次保持する。Now, input the video waveform shown in FIG. 3 15 to the terminal 20 in FIG. Then, waveforms as shown in FIG. 3 are generated at the outputs 24, 25, and 26 of each flip-flop 19. This waveform is connected to the control terminals of the switch elements 28, 29, 30, and 31 to sequentially turn on and off the switch elements. A capacitor 13 arranged for each pixel of the liquid crystal matrix display section stores the value of the image signal waveform 15 just before the switch element turns off, that is, a.
, b, c... The voltages at points are held sequentially.

従来のマトリクス型画像表示の駆動回路はすべてこのよ
うな方式に従っている。All conventional matrix-type image display drive circuits follow this type of system.

〔従来技術の問題点及び発明の目的〕[Problems with the prior art and purpose of the invention]

この従来の駆動回路の欠点は消費電力の大きい点にある
。一般に消費電力は使用する素子の性質によるところが
大きいが低消費電力性の相補−ＭＯ８集積回路を用いて
も膨大となりポータプルテレビジョン等を実現する上で
電源の全体重量に占める割合が大きくなりまたじゅうぶ
んな電池寿命を保証できない。例えばテレビジョン表示
を行なう場合、画素数は５００Ｘ５００程度必要で、従
ってシフトレジスタの段数は約５００段必要である。一
方、テレビジョン信号の１水平走査時間は帰線時間を除
いて約５２μｓｅｃである。従ってシフトレジスタ８の
転送クロック−２２の周波数ｆは ト容量及びドレイン負荷容量Ｃと電源電圧■、使用周波
数ｆによって計算されることが知られている。The drawback of this conventional drive circuit is that it consumes a large amount of power. In general, power consumption largely depends on the properties of the elements used, but even if a complementary MO8 integrated circuit with low power consumption is used, the amount of power consumed will be enormous, and in order to realize portable televisions, etc., the power supply will occupy a large proportion of the total weight, and it will not be enough. We cannot guarantee a long battery life. For example, in the case of television display, the number of pixels is approximately 500×500, and therefore the number of stages of the shift register is approximately 500. On the other hand, one horizontal scanning time of a television signal is approximately 52 μsec, excluding retrace time. Therefore, it is known that the frequency f of the transfer clock -22 of the shift register 8 is calculated from the drain capacitance, the drain load capacitance C, the power supply voltage (2), and the operating frequency f.

Ｐ＝ｆＣＶ” Ｖ＝１５Ｖ、シフトレジスタ１段あたりのゲート及びド
レイン負荷容量を０．５ＰＦとすると、Ｐ　＝１０ｈＸ
０．５Ｘ１０−”Ｘ５００Ｘ１５２ζ５６Ｘ１０−怖と
なる。P=fCV" When V=15V and the gate and drain load capacitance per stage of shift register is 0.5PF, P=10hX
0.5X10-”X500X152ζ56X10-It will be scary.

本発明は従来のかかる欠点を除去しシフトレジスタ部で
の駆動電力を１０分の１以下に減少させることを目的と
する。It is an object of the present invention to eliminate such drawbacks of the conventional technology and to reduce the driving power in the shift register section to one-tenth or less.

〔発明の実施例］ 第５図は本発明による画像駆動回路の実施例を示す図で
ある。図中、３７はシフトレジスターを構成するための
フリップフロップで各段に図に示すようにＦｒ　、Ｆｚ
　、Ｆｙ　、・・・・・・Ｆｌ、と番号を付して呼ぶこ
とにする。シフトレジスターの各出力は画像信号端子−
３４に加えられた画像信号をスイッチングするためのゲ
ート回路−３８の制御端子に接続され、順次画像信号を
スイッチングする。端子−３３はレジスタ入力タイミン
グデータを入力する端子で第３図２３に示すような波形
を入力する。３２は転送クロックの入力端子でゲート回
路−３６により論理積をとりフリップフロップ−３７に
加えられる。ゲート回路−３６はに個のゲートより成り
図に示すようにＧ＋　、Ｇｚ・・・・・・Ｇｈ　と名前
を付す。ゲート回路−３６はシフトレジスター３７に与
えるクロックパルスを選択的に止める。第３図に示すよ
うにゲート回路−３８は常にどれか１つだけオンしてい
ればよい（同時に２つ以上オンすることはない。）から
第５図に示すようにシフトレジスター３７をにブロック
にわけ、ゲート回路−３８がオンしている近傍のフリッ
プフロップのみに転送クロックパルスが供給されていれ
ばよく、シフトレジスター３７を構成するすべてのフリ
ップフロップに常時供給される必要はない。３５は第２
のシフトレジスタで端子４０をデータ入力端子としこの
端子に入力された信号を順次送ることによりゲート回路
Ｇ、、Ｇ、・・・Ｇｋのうちのどれか１つを閉じる。３
９は分周比１　／　ｎの分周回路である。さらに、分周
回路３９からの出力は、カウンター４０に供給される。[Embodiment of the Invention] FIG. 5 is a diagram showing an embodiment of an image driving circuit according to the present invention. In the figure, 37 is a flip-flop for configuring a shift register, and each stage has Fr, Fz as shown in the figure.
, Fy, . . . Fl, and are numbered and called. Each output of the shift register is an image signal terminal -
It is connected to a control terminal of a gate circuit 38 for switching the image signal applied to 34, and sequentially switches the image signal. Terminal -33 is a terminal for inputting register input timing data, and a waveform as shown in FIG. 3 is inputted. Reference numeral 32 denotes a transfer clock input terminal, which is ANDed by a gate circuit 36 and applied to a flip-flop 37. The gate circuit 36 consists of gates named G+, Gz, . . . , Gh as shown in the diagram. The gate circuit 36 selectively stops the clock pulse applied to the shift register 37. As shown in Fig. 3, only one of the gate circuits 38 needs to be on at all times (no more than one is on at the same time), and as shown in Fig. 5, the shift register 37 is blocked. In particular, the transfer clock pulse only needs to be supplied to the flip-flops in the vicinity where the gate circuit 38 is turned on, and does not need to be supplied to all the flip-flops constituting the shift register 37 at all times. 35 is the second
In the shift register, terminal 40 is used as a data input terminal, and signals input to this terminal are sequentially sent to close any one of the gate circuits G, , G, . . . Gk. 3
9 is a frequency dividing circuit with a frequency division ratio of 1/n. Further, the output from the frequency divider circuit 39 is supplied to a counter 40.

ここで、カウンタ４０とデコーダマルチプレクサ−４１
によりゲート回路０１〜Ｇｋの１つを選択し選択された
シフトレジスター３７の各ブロックにクロックを供給す
る。この場合、カウンター４０、及び分周器−３９にバ
イナリカウンタを使用する。シフトレジスター３７の段
数をｍとし、ｎ個づつにブロックにわけた場合の消費電
力を計算してみる。ｆを端子３２に与える周波数、Ｃを
フリップフロップ１段あたりのゲート容量、負荷容量の
合計とすると前述のごと〈従来回路では消費電力Ｐは Ｐ＝ｆ　ＣｍＶ” 本発明による回路では、シフトレジスター３７により消
費される電力Ｐ、は Ｐ＋＝ｆＣｎＶ” 一方、カウンタ４０、分周器３９、デコーダ４１により
消費される電力Ｐ２は、シフトレジスタ３７を構成する
７９７１０７７２個弱ぷんの電力となる。即ち、 程複雑となるのでに＝ｌＯ〜２０に選ぶのがよい。Here, the counter 40 and the decoder multiplexer 41
selects one of the gate circuits 01 to Gk and supplies a clock to each block of the selected shift register 37. In this case, a binary counter is used for the counter 40 and the frequency divider-39. Let us calculate the power consumption when the number of stages of the shift register 37 is m and the shift register 37 is divided into n blocks. If f is the frequency applied to the terminal 32, and C is the sum of the gate capacitance and load capacitance per flip-flop stage, then as mentioned above, <In the conventional circuit, the power consumption P is P=f CmV.'' In the circuit according to the present invention, the shift register 37 On the other hand, the power P2 consumed by the counter 40, frequency divider 39, and decoder 41 is a little less than 79710772 components of the shift register 37. That is, it is better to select =lO~20 because it becomes more complicated.

また、ｎ−１，に＝ｍとしたときはシフトレジスター３
７は省力できる（デコーダー４１の出力を直接、ゲート
回路−３８の制御端子に加える。）が、カウンター４０
のタイミングのずれ等の問題を生じやすい。Also, when n-1, = m, shift register 3
7 can save labor (the output of the decoder 41 is directly applied to the control terminal of the gate circuit 38), but the counter 40
This tends to cause problems such as timing shifts.

〔発明の効果〕〔Effect of the invention〕

上述の如く本発明は液晶が封入された一対の基板上にマ
トリクス状に配列された複数の画素、画像信号をサンプ
リング信号によりサンプルし該複数の画素列に供給して
なる複数のスイッチ手段、転送クロック信号により該サ
ンプリング信号を発生し該スイッチ手段に供給してなる
複数のシフトレジスタを有してなる液晶表示装置におい
て、該複数のシフトレジスタは複数の群に分割され、−
定の時間巾毎に該複数の群のうちの一の群に該転送クロ
ック信号を供給してなる複数のゲート手段、該転送クロ
ック信号を分周する分周手段、該分周された転送信号を
計数するカウンタ手段、該カウンタ手段からのデータを
読み取り、該複数のゲート回路のうちの任意の一つを選
択するデータマルチプレクサを有してなるようにしたか
ら、液晶装置の駆動回路の消費電力を従来の１割り以下
に減らすことが可能であり、液晶等の低消費電力性能を
生したシステムの完成が実現できる効果を有する。As described above, the present invention includes a plurality of pixels arranged in a matrix on a pair of substrates in which liquid crystals are sealed, a plurality of switch means for sampling an image signal using a sampling signal and supplying the sampled signal to the plurality of pixel columns, and transfer. In a liquid crystal display device comprising a plurality of shift registers, each of which generates the sampling signal in response to a clock signal and supplies it to the switching means, the plurality of shift registers are divided into a plurality of groups, and -
a plurality of gate means for supplying the transfer clock signal to one group of the plurality of groups for each predetermined time width; a frequency dividing means for dividing the frequency of the transfer clock signal; and the divided transfer signal. The power consumption of the driving circuit of the liquid crystal device can be reduced by comprising a counter means for counting, and a data multiplexer for reading data from the counter means and selecting any one of the plurality of gate circuits. It is possible to reduce the power consumption to less than 10% of the conventional value, and has the effect of making it possible to complete a system with low power consumption performance such as a liquid crystal display.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はマトリクス型画像表示装置によるテレビジョン
受像装置を示す図。 第２図は従来の駆動回路図。 第３図は従来のタイミング波形図。 第４図は従来のデータサンプル回路図。 第５図は本発明による表示駆動回路図。 １１・・・マトリクス型表示体 ２２・・・転送クロック波形 ２３・・・タイミングデータ波形 ３５・・・シフトレジスタ ３６・・・ゲート回路 ３７・・・シフトレジスタ ３８・・・ゲート回路（アナログ） ４０・・・カウンタ ４１・・・デコーダ 以上 出願人　セイコーエプソン株式会社 代理人弁理士　鈴木喜三部　他１名 第２図FIG. 1 is a diagram showing a television receiver using a matrix type image display device. FIG. 2 is a conventional drive circuit diagram. FIG. 3 is a conventional timing waveform diagram. FIG. 4 is a conventional data sample circuit diagram. FIG. 5 is a display drive circuit diagram according to the present invention. 11... Matrix type display body 22... Transfer clock waveform 23... Timing data waveform 35... Shift register 36... Gate circuit 37... Shift register 38... Gate circuit (analog) 40 ... Counter 41 ... Decoder and above Applicant: Seiko Epson Co., Ltd. Representative Patent Attorney Kizobe Suzuki and 1 other person Figure 2

Claims (1)

【特許請求の範囲】[Claims] 液晶が封入された一対の基板上にマトリクス状に配置さ
れた複数の画素、画像信号をサンプリング信号によりサ
ンプルし該複数の画素列に供給してなる複数のスイッチ
手段、転送クロック信号により該サンプリング信号を発
生し該スイッチ手段に供給してなる複数のシフトレジス
タを有してなる液晶表示装置において、該複数のシフト
レジスタは複数の群に分割され、一定の時間巾毎に該複
数の群のうちの一の群に該転送クロック信号を供給して
なる複数のゲート手段、該転送クロック信号を分周する
分周手段、該分周された転送信号を計数するカウンタ手
段、該カウンタ手段からのデータを読み取り、該複数の
ゲート回路のうちの任意の一つを選択するデータマルチ
プレクサを有してなることを特徴とする液晶表示装置。A plurality of pixels arranged in a matrix on a pair of substrates in which a liquid crystal is sealed, a plurality of switch means for sampling an image signal using a sampling signal and supplying the sampled signal to the plurality of pixel columns, and a transfer clock signal to supply the sampling signal to the plurality of pixel columns; In a liquid crystal display device comprising a plurality of shift registers that generate and supply the switching means to the switching means, the plurality of shift registers are divided into a plurality of groups, and the shift registers are divided into a plurality of groups, and one of the plurality of groups is selected at a fixed time interval. a plurality of gate means for supplying the transfer clock signal to one group; a frequency dividing means for dividing the frequency of the transfer clock signal; a counter means for counting the frequency-divided transfer signal; and data from the counter means. 1. A liquid crystal display device comprising a data multiplexer for reading the data and selecting any one of the plurality of gate circuits.