JPH0214572A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダブルゲート構造の半導体素子を平型パッケ
ージに収納して構成される半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a semiconductor device configured by housing a double-gate structure semiconductor element in a flat package.
（従来の技術）
アノード側およびカソード側双方にゲート電極を設けた
半導体素子には、ゲート・ターンオフ・サイリスタ（Ｇ
ＴＯ）や静電誘導サイリスタ（Ｓｌサイリスク）等があ
る。前者はダブルゲートＧＴＯ，後者はダブルゲートＳ
Ｉサイリスク等と呼ばれる。ダブルゲートＧＴＯは例え
ば、特公昭５４−７５７号公報に示されるように、ｐ型
ベース層およびｎ型ベース層にそれぞれゲート電極を有
し、ターンオフ時にはそれぞれのゲート電極からキャリ
アを吸出すことで高速のターンオフ動作ができるという
特長を有する。ダブルゲートＳＩサイリスクは例えば、
特開昭６０−２４７９６９号公報に示されるように、静
電誘導効果を持つｐ型ゲート層の他にｎ型ベース層にゲ
ート型１％を設けることでやはり、ダブルゲートＧＴＯ
と同様の効果を得ることができる。(Prior art) A gate turn-off thyristor (G
TO), electrostatic induction thyristor (Sl thyristor), etc. The former is Double Gate GTO, the latter is Double Gate S
It is called I-Syrisk etc. For example, as shown in Japanese Patent Publication No. 54-757, a double-gate GTO has gate electrodes in each of the p-type base layer and the n-type base layer, and at the time of turn-off, carriers are sucked out from each gate electrode to achieve high speed. It has the feature of being able to perform a turn-off operation. For example, Double Gate SI Cyrisk is
As shown in Japanese Unexamined Patent Publication No. 60-247969, double gate GTO can also be achieved by providing 1% gate type in the n type base layer in addition to the p type gate layer having an electrostatic induction effect.
You can get the same effect as .
これらのダブルゲート型半導体素子を大容量化した場合
、よく知られているように、アノード電極、カソード電
極間に圧力をかけて熱抵抗を低減させることが必要とな
る。そのためには、素子を圧接ポストを用いて両面から
挟み込む形の所謂平型パッケージが用いられる。その様
な平型パッケージに収納したダブルゲートＧＴ’０の構
造例は例えば、特開昭６１−２０８８７３号公報に示さ
れている。その構造の特長は、アノード電極、カソード
電極にそれぞれ接する圧接ポストを設ける他。When increasing the capacity of these double-gate semiconductor devices, it is necessary to reduce thermal resistance by applying pressure between the anode electrode and the cathode electrode, as is well known. For this purpose, a so-called flat package is used in which the element is sandwiched from both sides using press-contact posts. An example of the structure of the double gate GT'0 housed in such a flat package is shown in, for example, Japanese Patent Laid-Open No. 61-208873. Its structure is characterized by the provision of press-contact posts that contact the anode and cathode electrodes, respectively.
アノード側ゲート電極およびカソード側ゲート電極にも
それぞれ圧接電極を設けていることである。Pressure contact electrodes are also provided on the anode side gate electrode and the cathode side gate electrode, respectively.
素子両面の圧接電極は、互いに対抗する位置に設けられ
、スプリング等を用いてゲート電極に圧接される。ダブ
ルゲートＧＴＯのターンオフ時には。The pressure contact electrodes on both sides of the element are provided at positions facing each other, and are pressed against the gate electrode using a spring or the like. When turning off the double gate GTO.
アノード側ゲートおよびカソード側ゲートには。For the anode side gate and cathode side gate.
主電流の数１０％以上もの電流が流れる。このため、ゲ
ート電極取出しは単に電気的接触がとれているだけでは
不十分であり、スプリングによる圧力を十分に大きいも
のとすることが必要になる。A current of several ten percent or more of the main current flows. For this reason, it is not sufficient to simply establish electrical contact to take out the gate electrode, and it is necessary to apply a sufficiently large pressure from the spring.
その場合もし、アノード側のゲート電極圧接力とカソー
ド側のゲート電極圧接力とが等しくないとその差分に相
当する応力がＧＴＯベレットに対して上下いずれか一方
向にかかることになる。このため、素子ペレットには短
期的或いは長期的に歪みが生じ１時には素子ペレットが
割れるという事故か発生する。In that case, if the gate electrode pressure contact force on the anode side and the gate electrode pressure contact force on the cathode side are not equal, stress corresponding to the difference will be applied to the GTO pellet in either the upper or lower direction. For this reason, the element pellet may be distorted in the short or long term, and an accident may occur in which the element pellet breaks at one time.
（発明か解決しようとする課題）
以上のように従来のダブルゲート型素子の平型パッケー
ジにおけるゲート電極取出し法では。(Problems to be Solved by the Invention) As described above, in the conventional method for taking out the gate electrode in a flat package of a double gate type device.
素子基板に歪みが発、生する。という問題があった。Distortion occurs on the element substrate. There was a problem.
本発明は、この様な問題を解決したゲート構造の半導体
装置を提供することを目的とする。An object of the present invention is to provide a semiconductor device with a gate structure that solves these problems.
［発明の構成］
（課題を解決するための手段）
本発明は、第１に、圧接ポストを含む平型パッケージに
ダブルゲート型半導体素子を収納した（１′４造におい
て、第１の主電極側の第１のゲート電極と第２の主、゛
伐極側の第２のゲート電極とを共にボンディング・ワイ
ヤにより取出したことを特徴とする。[Structure of the Invention] (Means for Solving the Problems) The present invention has the following features: First, a double-gate type semiconductor element is housed in a flat package including pressure-welding posts (in a 1'4 structure, the first main electrode It is characterized in that both the first gate electrode on the side and the second gate electrode on the side of the main polarization are taken out by bonding wires.
本発明は、第２に、同様の構造において、第１のゲート
電極はボンディング・ワイヤにより取出し、第２のゲー
ト電極は、第１の主電極が圧接ポストに接する位置に対
抗する位置で圧接電極により取出したことを特徴とする
。Second, in the present invention, in a similar structure, the first gate electrode is taken out by a bonding wire, and the second gate electrode is connected to a press-contact electrode at a position opposite to the position where the first main electrode contacts the press-contact post. It is characterized by being taken out by.
本、発明は、第３に、同様の構造において、第１のゲー
ト電極は、第２の主電極が圧接ポストに接する位置に対
抗する位置で圧接電極により取出し。Thirdly, in the present invention, in a similar structure, the first gate electrode is taken out by the pressure contact electrode at a position opposite to the position where the second main electrode contacts the pressure contact post.
第２のゲート電画は、第１の主電極が圧接ポストに接す
る位置に対抗する位置で圧接電極により取出したことを
特徴とする。The second gate electrode is characterized in that it is extracted by a pressure contact electrode at a position opposite to the position where the first main electrode contacts the pressure contact post.
（作用）
本発明によれば、いずれの構造としてもゲート電極取出
しの際、素子基板への歪みはかからない。両面共にボン
ディング・ワイヤによる場合は当然であり、圧接電極を
用いた場合でも従来のように両面のものを対抗させず、
一方の面のゲートｔＭ ｈに対する圧接電極を、他方の
面の圧接ポストに主Ｔ 極が接する位置に設ければ、そ
の部分で上下いずか一方の方向に応力がかかることはな
いからである。従って、ベレットが割れるといった事態
が防止され、信頼性の高いダブルゲート型の半導体装置
が得られる
（実施例）
以下１本発明の実施例を図面の簡単な説明する。(Function) According to the present invention, no strain is applied to the element substrate when taking out the gate electrode in any structure. Of course, if bonding wires are used on both sides, even if pressure contact electrodes are used, there is no need to oppose the two sides as in the past.
If the pressure contact electrode for the gate tMh on one surface is provided at a position where the main T pole contacts the pressure contact post on the other surface, stress will not be applied in either the up or down direction at that part. . Therefore, a situation such as the bullet breaking can be prevented, and a highly reliable double gate type semiconductor device can be obtained (Embodiment) An embodiment of the present invention will be briefly described below with reference to the drawings.
第１図は１両面のゲート電極を共にボンディング・ワイ
ヤにより取出すようにした実施例のダブルゲートＧＴＯ
である。１はダブルゲートＧＴＯペレットである。ペレ
ット１の一方の主面にはアノード電極２（第１の主電極
）とこれを囲むようアノード側ゲート電極４（第１のゲ
ート電極）が形成され、他方の主面にはカソード電極３
（第２の主電極）とこれを取囲むようにカソード側ゲー
ト電極５（第２のゲート電極）が形成されている。ペレ
ット１の両面は、圧接ポスト６．７により挟み込まれて
いる。圧接ポスト６．７と素子のアノード電極２．カソ
ード電極３の間には。Figure 1 shows an example of a double gate GTO in which the gate electrodes on both sides are taken out using bonding wires.
It is. 1 is a double gate GTO pellet. An anode electrode 2 (first main electrode) and an anode side gate electrode 4 (first gate electrode) are formed to surround the anode electrode 2 (first main electrode) on one main surface of the pellet 1, and a cathode electrode 3 is formed on the other main surface.
(second main electrode) and a cathode side gate electrode 5 (second gate electrode) are formed to surround this. Both sides of the pellet 1 are sandwiched between pressure posts 6.7. Pressure contact post 6.7 and the anode electrode of the element 2. Between the cathode electrodes 3.
熱膨張歪み緩衝用金属電極８．９が設けられている。１
０は、セラミックス・パッケージ本体であり、圧接ポス
ト６．７とこのパッケージ本体１０の間は蓋板１．１．
１２で閉じられている。ゲート電極取出しは２両ゲート
電極４，５共に、ボンディング・ワイヤ１３．１４によ
り行っている。これらのボンディング・ワイヤ１３．１
４は、圧接ポス訃６．７の中のくり抜がれた部分を通し
て弓出され２パツケ一ジ外部の配線と接続するためのゲ
ート電極取出し用スリーブ１５．１６に接続されている
。ボンディング・ワイヤ１３．１４は。A thermal expansion strain buffering metal electrode 8.9 is provided. 1
0 is a ceramic package body, and between the pressure contact post 6.7 and this package body 10 are lid plates 1.1.
It is closed at 12. The gate electrodes are taken out from both gate electrodes 4 and 5 using bonding wires 13 and 14. These bonding wires 13.1
4 is connected to a gate electrode extraction sleeve 15.16 which is protruded through a hollowed out part of the pressure welding post 6.7 and is connected to a wiring external to the two packages. Bonding wires 13.14.
ＡΩ、Ａｕなどの金属線であり２図では詳細に示さない
がビニール管等を披せて圧接ポスト６．７との絶縁を保
つ。１７は、ガス抜き用フランジを示している。It is a metal wire such as AΩ or Au, and although it is not shown in detail in Figure 2, a vinyl pipe or the like is used to maintain insulation from the pressure welding post 6.7. 17 indicates a gas venting flange.
この実施例によれば、ゲート部に両面がら不均等に圧力
がかかることはなく、ペレット１に歪みが発生すること
はない。According to this embodiment, pressure is not applied unevenly to both sides of the gate portion, and no distortion occurs in the pellet 1.
第２図は別の実施例である。この実施例でもペレット１
の両面とも、ボンディング・ワイヤによりゲート電極を
取出している。但し、ゲート電極４．５のベレット周辺
部を利用して、それぞれ複数箇所にボンディング・ワイ
ヤ１３．１４を接続している。これにより、多くのゲー
ト電流を流すことが容易になる。FIG. 2 shows another embodiment. In this example, pellet 1
Gate electrodes are taken out from both sides by bonding wires. However, bonding wires 13 and 14 are connected to a plurality of locations using the pellet peripheral portions of the gate electrodes 4 and 5, respectively. This makes it easy to flow a large amount of gate current.
第３図は更に他の実施例で、第１図の構造と第２図の構
造の組合わせである。即ち、カソード側ゲート７１ｉ極
５にはペレット１の中央部でボンディング・ワイヤ１４
を接続し、アノード側ゲート電極４にはペレット１の周
辺部の複数箇所でボンディング・ワイヤ１３を接続して
いる。この構造は。FIG. 3 shows yet another embodiment, which is a combination of the structure of FIG. 1 and the structure of FIG. 2. That is, the bonding wire 14 is connected to the cathode side gate 71i pole 5 at the center of the pellet 1.
and bonding wires 13 are connected to the anode side gate electrode 4 at multiple locations around the pellet 1. This structure is.
アノード電流が大きい場合に効果的であり、またボンデ
ィングの位置が上下でずれているため作業が容易である
。という特長を有する。It is effective when the anode current is large, and the work is easy because the bonding positions are shifted vertically. It has the following characteristics.
第４図は、一方のゲート電極はボンディング・ワイヤに
より取出し、他方のゲート電極は圧接電極により取出す
ようにした実施例である。即ちアノード側ゲート電ｉ４
には１周辺部の複数箇所でボンディング・ワイヤ１３を
接続している。カソード側ゲート電極５にはその中央部
において、圧接型ｔ！！ｉ！１８を圧接用バネ１９によ
り押圧している。FIG. 4 shows an embodiment in which one gate electrode is taken out by a bonding wire and the other gate electrode is taken out by a pressure contact electrode. That is, the anode side gate voltage i4
Bonding wires 13 are connected at multiple locations around one periphery. The cathode side gate electrode 5 has a press-contact type t! at its center. ! i! 18 is pressed by a pressure spring 19.
圧接電極１８はリード線２０によりゲート電極取出し用
スリーブ１６に接続されている。ここで重要なことは、
カソード側のゲート電極５に対する圧接電極１８の位置
に対抗するアノード側位置では、アノード電極２が圧接
ポスト６に接していることである。また図では省略した
が、圧接電極１８お、よびリード線２０を圧接ポスト７
がら電気的に絶縁するため、セラミックス等の絶縁隔離
板が用いられる。The pressure contact electrode 18 is connected to the gate electrode extraction sleeve 16 by a lead wire 20. The important thing here is that
The anode electrode 2 is in contact with the pressure contact post 6 at a position on the anode side opposite to the position of the pressure contact electrode 18 with respect to the gate electrode 5 on the cathode side. Although not shown in the figure, the pressure contact electrode 18 and lead wire 20 are connected to the pressure contact post 7.
An insulating separator made of ceramic or the like is used to provide electrical insulation.
この実施例の場合、アノード側ではゲート電極取出しが
ワイヤ・ボンディングであるがら、圧力がかかることは
ない。また、カソード側では圧接電極１８とバネ１９に
より圧力がががるが、この位置でアノード側はアノード
電極２が圧接ポスト６に接して固定されている。このた
め、従来のように両面の相対抗する位置でそれぞれ圧接
電極を押圧する場合と異なり、ベレツト１に対して不均
等な圧力がかかるということはない。In this embodiment, although wire bonding is used to take out the gate electrode on the anode side, no pressure is applied. Further, on the cathode side, the pressure is reduced by the pressure contact electrode 18 and the spring 19, but at this position, on the anode side, the anode electrode 2 is fixed in contact with the pressure contact post 6. Therefore, unlike the conventional case in which pressure contact electrodes are pressed at opposing positions on both sides, uneven pressure is not applied to the beret 1.
従ってこの実施例によっても、先の各実施例と同様の効
果が得られる。Therefore, this embodiment also provides the same effects as those of the previous embodiments.
第５図は更に１両面ともゲート電極取出しを圧接型とし
た実施例である。即ちカソード側は第４図の実施例と同
様に、中央部で圧接電極１８およびバネ１９によりゲー
ト？Ｓ ａ取出しを行っている。FIG. 5 shows an embodiment in which the gate electrodes are brought out by pressure contact on both sides. That is, the cathode side is gated at the center by the pressure contact electrode 18 and the spring 19, similar to the embodiment shown in FIG. Sa is being taken out.
アノード側はペレット周辺部複数箇所で圧接電極２１と
圧接バネ２２によりゲート電極取出しを行冒ている。２
３は圧接電極２１をスリーブ１５に接続するリード線で
ある。カソード側の圧接電極１８に対抗する位置ではア
ノード電極４が圧接ポスト６に接していることは第５図
と同様である。On the anode side, gate electrodes are taken out using pressure contact electrodes 21 and pressure contact springs 22 at multiple locations around the pellet. 2
A lead wire 3 connects the pressure contact electrode 21 to the sleeve 15. As in FIG. 5, the anode electrode 4 is in contact with the pressure contact post 6 at a position opposite to the pressure contact electrode 18 on the cathode side.
またアノード側圧接電極２１に対抗する位置ではカソー
ド電極３が圧接ポスト７に接している。Further, the cathode electrode 3 is in contact with the pressure contact post 7 at a position opposite to the anode side pressure contact electrode 21 .
この実施例によっても、第４図の実施例と同様ダブルＧ
ＴＯベレット１に不均等な圧力がかかることはない。This embodiment also has a double G similar to the embodiment shown in FIG.
Uneven pressure is not applied to the TO pellet 1.
［発明の効果Ｊ
以上述べたように本発明によれば、平型パッケージを用
いたダブルゲート構造の半導体素子のゲート電極取出し
部を改良することにより、無用な圧力が素子ベレットに
かかるのを防止して信頼性の向上を図ることができる。[Effect of the Invention J As described above, according to the present invention, unnecessary pressure is prevented from being applied to the element pellet by improving the gate electrode extraction part of a semiconductor element with a double gate structure using a flat package. It is possible to improve reliability by
第１図は本発明の一実施例のダブルゲートＧＴＯを示す
図、第２図は他の実施例のダブルゲートＧＴＯを示す図
、第３図は他の実施例のダブルゲートＧＴＯを示す図、
第４図は他の実施例のダブ、ルゲートＧＴＯを示す図、
第５図は他の実施例のダブルゲートＧＴＯを示す図であ
る。
１・・・ダブルゲートＧＴＯベレット、２・・・アノー
ド電極（主電極）、３・・・カソード電極（主電極）、
４・・・アノード側ゲート電極、５・・・カソード側ゲ
ート電極、６，７・・・圧接ポスト。
９．１０・・・緩衝用金属電極、１１．１２・・・蓋板
、１３．１４・・・ボンディング・ワイヤ。
１５．１６・・・電極取出し用スリーブ、１７・・・ガ
ス抜きフランジ、１８・・・圧接電極、〕９・・・圧接
用バネ、２０・・・リード線、２１・・・圧接電極２２
２・・・圧接用バネ、２３・・・リード線。
出願人代理人 弁理士 鈴江武彦
第
図
第２図FIG. 1 is a diagram showing a double gate GTO according to one embodiment of the present invention, FIG. 2 is a diagram showing a double gate GTO according to another embodiment, and FIG. 3 is a diagram showing a double gate GTO according to another embodiment.
FIG. 4 is a diagram showing another embodiment of the Dub and Lugate GTO;
FIG. 5 is a diagram showing a double gate GTO according to another embodiment. 1... Double gate GTO pellet, 2... Anode electrode (main electrode), 3... Cathode electrode (main electrode),
4... Anode side gate electrode, 5... Cathode side gate electrode, 6, 7... Pressure contact post. 9.10... Buffer metal electrode, 11.12... Lid plate, 13.14... Bonding wire. 15.16... Sleeve for taking out the electrode, 17... Gas vent flange, 18... Pressure contact electrode, ]9... Pressure contact spring, 20... Lead wire, 21... Pressure contact electrode 22
2... Spring for pressure welding, 23... Lead wire. Applicant's agent Patent attorney Takehiko Suzue Figure 2
Claims (3)
ート電極が形成され、他方の主面に第２の主電極と第２
のゲート電極が形成されたダブルゲート型半導体素子を
、圧接ポストを含む平型パッケージに収納した半導体装
置において、第１のゲート電極および第２のゲート電極
を共にボンディング・ワイヤにより取出したことを特徴
とする半導体装置。(1) A first main electrode and a first gate electrode are formed on one main surface of the element substrate, and a second main electrode and a second gate electrode are formed on the other main surface.
A semiconductor device in which a double gate type semiconductor element having a gate electrode formed thereon is housed in a flat package including a pressure contact post, characterized in that both the first gate electrode and the second gate electrode are taken out by a bonding wire. semiconductor device.
ート電極が形成され、他方の主面に第２の主電極と第２
のゲート電極が形成されたダブルゲート型半導体素子を
、圧接ポストを含む平型パッケージに収納した半導体装
置において、第１のゲート電極をボンディング・ワイヤ
により取出し、第２のゲート電極は、第１の主電極が圧
接ポストに接する位置に対抗する位置で圧接電極により
取出したことを特徴とする半導体装置。(2) A first main electrode and a first gate electrode are formed on one main surface of the element substrate, and a second main electrode and a second gate electrode are formed on the other main surface.
In a semiconductor device in which a double-gate type semiconductor element on which a gate electrode is formed is housed in a flat package including a pressure contact post, the first gate electrode is taken out by a bonding wire, and the second gate electrode is connected to the first gate electrode. A semiconductor device characterized in that the main electrode is extracted by a pressure contact electrode at a position opposite to a position where the main electrode contacts a pressure contact post.
ート電極が形成され、他方の主面に第２の主電極と第２
のゲート電極が形成されたダブルゲート型半導体素子を
、圧接ポストを含む平型パッケージに収納した半導体装
置において、第１のゲート電極は、第２の主電極が圧接
ポストに接する位置に対抗する位置で圧接電極により取
出し、第２のゲート電極は、第１の主電極が圧接ポスト
に接する位置に対抗する位置で圧接電極により取出した
ことを特徴とする半導体装置。(3) A first main electrode and a first gate electrode are formed on one main surface of the element substrate, and a second main electrode and a second gate electrode are formed on the other main surface.
In a semiconductor device in which a double-gate type semiconductor element having a gate electrode formed therein is housed in a flat package including a press-contact post, the first gate electrode is located at a position opposite to the position where the second main electrode contacts the press-contact post. A semiconductor device characterized in that the second gate electrode is taken out by a pressure contact electrode at a position opposite to the position where the first main electrode contacts the pressure contact post.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16462488A JPH0214572A (en) | 1988-07-01 | 1988-07-01 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16462488A JPH0214572A (en) | 1988-07-01 | 1988-07-01 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214572A true JPH0214572A (en) | 1990-01-18 |
Family
ID=15796734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16462488A Pending JPH0214572A (en) | 1988-07-01 | 1988-07-01 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214572A (en) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9105447B2 (en) | 2012-08-28 | 2015-08-11 | Advanced Energy Industries, Inc. | Wide dynamic range ion energy bias control; fast ion energy switching; ion energy control and a pulsed bias supply; and a virtual front panel |
| US9208992B2 (en) | 2010-04-26 | 2015-12-08 | Advanced Energy Industries, Inc. | Method for controlling ion energy distribution |
| US9210790B2 (en) | 2012-08-28 | 2015-12-08 | Advanced Energy Industries, Inc. | Systems and methods for calibrating a switched mode ion energy distribution system |
| US9287092B2 (en) | 2009-05-01 | 2016-03-15 | Advanced Energy Industries, Inc. | Method and apparatus for controlling ion energy distribution |
| US9309594B2 (en) | 2010-04-26 | 2016-04-12 | Advanced Energy Industries, Inc. | System, method and apparatus for controlling ion energy distribution of a projected plasma |
| US9362089B2 (en) | 2010-08-29 | 2016-06-07 | Advanced Energy Industries, Inc. | Method of controlling the switched mode ion energy distribution system |
| US9435029B2 (en) | 2010-08-29 | 2016-09-06 | Advanced Energy Industries, Inc. | Wafer chucking system for advanced plasma ion energy processing systems |
| CN105934821A (en) * | 2014-01-21 | 2016-09-07 | Abb 技术有限公司 | Power semiconductor device |
| US9685297B2 (en) | 2012-08-28 | 2017-06-20 | Advanced Energy Industries, Inc. | Systems and methods for monitoring faults, anomalies, and other characteristics of a switched mode ion energy distribution system |
| US9767988B2 (en) | 2010-08-29 | 2017-09-19 | Advanced Energy Industries, Inc. | Method of controlling the switched mode ion energy distribution system |
| US10896807B2 (en) | 2017-11-17 | 2021-01-19 | Advanced Energy Industries, Inc. | Synchronization between an excitation source and a substrate bias supply |
| US11887812B2 (en) | 2019-07-12 | 2024-01-30 | Advanced Energy Industries, Inc. | Bias supply with a single controlled switch |
-
1988
- 1988-07-01 JP JP16462488A patent/JPH0214572A/en active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9287092B2 (en) | 2009-05-01 | 2016-03-15 | Advanced Energy Industries, Inc. | Method and apparatus for controlling ion energy distribution |
| US9208992B2 (en) | 2010-04-26 | 2015-12-08 | Advanced Energy Industries, Inc. | Method for controlling ion energy distribution |
| US9287086B2 (en) | 2010-04-26 | 2016-03-15 | Advanced Energy Industries, Inc. | System, method and apparatus for controlling ion energy distribution |
| US9309594B2 (en) | 2010-04-26 | 2016-04-12 | Advanced Energy Industries, Inc. | System, method and apparatus for controlling ion energy distribution of a projected plasma |
| US9767988B2 (en) | 2010-08-29 | 2017-09-19 | Advanced Energy Industries, Inc. | Method of controlling the switched mode ion energy distribution system |
| US9362089B2 (en) | 2010-08-29 | 2016-06-07 | Advanced Energy Industries, Inc. | Method of controlling the switched mode ion energy distribution system |
| US9435029B2 (en) | 2010-08-29 | 2016-09-06 | Advanced Energy Industries, Inc. | Wafer chucking system for advanced plasma ion energy processing systems |
| US9210790B2 (en) | 2012-08-28 | 2015-12-08 | Advanced Energy Industries, Inc. | Systems and methods for calibrating a switched mode ion energy distribution system |
| US9105447B2 (en) | 2012-08-28 | 2015-08-11 | Advanced Energy Industries, Inc. | Wide dynamic range ion energy bias control; fast ion energy switching; ion energy control and a pulsed bias supply; and a virtual front panel |
| US11189454B2 (en) | 2012-08-28 | 2021-11-30 | Aes Global Holdings, Pte. Ltd. | Systems and methods for monitoring faults, anomalies, and other characteristics of a switched mode ion energy distribution system |
| US9685297B2 (en) | 2012-08-28 | 2017-06-20 | Advanced Energy Industries, Inc. | Systems and methods for monitoring faults, anomalies, and other characteristics of a switched mode ion energy distribution system |
| CN105934821A (en) * | 2014-01-21 | 2016-09-07 | Abb 技术有限公司 | Power semiconductor device |
| US10079214B2 (en) * | 2014-01-21 | 2018-09-18 | Abb Schweiz Ag | Power semiconductor device |
| CN105934821B (en) * | 2014-01-21 | 2018-11-23 | Abb瑞士股份有限公司 | Power semiconductor arrangement |
| JP2017506819A (en) * | 2014-01-21 | 2017-03-09 | アーベーベー・テクノロジー・アーゲー | Power semiconductor device |
| US10896807B2 (en) | 2017-11-17 | 2021-01-19 | Advanced Energy Industries, Inc. | Synchronization between an excitation source and a substrate bias supply |
| US11887812B2 (en) | 2019-07-12 | 2024-01-30 | Advanced Energy Industries, Inc. | Bias supply with a single controlled switch |
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