JPH02143638A

JPH02143638A - 相互結合ネットワーク

Info

Publication number: JPH02143638A
Application number: JP63296031A
Authority: JP
Inventors: Shigeki Yamada; 茂樹山田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1988-11-25
Filing date: 1988-11-25
Publication date: 1990-06-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、フォノ・ノイマン型あるは非フォン・ノイマ
ン型のプロセッサあるいはメモリシステム等を多数組み
合わせたマルチプロセッサシステムにおける、高能率で
経済的なプロセッサ間通信手段に関するものである。

〔従来の技術〕

従来、マルチプロセッサシステムにおいて、プロセッサ
・プロセッサ間、プロセッサ・メモリ間、あるいはシス
テム中のサブユニット間の結合方式として、バス方式、
クロスバネットワーク方式、あるいは複数個のスイッチ
を多段に組み合わせた相互結合ネットワーク方式等が提
案されている。

これらの結合方式のうち、バス方式は、ハードウェア量
は少ないが、バスの物理的な転送速度に上限があり、大
規模なマルチプロセッサシステムを実現するのが極めて
困難であった。また、クロスバネットワーク方式は、転
送容量、転送速度を太き（確保することができるが、ハ
ードウェア量が非常に多くなる欠点があった。

一方、従来の相互結合ネットワーク方式は、大規模シス
テムを構成した場合、クロスバネットワーク方式に比較
して、スイッチを多段通過することにより、転送遅延が
大きくなり、且つ、クロスバネットワーク方式はどでは
ないがハードウェア量もかなり多いという欠点があった
。これを第３図を用いて詳細に説明する。

第３図は、従来の相互結合ネットワークの１例（デルタ
ネットワーク）を示したもので、２人力×２出力のスイ
ッチを３段に組み合わせて８人力×８出力のネットワー
クを構成している。

同図において、（１−１）〜（１−８）はそれぞれプロ
セッサ、（２−１）〜（２−４）はそれぞれ第１段目を
構成するスイッチ、（３−１）〜（３−４）はそれぞれ
第２段目を構成するスイッチ、（４−１）〜（４−４）
はそれぞれ第３段目を構成するスイッチ、である。

このネットワークに、第４図に示すヘッダ付きの転送デ
ータを流すと、第１段目（ｔ＝１．２゜３）の各スイッ
チは第４図のヘッダのａ３−４　ビットを参照して、０
ならば、自スイッチの第１番目の出力へ、１ならば２番
目の出力へルーチングする機能を持つ。ここで自スイッ
チがスイッチ（２−１）なら第１番目の出力とは（６−
１＞を指し、第２番目の出力とは（６−２）を指し、ス
イッチ（３−３）なら第１番目の出力とは（７−５）を
指し、第２番目の出力とは（７−６）を指す。

例えば、プロセッサ１　（１−２）から、プロセッサ５
　（１−６）にデータを転送したい場合には、ヘッダ情
報をａｔａ＋ａｏ−１０１（転送先のプロセッサ番号５
の２進数表現）とすることにより、上記のルーチング規
則により転送データが第３図の太線に示すようにルーチ
ングされて、プロセッサ５　（１−６）に到着する。

〔発明が解決しようとする課題〕

この構成例において、ネットワーク規模を８人力×８出
力から、１６人力×１６出力に増大させると、スイッチ
段数は１０ｇｇＢ＝３段から　ｌ。

ｇ　！　１６　＝　４段に増加し、転送時間の増加を招
くとともに、スイッチ数（ハードウェア量）は、８／２
Ｘ１ｏｇｇ８−１２個から、１６　／　２　Ｘ　１　ｏ
　ｇ　ｔ１６−３２個に増加する。しかもこの方式では
、任意の入力端子から、任意の出力端子への転送に対し
て同一の転送時間を要するため、特定の入力と出力の間
で頻繁に転送が行われる場合に、その間の転送遅延を短
くして全体の処理スピードを向上したいという要求に応
えることができないと言う欠点がある。

本発明の目的は、相互結合ネットワークにおいてネット
ワーク規模を大きくした場合にも、ネットワーク全体と
して平均転送遅延時間を少な目に維持するとともに、少
ないスイッチ数で実現が可能な相互結合ネットワークを
提供することにある。

〔課題を解決するための手段〕

本発明では、マルチプロセッサシステムによ（見受けら
れる処理の局所性に着目して、２レベルの接続構造をと
ることによって、ネットワーク規模を太き（した場合に
も、トラヒック頻度の高い入力・出力間では転送時間を
短くするとともに、これらを効率よくルーチングする構
成とした。

（作用〕即ち、本発明の基本は、スイッチを多段に相互接続する
ことにより構成したＮ入力×Ｎ出力（Ｎ−２″　ｋは自
然数）のスイッチングネットワークにおいて、前記スイ
ッチングネットワークは更に、Ｇ入力ｘ’ｃ出力（Ｇ＝
２’″　；ｍは自然数）を１つのグループ単位としてＮ
７０個のグループを有する第１レベルのスイッチングネ
ットワークと、（Ｎ／Ｓ）Ｙ入力Ｘ（Ｎ／Ｓ）Ｙ出力（
Ｓ＝２’　　；ｐは自然数）を有する第２レベルのスイ
ッチングネットワークとにより構成され、第１レベルの
スイッチングネットワークは、１　ｏ　ｇｓＧ段のスイ
ッチ群より構成され、第１番目（ｉ＝１．２．・・・ｌ
ｏｇＳＧ）にはそれぞれ、０７３個のスイッチを配置す
るとともに、第１段目の各スイッチはＳ入力Ｘ（Ｓ＋Ｙ
）出力のスイッチで構成され、第１ｏｇＳＧ段目の各ス
イッチは（Ｓ＋Ｙ）入力×Ｓ出力のスイッチで構成され
（但し、Ｙは１又は複数）、残りの各段のスイッチはＳ
入力×Ｓ出力のスイッチで構成され、第１段目の各スイ
ッチの第Ｓ＋１番目から第Ｓ＋Ｙ番目までの出力を７本
づつ、計（Ｎ／Ｓ）Ｙ本を第２レベルのスイッチングネ
ットワークに入力し、第ｌｏｇＳＧ段目の各スイッチの
第Ｓ＋１番目から第Ｓ＋Ｙ番目までの入力を７本づつ、
計（Ｎ／Ｓ）Ｙ本を第２レベルのスイッチングネットワ
ークの出力から引き込み、残りの第１段目の各スイッチ
の第１番目から第Ｓ番目までの出力は、次段の各スイッ
チに相互接続し、第２レベルのスイッチングネットワー
クは、１０ｇｍ（Ｎ／Ｓ）段（Ｒ＝２ｑ；ｑは自然数）
のスイッチ群より構成され、第３段目（ｊ＝１．２゜・
・・、ｌ　ｏ　ｇ＊　（Ｎ／Ｓ））にはそれぞれ、（Ｎ
／５Ｒ）Ｙ個のＲ入力×Ｒ出力のスイッチを配置し、第
３段目の各スイッチの第１番目から第８番目までの出力
は、次段の各スイッチに相互接続し、ｋビットのヘッダ
（２進数表示でａ　Ｋ−１８Ｋ−２・・・ａＯ）を有す
る転送データを前記スイッチングネットワークの入力端
から出力端に転送するために、第１レベルのスイッチン
グネットワークの第１段目の各スイッチはヘッダの上位
（ｋ−ｍ）ビットと自グループ識別コードとを比較し、
一致していれば、ヘッダの残りのビット情報（ｍビット
）を用いて第１レベルのスイッチングネットワーク内で
自己ルーチングして、自グループ内の出力端子に出力し
、不一致であれば、第１段目のスイッチの第Ｓ＋１番目
から第Ｓ＋Ｙ番目までの出力にルーチングし、第２レベ
ルのスイッチングネットワークでは、ヘッダの上位（ｋ
−ｐ）ビットの情報を用いて、自己ルーチングを行い、
第２レベルの出力端子に出力するようにしている。

第８図は、以上の構成をまとめて図示した構成図である
ので参照されたい。

〔実施例〕

第１図は本発明の一実施例を示す構成図である。

同実施例は１６台のプロセッサ（２０−１，・・・２０
−１６）が本発明の相互結合ネットワークに接続されて
いる。この相互結合ネットワークは２レベルからなる階
層構成をとっており、第１レベルは、第１段のスイッチ
群（２１−１，・・・２ｌ−８）、第２段のスイッチ群
（２２−１，・・・２２−８）から構成され、第２レベ
ルは、第１段のスイッチ群（２３−１，・・・２３−４
）、第２段のスイッチ群（２４−１，・・・２４−４）
、第３段のスイッチ群（２５−１，・・・２５−４）と
それらを結合するインタフェース線群（３０−１から３
５−８まで）より構成される。

このうち、第１レベル初段（第１段）の各スイッチ（２
１−１，・・・２ｌ−８）は２人力×３出力、第１レベ
ル最終段（第２段）の各スイッチは３人力×２出力、第
２レベルの各スイッチはすべて２人力×２出力である。

第１図の実施例では、プロセッサ（（２０−１）〜（２
０−１６））は番号の若い順に４台づつ計４つのグルー
プを組んでいる。後述するように、同一グループ内のプ
ロセッサ間の通信時間は、異なるグループに属するプロ
セッサ間の通信時間よりも短くなるように構成されてい
る。

第２図はこれらのスイッチを一般的に表現するために、
３人力×３出力の最大構成で記載したものである。同図
において、（５０−１）〜（５０−３）はスイッチの各
入力線、（５２−１）〜（５２−３）はヘッダ付きの転
送データを一時的に格納する入力バッファ、（５３−１
）〜（５３−３）はヘッダの情報を参照し、各出力線（
５１−１）〜（５１−３）への行き先を判定する「ルー
チング情報識別回路Ｊである。５４は３個の入力バッフ
ァ（５２−１，５２−２，５２−３）からの出力のうち
、−時に１個のみが同時に同じ出力線（例えば５１−１
）に出力されるように調整する競合調整回路であるが、
本発明の詳細な説明するうえで直接、関係はしないので
、それ以上の説明は省略する。（５５−１）〜（５５−
３）、（５６−１）〜（５６−３）、（５７−１）〜（
５７−３）はＡＮＤゲート、（５Ｂ−１）〜（５８−３
）はＯＲゲートで出力線（５１−１）〜（５１−３）の
選択制御に使用される。

このスイッチを２人力×３出力として使用する場合には
、第３番目の入力線（５０−３）を未使用状態にしてお
く。同様に、３人力×２出力として使用する場合は、第
３番目の出力線（５１−３）を未使用状態に、２人力×
２出力として使用する時は、第３番目の入力線（５０−
３）と第３番目の出力線（５１−３）を未使用状態にし
ておく。

各スイッチは第５図に示すような４ビツト（ａ３ａｔａ
ｌａｏ　）のヘッダ付き転送データが入力されると、ヘ
ッダの情報（ルーチング識別ビット）とグループ識別コ
ードによって自己ルーチングを行う。第１図に各スイッ
チにおけるグループの識別コードと、ルーチング識別ビ
ットは表１のように規則的に割り当てておく。

（以下、余白）表１の意味は、以下の通りである。例えば、第１レベル
第１段目のスイッチ２１−２では、入力線（（５０−１
）〜（５０−３））の各々に対応してルーチング情報識
別回路（（５３−１）〜（５３−３））がグループ識別
コード００を、ヘッダ情報のａ３ａ、と比較する。もし
、両者が一致すれば、ヘッダのａ１ビットをルーチング
情報として使用する。この時、ａ、＝０ならば、入力デ
ータをスイッチの第１出力線（５１−１）に出力し、ａ
、＝１ならば、入力データをスイッチの第２出力線（５
１−２）に出力する。また、グループ識別コードとヘッ
ダ情報（ａｓａｔ　）とが一致しなければ、入力データ
をスイッチの第３出力線（５１−３）に出力する。

また、表１で第１レベル第２段目のスイッチ（２２−６
）は、グループ識別コードを有していないので、ルーチ
ング情報識別回路では無条件にルーチング識別ビットａ
０を参照して、その値に応じて第１出力線（５１−１）
または第２出力線（５２−２）に出力する。第２レベル
の各スイッチもこれと同様に、ルーチング識別ビットの
みで出力光を振り分ける。

なお、前述の「作用」の欄及び特許請求の範囲の欄で述
べた一般記号との対応で言えば、本実施例は、Ｎ＝１６
、Ｇ＝４、Ｙ＝１、Ｓ＝２、Ｒ＝２、ｋ＝＝４、ｍ＝２
、ｐ＝１、ｑ＝ｌである。第１図において、各スイッチ
の第１番目、第２番目の入力は、前段からの出力につな
がっている。また、第１レベル第２段（最終段）スイッ
チについては、第３番目の入力は、第２レベルの第３段
（最終段）のスイッチの出力からつながれている。

さらに、第１レベル初段（第１段）スイッチの第３番目
の出力は、第２レベルの第１段の入力につながれている
。

まず、プロセッサＯ（２０−１）から、それと同一のグ
ループに属するプロセッサ２　（２０−３）への通信は
、以下の方法でスイッチ（２１−１）、（２２−２）の
２段のみの経由で行われる。

すなわち、転送先のプロセッサ番号は２なので、第５図
のヘッダ情報はａｘａｚａＩａｏ＝ｏＯ１０と割り付け
る。プロセッサＯ（２０−１）は、このヘッダ付きの転
送データをプロセッサ０の出力線（３０−１）経由でス
イッチ（２１−１）の第１番目の入力に入れる。第２図
との対応で言えば、この入力が入力線（５０−１）に対
応し、ヘッダ付き転送データが入力バッファ（５２−１
）に−旦記憶される。

ルーチング情報識別回路（５３−１）は、ヘッダの上位
２ピツ）ａ：１ａｔ＝ｏｏをみて、グループ識別コード
（表１から、スイッチ２１−１の識別コードは００）と
一致することから、自スイッチの第１番目または第２番
目の出力（５１−１，５ｌ−２）のいずれかにルーチン
グすべきものと判定する。この場合、表１から、このル
ーチング識別ビットはａｌであり、ａ、＝１なので、第
２番目の出力（５１−２）にルーチングすべきことがわ
かり、制御線５９−２を１にする。その結果、バッファ
（５２−１）内のヘッダ付きデータはＡＮＤゲート（５
５−２）、ＯＲゲート（５８−２）を経由して出力線（
５１−２）に出力される。

この出力線は、第１図のスイッチ（２１−１）の第２番
目の出力線（３１−２）に対応しているので、ヘッダ付
き転送データは第２レベル第２段目のスイッチ（２２−
２）の第１入力に入れられる。

スイッチ（２２−２）の動作を、再び第２図を用いて説
明すると、ヘッダ付き転送データは入力線（５０−１）
を経由して入力バッファ（５２−１）に入れられる。ス
イッチ（２２−２）のルーチング情報識別回路（５３−
１）は、表１のルーチング規則に従い、ヘッダの最下位
１ビツトａ。

＝０を見て、第１番目の出力にルーチングすべきことが
わかり、制御線（５９−１）を１にする。

その結果、ヘッダ付きデータはＡＮＤゲート（５５−１
）、ＯＲゲート（５８−１）を経由して、第１番目の出
力ｖＡ（５１−１）に出力される。この出力は、第１図
のスイッチ（２２−２）の第１出力線（３２−３）に対
応するので、結局、転送データはプロセッサ２　（２０
−３）に転送されることになる。すなわち、プロセッサ
４　（２０−１）から、それと同一グループに属するプ
ロセッサ２（２０−３）への通信は、スイッチ２段のみ
の経由で高速に行うことができる。

次にプロセンサＩ　Ｃ２０−２）から、それき異なるグ
ループに属するプロセッサ１３　（２０−１４）への通
信方法を説明する。

転送先プロセッサ番号は１３なので、ヘッダ情報ａｓａ
ｚａ＋ａｏ＝１１０１と設定し、プロセッサ１　（２０
−２）より、ヘッダ付き転送データがインタフェース線
３０−２経由でスイッチ２１−１の第２人力に入れられ
る。スイッチ２１−１の動作を第２図を用いて説明する
と、ヘッダ付き転送データは入力線５０−２を経由して
入力バッファ５２−２に入れられる。ルーチング情報識
別回路５３−２は、表１に示すルーチング規則に従って
、まず、ヘッダの上位２ピノ）ａｉａｚ＝１１をみて、
グループ識別コード（表１より、００）と比較する。両
者は一致しないので、他グループ宛の転送データである
と判断し、スイッチの第３番目の出力にルーチングする
ために、制御線６０−３を１にする。その結果、ヘッダ
付きデータはＡＮＤゲート５６−３、ＯＲゲート５８−
３を経由して、第３番目の出力線５１−３に出力される
。この出力は、第１図のインタフェース線（３１−３）
に対応するので、第２レベル第１段目のスイッチ２３−
１の第１人力にヘッダ付き転送データが送り込まれる。

スイッチ（２３−１）の動作を、再び第２図を用いて説
明すると、ヘッダ付き転送データは入力線５０−１を経
由して入力バッファ５２−１に入れられる。スイッチ２
３−１のルーチング情報識別回路５３−１は、表１に示
すルーチング規則に従って、ヘッダの第３ビツト目ａｓ
””１を見て、第２番目の出力にルーチングすべきこと
がわかり、制御線５９−２を１にする。その結果、ヘッ
ダ付きデータはＡＮＤゲート５５−２、ＲＯゲート５８
−２を経由して、第２番目の出力線５１−２に出力され
る。この出力は、第１図の第２レベル第２段目のスイッ
チ（２４−３）の第１番目の入力（３３−２）となる。

このスイッチ（２４−３）のルーチング識別ビットは、
表１に示すようにａｚである以外は前述のスイッチ（２
３−１）と同じ働きをするので、以後、詳細説明は省略
するが、ａｔ””１なのでヘッダ付データはスイッチ２
４−３の第２番目の出力線（３４−６）に出力され、第
２レベルの最終段（第３段）のスイッチ（２５−４）に
入力される。

スイッチ（２５−４）では、表１に示すように、ルーチ
ング識別ビットはａｌであり、ａ、＝０なので、ヘッダ
付きデータはスイッチ（２５−４）の第１番目の出力線
（３５−７）に出力され、第１レベルの最終段（第２段
）のスイッチ（２２−７）に第３番目の入力線に入力さ
れる。スイッチ（２２−７）では、表１に示すように、
ルーチング識別ビットはａｏであり、ａ　ｏ　＝　１な
ので、ヘッダ付きデータはスイッチ（２２−７）の第２
番目の出力線（３２−１４）に出力され、これを経由し
て最終宛先のプロセッサ１３　（２０−１４）に転送デ
ータが送り届けられる。

このように、グループ間にまたがるプロセッサ間の通信
は、５段のスイッチ（２１−１，２３−１，２４−３，
２５−４，２２−７）を経由して行われる。

以上、まとめると、全プロセッサ数Ｎ＝１６、グループ
あたりのプロセッサ数Ｇ＝４、スイッチサイズＳ＝２の
場合、本発明の方式では、同一グループに属するプロセ
ッサ間の通信は２段のスイッチ経由で実現され、異なる
グループに属するプロセッサ間の通信は５段のスイッチ
経由で実現される。このときのスイッチ数は第１レベル
が１６゜第２レベルが１２、合計２８個で実現される。

これを第３図のような従来型の相互結合ネットワークと
比較すると、従来型では、同様の条件下（プロセッサが
１６台で２人力×２出力スイッチ）を使った場合、プロ
セッサ間通信は、宛先に関係なく、いずれの場合も１０
ｇｚ１６＝４段のスイッチ経由で行われ、スイッチ数も
１６　／　２　Ｘ　ｌ　。

ｇｚ１６＝３２個必要となる。したがって、本発明の方
式は従来方式に比べて、グループ内の通信時間は短く、
グループ間の通信時間は少し長くなるとともに、スイッ
チ個数も少ない、特に通信時間に関しては、マルチプロ
セッサシステムによく見られる性質として、処理の局所
性（一部のごく限られたプロセッサ同士の間では、通信
量が多く、それ以外のプロセッサ間では、通信量が少な
いという性質）があるので、関連の深いプロセッサ同士
を同一グループに収容することによって、システム全体
としての平均的な通信時間を大幅に削減することが可能
である。

本発明における他の実施例をそれぞれ第６図、第７図に
示す。

第６図は、１６台のプロセッサ（（８０−１）〜（８０
−１６））、第１レベル第１段のスイッチ群（（８１−
１）〜（８１−８））、第１レベル第２段のスイッチ群
（（８２−１）〜（８２−８））、第２レベル第１段の
スイッチ群（（８３−１）〜（８３−８））、第２レベ
ル第２段のスイッチ群（（８４−１〜（８４−８））、
第２レベル第３段のスイッチ群（（８５−１）〜（８５
−５））、から構成される。

前述の「作用」の欄及び特許請求の範囲の欄で述べた一
般記号との対応で言えば、本実施例は、Ｎ＝１６、Ｇ＝
４、Ｙ＝２、Ｓ＝２、Ｒ＝２で、基本的には第１図と同
じであるが、第１図と異なる点は、第１レベル第１段ス
イッチのサイズが２人力×３出力から、２人力×４出力
に変更され、第１レベル第２段スイッチのサイズが３人
力×２出力から、４人力×２出力に変更されている点で
ある。

その結果、第１レベルと第２レベルの間の転送幅が第１
図の場合の２倍に拡大（Ｙ＝１からＹ＝２に変更された
こと）されたことになる。ルーチングの方法としては、
第１レベルでは第１図の場合と全く同じであり、第２レ
ベルでは第１段がルーチング識別ビットとしてａ、を、
第２段と第３段がそれぞれａ！、ａｔを使用する。同一
グループを構成する４台のプロセッサ間の通信は、第１
図の場合と同様、スイッチ２段の経由で済み、グループ
間での通信はスイッチ５段の経由で実現される。第６図
のような構成は、グループ間の通信頻度が比較的多く、
グループ間で大きな転送幅を確保しておきたい場合に有
効である。

第７図は、１６台のプロセッサ（（９０−１）〜（９０
−１６））、第１レベル第１段のスイッチ群Ｎ９ｌ−１
）〜（９１−８））、第１レベル第２段のスイッチ群（
（９２−１）〜（９２−８））、第２ベル第１段のスイ
ッチ群（（９３−１）〜（９３−４）Ｌ第２レベル第２
段のスイッチ群（（９４−１）〜（９４−４））、第３
レベル第１段のスイッチ群（（９５−１）〜（９５−２
））、第３レベル第２段のスイッチ群（（９６−１）〜
（９６−２））から構成される。

本実施例は、第１図における第２レベルのネットワーク
を更に２レベルに分け、システム全体を３階層化したも
のである。即ち、第２レベルの第１段スイッチ群（（９
３−１）〜（９３−４））は２人力×３出力のスイッチ
で構成し、第３番目の出力を第３レベルのネットワーク
に接続する。

また、第２レベル第２段のスイッチ群（（９４−１）〜
（９４−４））は３人力×２出力のスイッチで構成し、
第３番目の入力は第３レベルのネッワークの出力から引
き込む、第３レベルは２人力×２出力のスイッチ２段で
構成したネットワークである。第１レベルでは、第１図
と同様、４台のプロセッサを１つのグループにしている
が、第２レベルでは、隣接する２つの第２レベルグルー
プ（プロセッサ８台分、例えば（９０−１）〜（９０−
８））で第２グループを組むように構成したものである
。ルーチングは、第１レベルの各段では第１図の場合と
同様である。

第２レベルの第１段では、転送データのヘッダ（第５図
）の上位１ビツト（ａ、）を、予め割り当てられたグル
ープ識別コード（１ビツト）と比較し、自グループ（第
２レベルグループ）宛なら、第２レベルの第１段と第２
段とにより、ヘッダの次の上位２ビツト（ａＺａ＋　）
で第２レベルをルーチングする。また、ヘッダが他の第
２レベルグループ宛ならば、第２レベル第１段スイッチ
の第３出力経由で第３レベルに迂回させる。第３レベル
ではヘッダの上位２ピツ）（ａ＝ａＺ　）を用いてルー
チングする。このようなルーチングを行うことにより、
プロセッサ４台からなる第１レベルのグループ内通信は
第１図の場合と同様、スイッチ２段分経由で実現される
。また、プロセッサ８台からなる第２グループ間通信は
、スイッチ４段分経由で、更に、異なる第２レベルグル
ープ間通信では、６段のスイッチ経由で実現される。

このように、グループが階層構成をなしているようなシ
ステムに対しても、階層のレベルに応じて、転送遅延時
間も適切に設定することができる。

〔発明の効果〕

以上、説明したように、同一グループに組んだプロセッ
サの間では、転送遅延時間の少ない通信を、異なるグル
ープのプロセッサ間では、転送遅延時間が少し大きい通
信を実現しているので、通常、よく見られる局所性のあ
るプロセッサ間通信の場合に、システム全体として通信
時間を大きく短縮することができる。

また、グループを構成するプロセッサの数が一定ならば
、全体のプロセッサ数を増加させた場合にも、異なるグ
ループ間の通信時間が延びるだけで、同一グループ内の
通信時間（スイッチ段数）を一定に保つことができるの
で、大規模なシステムを構築しやすいと言う利点がある
。

さらに、従来の相互結合ネットワークに比較して、少な
いスイッチ数で経済的にネットワークを構成することが
できる。

また、システムの通信トラヒックの要求条件に応じてス
イッチサイズ、グループサイズ、あるいはレベルの段数
等の組み合せを変えることができる柔軟性を有している
ので、要求条件に最適なネットワークを提供することが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は、本
発明によるネットワークを構成するスイッチの内部構成
図、第３図は従来型の相互結合ネットワークの構成図、
第４図は第３図のネットワーク内を転送させる「ヘッダ
付き転送データ」のフォーマット説明図、第５図は第１
図、第６図、第７図のネットワーク内を転送させる「ヘ
ッダ付き転送データ」のフォーマット説明図、第６図、
第７図はそれぞれ本発明の他の実施例を示す構成図、第
８図は課題解決手段と作用を図示して示した構成図、で
ある。符号の説明ｌ・・・プロセッサ、２．３．４・・・スイッチ、５゜
６．７．８・・・インタフェース線、２０・・・プロセ
ッサ、２１，２２，２３．２４．２５・・・スイッチ、
３０．３１，３２．３３．３４．３５・・・インタフェ
ース線、５０・・・入力インタフェース線、５１・・・
出力インタフェース線、５２・・・入力バッファ、５３
・・・ルーチング情報識別回路、５４・・・競合調整回
路、５５，５６．５７・・・ＡＮＤゲート、５８・・・
ＯＲゲート、８０・・・プロセッサ、８１，８２．８３
゜８４．８５・・・スイッチ、９０・・・プロセッサ、
９１゜９２．９３，９４，９５，９６．　　・・・スイ
ッチ代理人　弁理士　並　木　昭　夫代理人　弁理士　松　崎　　　清第１段第３仄１段％３ｇ＆ ′！ｓ４図第図

Claims

【特許請求の範囲】１）少なくとも第１レベルのスイッチングネットワーク
と第２レベルのスイッチングネットワークとが相互接続
されて成るＮ入力×Ｎ出力（Ｎ＝２＾Ｋ、Ｋは自然数）
の相互結合ネットワークにおいて、前記第１レベルのスイッチングネットワークは、Ｇ入力
×Ｇ出力（Ｇ＝２＾ｍ、ｍは自然数）のサブ・スイッチ
ングネットワークを単位とする（Ｎ／Ｇ）個のサブ・ス
イッチングネットワークで構成され、前記第２レベルの
スイッチングネットワークは（Ｎ／Ｓ）Ｙ入力×（Ｎ／
Ｓ）Ｙ出力（Ｓ＝２＾Ｐ、ｐは自然数、Ｙは１又は複数
）のスイッチングネットワークで構成され、前記第１レベルのスイッチングネットワークを構成する
各サブ・スイッチングネットワークは、ｌｏｇ＿ＳＧ段
のスイッチ群により構成され、その第ｉ段目（ｉ＝１、
２、・・・、ｌｏｇ＿ＳＧ）にはそれぞれ（Ｇ／Ｓ）個
のスイッチが属する中で、第１段目を構成する各スイッ
チは、Ｓ入力×（Ｓ＋Ｙ）出力のスイッチで構成され、
第ｌｏｇ＿ＳＧ段目を構成する各スイッチは、（Ｓ＋Ｙ
）入力×Ｓ出力のスイッチで構成され、残りの各段のス
イッチは、Ｓ入力×Ｓ出力のスイッチで構成され、かつ
前記第１段目を構成する各スイッチの第Ｓ＋１番目から
第Ｓ＋Ｙ番目までの出力線をＹ本ずつ、合計（Ｎ／Ｓ）
Ｙ本を前記第２レベルのスイッチングネットワークの後
記第１段目のスイッチ群に入力し、前記第ｌｏｇ＿ＳＧ
段目を構成する各スイッチの第Ｓ＋１番目から第Ｓ＋Ｙ
番目までの入力線をＹ本ずつ、合計（Ｎ／Ｓ）Ｙ本を前
記第２レベルのスイッチングネットワークの後記第ｌｏ
ｇ＿Ｒ（Ｎ／Ｓ）段目のスイッチ群の出力から引き込み
、残りの各段を構成する各スイッチの第１番目から第Ｓ
番目までの出力線は次段の各スイッチの第１番目から第
Ｓ番目までの入力線として接続し、第２レベルのスイッチングネットワークを構成する前記
（Ｎ／Ｓ）Ｙ入力×（Ｎ／Ｓ）Ｙ出力のスイッチングネ
ットワークは、ｌｏｇ＿Ｒ（Ｎ／Ｓ）段（Ｒ＝２＾ｑ、
ｑは自然数）のスイッチ群により構成され、その第ｊ段
目（ｊ＝１、２、・・・、ｌｏｇ＿Ｒ（Ｎ／Ｓ））には
それぞれ（Ｎ／ＳＲ）Ｙ個のＲ入力×Ｒ出力のスイッチ
が属し、第ｊ段目（但し、ｌｏｇ＿Ｒ（Ｎ／Ｓ）段目を
除く）を構成する各スイッチの第１番目から第Ｒ番目ま
での出力線は、次段のスイッチの入力線として接続され
、ｋビットのヘッダ情報（ｋは整数）を有する転送デー
タを前記相互結合ネットワークの入力端から出力端に転
送するに際し、前記第１レベルのスイッチングネットワ
ークの第１段目の各スイッチは、前記ヘッダの上位（ｋ
−ｍ）ビットと自グループ識別コードとを比較し、一致
していれば、ヘッダの残りのビット情報（ｍビット）を
用いて第１レベルのスイッチングネットワーク内で自己
ルーチングして、自グループ内の出力端子に出力し、不
一致であれば、第１段目の第Ｓ＋１番目から第Ｓ＋Ｙ番
目までの出力にルーチングして第２レベルのスイッチン
グネットワークに送り、該第２レベルのスイッチングネ
ットワークでは、ヘッダの上位（ｋ−ｐ）ビットの情報
を用いて自己ルーチングを行い、第２レベルのスイッチ
ングネットワークの出力端子に出力するルーチング情報
識別回路を各スイッチに具備することを特徴とする相互
結合ネットワーク。２）第１レベルのスイッチングネットワークと第２レベ
ルのスイッチングネットワークとが相互接続されて成る
請求項１に記載の相互結合ネットワークにおいて、前記
第２レベルのスイッチングネットワークを改めて第１レ
ベルのネットワークとするとき、それに対応して第２レ
ベルのスイッチングネットワークとなるべきネットワー
クを更に付加し、以下同様の繰り返しで任意所望の数だ
けスイッチングネットワークを付加して成ることを特徴
とする相互結合ネットワーク。