JPH02143432A - 半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はへテロ接合を有する半導体素子、特に２次元電
子ガスを有する高電子移動度トランジスタを有する半導
体素子に関する。

〔従来の技術〕

ヘテロ接合を利用した半導体素子の一つとして、２次元
電子電界効果トランジスタ（Ｔｗｏ−ｄｉｍｅｎｓｉｏ
ｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｇａｓ　ＦＥＴ）と呼称さ
れている高電子移動度トランジスタ（旧ｇｈ　Ｅｌｅｃ
ｔｒｏｎＭｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ　）
が知られている。

たとえば、特開昭６２−２００７７１号公報には、２次
元電子電界効果トランジスタの一例が示されている。

２次元電子電界効果トランジスタ（以下、２ＤＥＧ−Ｆ
ＥＴと略）においても、ＧａＡｓ−ＭＥＳ　Ｆ　ＥＴ　
（Ｍｅｔａｌ−５ｅｍｉｃｏｎｄｕｃｔｏｒ−ＦＥＴ　
）と同様にソース電極およびドレイン電極とＧａＡｕＡ
ｓ（ガリウム・アルミニウム・砒素）層とのオーミンク
をとることが難しいことから、このためＧａＡｕＡｓ層
の上にｎ十形のＧａＡｓからなるキャップ層を設け、こ
のキャップ層上にソース電極およびドレイン電極を設け
ている。

すなわち、従来の２ＤＥＣ−ＦＥＴは、第８図に示され
るような構造となっている。この２ＤＥＣ−ＦＥＴは、
半絶縁性のＧａＡｓ基Ｆｉ１の主面に多層成長層２を有
している。前記多層成長Ｎ２は、前記ＧａＡｓ基板１の
主面にＭＢＥ　（分子線エピタキシー）法によって形成
され、各エピタキシャル層の厚さは数十人から千数百人
の厚さとなっている。前記多層成長層２は、不純物を入
れないアンドープＧａＡｓ層３．アンドープＧａＡＱＡ
ｓ層４．不純物を高濃度に入れたｎ十形ＧａＡ１１Ａｓ
層５．アンドープＧａＡｆＬＡｓ層６．不純物を高濃度
に入れたｎ十形ＧａＡｓ層７と積み上げられた構造とな
っている。そして、前記アンドープＧａＡｓ層３の表層
部には２次元電子ガス（２次元電子ガス層）８が形成さ
れている。また、前記多層成長層２の最上部のｎ十形Ｇ
ａＡｓ層７はその中央部が除去され、この部分の露出す
るアンドープＧａＡｕＡｓ層６上にゲート電極９が設け
られている。また、このゲート電極９の両側のｎ十形Ｇ
ａＡｓ層７上には、それぞれソース電極１０およびドレ
イン電極】１が設けられている。

〔発明が解決しようとする課題〕

上記の様な２ＤＥＣ−ＦＥＴにおいては、ソース・ドレ
イン電極から２次元電子ガスまでの間に、高抵抗のアン
ドープＧａＡｆＪ、Ａｓ層が存在するため、ソース抵抗
を低減するのが難しい。また、この構造の２ＤＥＣ−Ｆ
ＥＴは、リセス構造となっているため、ゲート電極は前
記ｎ十形ＧａＡｓ層（キャップ層）を部分的に除去して
形成される。

しかし、前記リセス構造はエツチングによって形成され
るため、エンチングのばらつきによる寸法ばらつきが発
生し易く、素子特性の変動が生じ易い。

本発明の目的は、素子特性のばらつきが少ない２次元電
子電界効果トランジスタを有する半導体素子を提供する
ことにある。

本発明の他の目的は、ソース抵抗の低減が達成できる２
次元電子電界効果トランジスタを有する半導体素子を提
供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明の２次元電子電界効果トランジスタは
、半絶縁性ＧａＡｓ基板の主面にアンドープＧａＡｓ層
、アンドープＧａＡｌＡｓ層、ｎ◆形ＧａＡｆｌＡｓ層
、アンドープＧ　ａ　Ａ　Ｉ　Ａ　ｓ層からなる多層成
長層を設け、ヘテロ接合を形成するとともに、前記アン
ドープＧａＡｓ層の表層部に２次元電子ガスを発生させ
た構造となっている。

また、前記最上層であるアンドープＧａＡｌＡｓ層には
ゲート電極が設けられている。また、前記ゲート電極の
両側のソース電極およびドレイン電極が設けられる多層
成長領域は、前記２次元電子ガスに到達する深さに亘っ
て除去されかつこの除去部分にはｎ十形ＧａＡｓ層が埋
め込まれている。

そして、これらｎ十形ＧａＡｓ層上に別々にソース電極
およびドレイン電極が設けられている。

〔作用〕

上記した手段によれば、本発明の２次元電子電界効果ト
ランジスタは、ヘテロ接合や２次元電子ガスを有した多
層成長層の最上層であるアンドープのＧａＡｕＡｓ層上
にゲート電極が設けられた構造となっているとともに、
このアンドープのＧａＡｕＡｓｊｉはエピタキシャル成
長によって形成されたままとなっていてエツチングされ
たりしないため、厚さが常に一定となり素子特性が安定
する。また、本発明によればリセス形成作業が不要とな
り、工程数低減によってコストの低減が達成できる。

また、本発明の半導体素子にあっては、ソース電極およ
びドレイン電極は、前記多層成長層を部分的に除去して
前記２次元電子ガスに熾する領域にまで埋め込まれたｎ
十形ＧａＡｓ層上に設けられていることから、前記２次
元電子ガスとの間に抵抗の高いアンドープＧａＡ旦Ａｓ
層が存在しなくなり、ソース抵抗の低減が達成できる。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例による２Ｄ已Ｇ−ＦＥＴを示
す断面図、第２図〜第６図は本発明の２ＤＥＣ−ＦＥＴ
の各製造工程における断面図であって、第２図は主面に
多層成長層が形成されたウェハを示す断面図、第３図は
多層成長層が部分的にエツチング除去されたウェハを示
す断面図、第４図は同じく埋め込み成長処理されたウェ
ハを示す断面図、第５図は同じくソース電極およびドレ
イン電極が形成されたウェハを示す断面図、第６図は同
じくゲート電極が形成されたウェハを示す断面図である
。

この実施例の２ＤＥＣ−ＦＥＴは、第１図に示されるよ
うな構造となっている。すなわち、この２ＤＥＣ−ＦＥ
Ｔは、厚さ１６０μｍの半絶縁性のＧａＡｓ基板１と、
この主面にＭＢＥ（分子線エピタキシー）法によって形
成された多層成長層２等によって構成されている。前記
多層成長層２は、不純物を入れない厚さ５００人のアン
ドープＧａＡｓＮＣバッファ層）３．厚さ２０人のアン
ドープＧａＡｌＡｓ層（スペーサ）４．不純物を高濃度
に入れた厚さ２５０人のれ十形ＧａＡｌＡｓ層（電子供
給層）５．厚さ１００人のアンドープＧａＡｕＡｓＪｉ
６と積み上げられた構造となっていて、ＣａＡｓとＧａ
ＡｕＡｓとによるヘテロ接合を形成している。これによ
り前記アンドープＧａＡｓ層３の表層部には２次元電子
ガス（２次元電子ガス層）８が発生する。前記ｎ十形Ｇ
ａＡｌＡｓ層５は不純物濃度が２Ｘ１０”ｃｍ−″程度
となっている。また、前記アンドープＧａＡｓ層３は不
純物濃度は１０目〜１０　”ｃ　ｍ−’以下となってい
るとともに、残留アクセプタによってｐ形となっている
。

また、前記多層成長層２はその中央部分を除く両側が前
記２次元電子ガス８を越えてアンドープＧ　ａ　Ａ　ｓ
　Ｎ　３の途中深さに至る部分が除去され、この除去部
分にはＭＯＣＶＤ　（有機金属気相成長法）によって形
成されるエピタキシャル成長層が埋め込まれている。こ
のエピタキシャル成長層は、不純物濃度が３Ｘ１０’１
ｃ　ｍ−”となるｎ十形ＧａＡｓ層（高不純物濃度頭載
）１５．１６となっている。このｎ十形ＧａＡｓ層１５
．１６の上面は、前記多層成長層２の上面と略同じ高さ
となっている。そして、前記アンドープＧａＡ１Ａｓ層
６上には／ｌからなる厚さ５０００人のゲート電極９が
設けられているとともに、前記ｎ◆十形ａＡｓ１’ｉ１
５，１６上にはＡｕＧｅ／Ｗ／Ｎ　ｉ／Ａｕからなる厚
さ５０００人のソース電極１０およびドレイン電極１１
が別々に設けられている。なお、同図に示される１７は
ＣＶＤ５ｉＯｚ膜である。

このような２ＤＥＣ−ＦＥＴは前記ゲート電極９に印加
する電圧によって２次元電子ガス８を流れる電流の制御
を行なうが、２次元電子ガス８は不純物が少ないことか
ら電子は散乱され難くなり、高速で移動する。また、前
記ソース電極１０およびドレイン電極１１は、高不純物
濃度のｎ十形ＧａＡｓ層１５およびｎ十形ＧａＡｓ層１
６を介して２次元電子ガス８に繋がり、従来のような抵
抗の大きなアンドープＧａＡｌＡｓ層を介しないため抵
抗が小さくなる。たとえば、不純物濃度が３Ｘ１０”ｃ
ｍ−”程度のＧａＡｓの抵抗は約１Ωｃｍ程度であるが
、アンドープのＧａＡｕＡｓでは抵抗は約１０倍と大き
くなる。

このようにソース電極およびドレイン電極のコンタクト
抵抗が小さくなると、特性が向上する。

特に、ソース抵抗（Ｒ８）が小さくなると、下記（１）
弐および（２）弐でもわかるように、相互コンダクタン
ス（ｇ、）および雑音指数（ＮＦ）が向上し、高周波特
性が向上する。

ここで、ｇ、。：真性相互コンダクタンスＲ１：ソース
抵抗 Ｒ，：ゲート抵抗 Ｃ９，：ゲート・ソース間容量である。

つぎに、このような構造の２ＤＥＣ−ＦＥＴ（７）製造
方法について説明する。

２ＤＥＣ−ＦＥＴの製造に際しては、最初に、第２図に
示されるように、化合物半導体薄板（ウェハ）２０が用
意される。このウェハ２０は半絶縁性のＧａＡｓ基板１
を母材として構成されている。また、このウェハ２０は
、既にＭＢＥ法によって、前記ＧａＡｓ基板１の主面に
順次エピタキシャル成長層が形成され、多層成長層２が
設けられている。また、前記ＧａＡｓ基板１の厚さは４
００μｍ程度となっている。

５ｌｆｓ板１をウェハと称しているが、このＧａＡｓ基
板１自体は勿論のこととして、以後、このＧａＡｓ基板
１の主面に形成される各層をも含め、分断されてチップ
（小片）となる前の状態の薄板を、以下、ウェハと呼称
することにする。

前記ＧａＡｓ基板１の主面、すなわち、（１００）結晶
面に設けられた多層成長Ｎ２は、アンドープＧ　ａ　Ａ
　ｓ　［３、アンドープＧａＡｉＡｓＪＩ４゜ｎ十形Ｇ
ａＡＡＡｓ層５．アンドープＧａＡ１Ａｓ層６とからな
っている。前記多層成長層２の各層の厚さは、バッファ
層となるアンドープＧａＡｓ層３が５００人、スペーサ
となるアンドープＧａＡ吏Ａ　ｓ　Ｎ　４が２０人、電
子供給層となるｎ＋十形　ａ　Ａ　ｎ　Ａ　ｓ層５が２
５０人、最上層のアンドープＧａＡ１Ａｓ層６が１００
人となっている。

また、前記アンドープＧａＡｓ層３は不純物濃度が１０
１４ｃｍ”’〜１０”ｃｍ−３程度となるアンドープ層
であるが、残留アクセプターによってｐ形となっている
。また、電子供給層５の不純物濃度は２Ｘ１０”ｃｒ＋
ｒ’となっている。また、前記多層成長層２上には厚さ
４０００人のＣＶＤ５　ｉＯ２膜からなる絶縁膜１７が
設けられている。

このような多層成長層２においては、ＧａＡｓ層とＧａ
ＡｌＡｓ層とによってペテロ接合が形成されるとともに
、前記バッファＮ３の表１層部には２次元電子ガス８が
形成される。

このようなウェハ２０にあって、第３図に示されるよう
に、前記絶縁膜１７は常用のホトリソグラフィ技術によ
って選択エツチングされる。そして、残留した絶縁膜１
７をマスクとして、前記多層成長層２がバッファ層３の
中間深さ、すなわち、前記２次元電子ガス８を越える深
さまでエツチング除去される。エツチングによって形成
された窪み２１には、第４図に示されるように、ＭＯＣ
ＶＤによって形成されたｎ十形ＧａＡｓ層１５．１６に
よって埋められる。このｎ十形ＧａＡｓ層１５．１６は
多層成長Ｎ２の上面高さまで埋め込まれる。

つぎに、第５図に示されるように、前記ｎ十形ＧａＡｓ
Ｊｉ１５，１６上には、常用のリフトオフ法によってＡ
　ｕ　Ｇ　ｅ　／Ｗ／Ｎ　ｉ　／Ａ　ｕからなる厚さ５
０００人のソース電極ｌＯおよびドレイン電極１１が形
成される。

つぎに、第６図に示されるように、前記多層成長層２の
上面に設けられた絶縁膜１７の中央部分がエンチング除
去されるとともに、この除去部に露出した多層成長層２
上、正確にはアンドープＧａＡ１Ａｓ層６上に常用のリ
フトオフ法によってＡｌからなる厚さ５０００人のゲー
ト電極９が形成される。その後、このウェハ２０上には
所望パターンに図示しないパッシベーション膜が設けら
れ、かつＧａＡｓ基板１の下面が所望厚さに研磨される
。ウェハ２０はおよそ１６０μｍ程度の厚さとなる。つ
いで、ウェハ２０は縦横に分断され、第１図に示される
ような２ＤＥＣ−ＦＥＴが多数製造される。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明の２次元電子電界効果トランジスタにあっ
ては、ソース電極およびドレイン電極はチャネルとなる
２次元電子ガスとの間に抵抗の大きなアンドープＧ　ａ
　Ａ　Ｉ　Ａ　ｓを介することなく、抵抗の小さなｎ十
形ＧａＡｓ層を介して電気的に繋がることから、ソース
・ドレイン抵抗が従来の略１／２と小さくなるという効
果が得られる。

（２）上記（１）により、本発明の２次元電子電界効果
トランジスタは、ソース抵抗（Ｒ１）が小さくなること
から、相互コンダクタンス（ｇ、）が大きくなるととも
に雑音指数（Ｎ、）が小さくなり、高周波特性が向上す
るという効果が得られる。

（３）本発明の２次元電子電界効果トランジスタは、そ
の製造においてゲートは表面の加工をしないアンドープ
ＧａＡｕＡｓ層に直接形成され、従来のリセス構造のよ
うなエンチング加工を行なわないため、ソース・ドレイ
ン飽和電流のばらつきは従来の略１１５に低減されると
いう効果が得られる。

（４）上記（３）により、本発明によれば、２次元電子
電界効果トランジスタの特性のばらつきを小さく抑える
ことができることから、歩留りの向上を達成することが
できるという効果が得られる。

（５）上記（１）〜（４）により、本発明によれば、高
周波特性の優れた２次元電子電界効果トランジスタを安
価に提供することができるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第７図に示さ
れるように、前記ｎ十形ＧａＡｓ層１５，１．６なる高
不純物濃度領域は、埋め込み層に替えて前記多層成長Ｎ
２を部分的にエツチング除去することなく、多層成長Ｎ
２にアンドープ（１，ａＡｓｊｉ３の途中潔さに達する
ように不純物を拡散して、不純物濃度が１０”ｃｍ３以
上となる点々が施されたｎ十形拡散領域２２゜２３を形
成し、このｎ十形拡散領域２２．２３上にそれぞれソー
ス電極１０およびドレイン電極１１を形成するようにし
ても、前記実施例同様な効果が得られる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である２次元電子電界効果
トランジスタの単体の製造技術に適用した場合について
説明したが、それに限定されるものではない。

本発明は少なくとも２次元電子電界効果トランジスタを
組み込んだモノリシックな半導体素子の製造技術には適
用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を節単に説明すれば、下記のとおりであ
る。

本発明の２次元電子電界効果トランジスタは、ヘテロ接
合や２次元電子ガスを有した多層成長層の最上層である
アンドープのＧａＡｕＡｓ層上にこのＧａＡＩＡｓＮの
表面に何等加工を加えることなくゲート電橋が設けられ
る構造となっていることから、特性が安定する。

また、ソース電極およびドレイン電極は、前記多層成長
層を部分的に除去して前記２次元電子ガスに達する領域
に埋め込まれたｎ÷十形ａＡｓ層上に設けられているこ
とから、前記２次元電子ガスとの間に抵抗の高いアンド
ープＧａＡｕＡｓ層が介在しなくなり、ソース抵抗の低
減が達成できる。したがって、本発明の２次元電子電界
効果トランジスタはソース抵抗が小さくなるため、雑音
指数が低くなって低ノイズの素子とともに相互コンダク
タンス等高周波特性の優れた素子となる。

【図面の簡単な説明】

第１図は本発明の一実施例による２ＤＥＣ−ＦＥＴを示
す断面図、 第２図は本発明の２ＤＥＣ−ＦＥＴの製造に使用される
ウェハの断面図、 第３図は同じく多層成長層が部分的にエツチング除去さ
れたウェハの断面図、 第４図は同じくエピタキシャル成長処理されたウェハの
断面図、 第５図は同じくソース・ドレイン電極が形成されたウェ
ハの断面図、 第６図は同じくゲート電極が形成されたウェハの断面図
、 第７図は本発明の他の実施例による２ＤＥＣ−ＦＥＴを
示す断面図、 第８図は従来の２ＤＥＣ−ＦＥＴの概要を示す断面図で
ある。 １・・・ＧａＡｓ基板、２・・・多層成長層、３・・・
アンドープＧａＡｓ層（アンドープＧａＡｓ層）、４・
・・アンドープＧａＡ１Ａｓ層（スペーサ）、５・・・
ｎ十形ＧａＡ吏Ａｓ層（電子供給層）、６・・・アンド
ープＧａＡ１Ａｓ層、７−ｎ÷十形ａＡｓ層、８・・・
２次元電子ガス、９・・・ゲート電極、ＩＯ・・・ソス
電極、１１・・・ドレイン電極、１５．１６・・・ｎ＋
十形ａＡｓ層（高不純物濃度領域）、１７・・・絶縁膜
、２０・・・ウェハ、２１・・・窪み、２２．２３・・
・ｎ＋十形散領域。 第 図 ６−７ツＦ−フへＧＡｚＡＪ １５１６−イ彫υαＡｓ漫

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体からなる基板と、この基板の主面に設
   けられかつヘテロ接合および２次元電子ガスを有する多
   層成長層と、前記多層成長層上面に設けられたゲート電
   極と、前記２次元電子ガスに電気的に繋がるソース電極
   およびドレイン電極とからなる高電子移動度トランジス
   タを有する半導体素子であって、前記２次元電子ガスの
   両側にはそれぞれソース電極およびドレイン電極に電気
   的に繋がる高不純物濃度領域が設けられていることを特
   徴とする半導体素子。 ２、前記多層成長層の上面と前記高不純物濃度領域は同
   一面となっていることを特徴とする特許請求の範囲第１
   項記載の半導体素子。 ３、前記高不純物濃度領域は前記多層成長層に不純物を
   拡散して形成された拡散層によって形成されていること
   を特徴とする特許請求の範囲第１項記載の半導体素子。 ４、前記高不純物濃度領域は前記多層成長層を２次元電
   子ガスに到達する深さまで除去した部分に設けられたエ
   ピタキシャル層によって構成されていることを特徴とす
   る特許請求の範囲第１項記載の半導体素子。