JPH02138652A

JPH02138652A - アドレス設定方式

Info

Publication number: JPH02138652A
Application number: JP29326288A
Authority: JP
Inventors: Shuichi Fukuda; 福田　修一
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-11-18
Filing date: 1988-11-18
Publication date: 1990-05-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はマイクロコンピュータを使用したアドレス制御
方式に関し、特にそのＩ１０アドレス設定設定釦関する
。

（従来の技術）近年、ＣＰＵを用いた制御方式が広く使用されている。

これらの装置のＣＰＵとしては、技術の進歩により急速
に安価になったマイクロコンピュータが広く採用されて
いる。マイクロコンピュータによる入出力部を制御する
ために、機能ごとに分類された入出力部に対して入出力
アドレスが付与されている。また、このような入出力ア
ドレスは、自由自在に入出力アドレスの変更が可能なよ
うにデイツプスイッチなどにより構成することが一般的
である。

第３図は、従来の技術による入出力部のアドレス設定方
式の一例を示すブロック構成図である。

第３図において、１０は制御部、１１．１２はそれぞれ
入出力部、２１．２２はそれぞれアドレス判定回路であ
る。

第３図におりて、制御部１０と各入出カバネルを形成す
る入出力部１１．１２とは、入出力アドレス信号線１０
１〜１０３　全弁してそれぞれマルチ接続されている。

信号線１０１〜１０３上のディジタル信号による組会わ
せとしては０００，１００，０１０゜１１０、Ｕ（７１
，１０１，υ１１．１１１の８通りが存在する。この場
合、ビット数、すなわち信号線の数ｎは８となる。信号
線の数を順次増７１０していけば、組付ぜが倍々となる
ことは言Ｉ）までもない。信号線数が４の場合は１６通
り。

信号線数が５の場合は３２通りとなる。

ここでは、便宜上、信号線数が３の場合について説明す
る。

制御部ｌＯは、制御したい入出カバネルに対して予め定
められた上記アドレスを送出する。

各入出カバネルは制御部ｌＯからの入出力アドレスをア
ドレス判定回路２１．２２により解読し、自分あての入
出力制御であるか否かを判定し、自分あての入出力制御
のときにのみ動作するよう罠なってｂる。

（発明が解決しようとする課題］上述した従来の各入出カバネルごとにデイツプスイッチ
などｔ設ける設足万式は誤設定金招く可能性があり、ま
九多くの入出カバネル全必要とするシステムの場ＯＫは
入出力アドレスのためだけに数多くのアドレス設定手段
を必要とすると云う欠点がある。

本発明の目的岐、制御部が谷入出カバネル全制御するに
際して、制御部にアドレス設定情報送出回路を追加する
とともに各入出力部にアドレス設定回路を追加して制御
部から各入出力部にアドレス情報を順次、供与してアド
レス全設定することにより上記欠点を除去し、入出力ア
ドレスのためだけに数多くの設定手段を必要とすること
がないように構成したアドレス設定方式を提供すること
にある。

（課題を解決するための手段）本発明によるアドレス設定方式は制御部と、制御部にマ
ルチ接続された複数の入出力部とから成る制御システム
に備えられているものである。

各入出力部はアドレス判定回路と、アドレス設定回路と
を備えて構成したものである。

アドレス判定回路は、制御部から送出された特定アドレ
ス情報にもとづいて、自アドレスが指示されているか否
かを判定するためのものである。

アドレス設定回路は、最近接した上位入出力部のアドレ
ス設定回路に順次タンデム接続されていて、上位アドレ
ス情報を受信してパラレル信号に変換し、内部のアドレ
ス判定回路へ送出するとともに、１ビットだけシフトし
て下位入出力部のアドレス設定回路へ送出するためのも
のである。

制御部は、アドレス設定情報送出回路を備えている。ア
ドレス設定情報送出回路は最近接入出力部のアドレス設
定回路に接続されていて、最近接入出力部のアドレス設
定回路にアドレス情報を送出するためのものである。

（実　流側〉次に１本発明について図面を参照して説明する。

第１図は９本発明によるアドレス設定方式の一実施例を
示すブロック図である。第１図において、１０は制御部
、２１〜２３はそれぞれアドレス判定回路、１１〜１３
はそれぞれ入出力部、３はアドレス設定情報送出回路、
４はシリアルアドレス信号線、５はクロック信号線、６
はストローブ信号線、７１〜７３はそれぞれアドレス設
定回路である。

第１図において、第３図と同一要素には同一番号が付し
である。

制御部１（）は、アドレス信号線１０１〜１０３により
入出力部１１〜１３とマルチ接続されている。また、制
御部１ａからのシリアルアドレス信号線４、クロック信
号線５、ならびにストローブ信号線６は入出力部１１の
アドレス設定回路７１０入力部に接続され、出力部は入
出力部１２の入力部と接続され、同様に入出力部１３ま
で順次接続されている。さらに、各入出力部内のアドレ
ス設定回路７１〜７３の出力は、それぞれアドレス判定
回路２１〜２３とも接続されている。

以下、このように接続された制御システムの動作につい
て説明する。

制御部１０はシステム立上げと同時に、アドレス設定情
報送出回路３より予め定められたシリアルアドレスおよ
びクロックを送出する。説明上、各入出力部１１〜１３
のアドレスは３ビットとする。各入出力部１１〜１３の
アドレス設定回路７１〜７３がクロック信号を受信する
と、アドレス設定回路７１〜７３はシリアルアドレス信
号音パラレルアドレス信号に変換するとともに、１ビッ
トだけシフトさせ九アドレスを下位の入出力部１２．１
３にシリアルアドレスとして出力する。

制御部１０のアドレス設定情報送出回路３からのシリア
ルアドレスおよびクロックは、２４個（３×８個）だけ
出力されて停止する。アドレス情報送出回路３から最初
に出力された３ビットは入出力部１２．１３に到達し、
最後に出力された３ビットは入出力部１１に到達する。

アドレスが４ビットの場合に許容される入出力部の数は
６４個となり、アドレスが８ビットの場合には２０４８
個となる。

この後に、制御部１０のアドレス設定情報送出回路３の
ストローブ信号が発出され、各入出力部１１〜１３はパ
ラレル化した３ビットのアドレスデータをラッチして、
自身の入出力アドレスを認識する。第２図は、上述した
ような制御部１０と入出力部１２．１３との間の制御方
式を示すタイムチャートである。

信号線４上のシリアルアドレス信号はそれぞれ八８〜Ａ
Ｉのアドレス全表わし、信号線５上のクロック信号は連
続パルスを表わす。信号線６上のストローブ信号は、Ａ
８〜Ａ１のアドレス指示後にイネーブルされる。

（発明の効果］以上説明したように本発明は、制御部および複数の入出
力部から成るアドレス設定方式において、制御部にアド
レス設定情報送出回路を追加するとともに各入出力部に
アドレス設定回路を追加して配置することにより、制御
部から直接入出力部のアドレスを設定できると云う効果
がある。

また、アドレスの変更に対しても制御部の送出データの
みを変更することＫより、柔軟に対応できると云う効果
がある。

【図面の簡単な説明】

第１図は、本発明によるアドレス設定方式の一実施例を
示すブロック図である。第２図は、上述した制御部と入出力部との間の動作波形
を示すタイムチャートである。第３図は、従来技術によるアドレス設定方式の一例を示
すブロック図である。ｌＯ・・・制御部１１〜１３・・・入出力部２１〜２３・・・アドレス判定回路３・・・アドレス設定情報送出回路７１〜７３・・・アドレス設定回路４〜６．３１，３２，１０１〜１０３・・・信号線

Claims

【特許請求の範囲】

制御部と、前記制御部にマルチ接続された複数の入出力
部とから成る制御システムのアドレス設定方式であつて
、前記複数の入出力部のそれぞれは前記制御部から送出
された特定アドレス情報にもとづき自アドレスが指定さ
れているか否かを判定するためのアドレス判定回路と、
最近接した上位入出力部の回路に順次タンデム接続され
ていて上位アドレス情報を受信してパラレル信号に変換
し、内部の前記アドレス判定回路へ送出するとともに、
１ビットだけシフトして下位入力部に送出するためのア
ドレス設定回路とを具備し、且つ、前記制御部は最近接
入出力部のアドレス設定回路に接続されていて前記最近
接入出力部のアドレス設定回路にアドレス情報を送出す
るためのアドレス設定情報送出回路を具備して構成した
ことを特徴とするアドレス設定方式。