JPH0213859A - 三相電源電圧の異常検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は三相ｆｉｎ電圧の異常検出回路に係り、特に三
相電源電圧の電圧低下及び位相変動等の異常を検出する
三相電源電圧の異常検出回路に関する。

三相電源電圧はモータなどの誘導負荷の電源電圧などに
多く利用されており、電圧低下あるいは相間ミスがある
とモータの所定の性能を確保できなくなる。このため、
三相電源電圧の低下や位相変動などが発生したときは、
これを異常として検出し、警報を出力することが重要と
なる。

〔従来の技術〕

従来の三相電源電圧の異常検出回路は三相の電［電圧φ
Ａ、φＢ及びφＣを夫々半波整流した後加算して得た直
流電圧を第１の基準電圧と第１のコンパレータでレベル
比較し、この第１のコンパレータから正常時と異常時と
で異なる論理値の検出信号を取り出していた。この従来
回路によれば、三相のうち一相でも電源電圧が過大にな
ると、第１のコンパレータの出力が正常時と異なる。

また、三相の電源電圧φＡ〜φＣのうちの一相φＢを例
えば１２０′″位相シフトして所定の一相φＡと同相と
した後加算し、その整流直流電圧を第２のコンパレータ
で第２の基準電圧とレベル比較して正常時と異常時とで
異なる論理値の検出信号を取り出していた。この従来回
路によれば、正常時は整流直１電圧が第２の基準電圧よ
り高電圧とな°す、位相変動が相間電圧に生じた場合は
整流直流電圧が第２の基準電圧より低電圧となるから第
２のコンパレータの出力信号レベルより位相変動の異常
を検出することができる。

更に、従来の異常検出回路は、三相の電源電圧φＡ〜φ
Ｃをまず加算し、次にその加算信号を整流してから第３
のコンパレータで第３の基準電圧とレベル比較する構成
のものもあった。この従来の異常検出回路によれば、三
相の電源電圧が正常のときは加算信号がゼロボルト付近
の電圧となるのに対し、各相の電ｇｍ圧の振幅が不均衡
となったときは上記加算信号の振幅が大となり、その整
流電圧が上昇するため、第３のコンパレータの出力信号
レベルにより、三相の電源電圧の振幅の不均衡の異常を
検出することができる。

〔発明が解決しようとするｌ１ｆｆｌ）しかるに、上記
の従来の異常検出回路では、三相の電源電圧φＡ〜φＣ
の振幅だけが夫々同時に同じ程度低下した場合は、いず
れも異常を検出することができず、また相間の接続がφ
ＡとφＣと逆相であったような場合も異常検出できなか
った。

すなわち、従来の異常検出回路は三相電源電圧のうち一
相又は二相の５ｍ１ｔ圧低下か、又は位相変動が逆転し
ない程度の位相変動など、限定した異常モードでしか異
常検出できなかった。

このため、すべての異常モードに対して異常検出を行な
うためには、従来は複数の異常検出回路を用いなければ
ならなかった。

本発明は以上の点に鑑みてなされたもので電圧変動や位
相変動のいずれの場合にも正確に異常検出できる三相′
Ｉｌ源電圧の異常検出回路を提供することを目的とする
。

（課題を解決するための手段） 上記目的達成のため、本発明は第１図に示す原理ブロッ
ク図の構成としたものである。同図中、５はレベル比較
回路で、三相Ｔｉ電源電圧各相毎に別々に単一の基準電
圧とレベル比較して各相に対応した第１乃至第３のパル
スを並列出力する。

６はタイミングパルス発生回路で、第１のパルスに基づ
いて第１及び第２のタイミングパルスとパルス消滅信号
とを夫々発生する。この第１及び第２のタイミングパル
スはその前縁が正常時に前記第２及び第３のパルスのパ
ルス幅期間に夫々位置するようなタイミングで発生され
る。

７はラッチ回路で、上記第１及び第２のタイミングパル
スの前縁で前記第２及び第３のパルスをラッチする。

８は論理回路で、ラッチ回路７より出された２出力信号
と前記パルス消滅信号とを論理演算して正常時と異常時
とで論理値、の異なる異常検出信号を出力する。

〔作用〕

正常時には前記第１及び第２のタイミングパルスの各前
縁はレベル比較回路５からの第２及び第３のパルスのパ
ルス幅期間内に位置するため、ラッチ回路７からは第２
のパルスと第３のパルスの各パルス幅期間の論理レベル
が夫々取り出される。

またパルス消滅信号は出力されない。従って、ラッチ回
路７からの２出力信号が論理回路８で論理演算され、正
常時には常に第１の論理値の異常検出信号が取り出され
る。

これに対して、三相Ｍ源電圧のうち少なくとも一相の電
源電圧がレベル比較回ｒＨ５内の単一の基準電圧以下に
低下すると、前記第１乃至第３のパルスのうち少なくと
もどれか一つが発生しなくなる。このため、前記第１及
び第２のタイミングパルスが正常に発生されなくなるか
、又は前記第２及び第３のパルスのうち少なくともいず
れか一方が存在しなくなるか、又はパルス消滅信号が発
生される。従って、ラッチ回路７からの２出力信号の論
理値は正常時と異なり、論理回路８からは正常時と異な
る第２の論理値の信号が異常検出信号として取り出され
る。

また、三相電源電圧の位相変動が生じた場合は前記第１
及び第２のタイミングパルスの前縁が前記第２及び第３
のパルス幅期間内に位置しなくなる。これは相聞接続が
逆相となるようにした位相変動の場合であっても同様で
ある。従って、この位相変動発生時にもラッチ回路７の
出力信号の少なくとも一方は正常時と異なる論理値とな
るので、論理回路８からは正常時と異なる第２の論理値
の異常検出信号が取り出される。

〔実施例〕

第２図は本発明の一実施例の回路系統図を示す。

同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。第２図において、１０〜１３は夫々
端子で、端子１０．１１及び１２はΔ結線されている、
例えばＡｏ　１１５Ｖ、　　４００Ｈｚの三相ＮＷＡ’
Ｒ圧φＡ、φＢ、φＣが入力され、端子１３はニュート
ラルとされている。端子１３は接地され、また端子１０
．１１．１２との間に各々入力負荷抵抗Ｒ＋　、Ｒ２及
びＲ３が接続されている。

またＲ４〜ＲＩ２は夫々分圧抵抗で、抵抗Ｒ４゜Ｒｓ及
びＲｍの接続点には抵抗分圧により所定のレベルとされ
た第１相の電源電圧（第３図にａで示す）が取り出され
、また抵抗Ｒｅ　、Ｒｙ及びＲｓ＋の接続点、並びに抵
抗Ｒｓ、Ｒｓ及びＲＩ２の接続点には抵抗分圧により所
定のレベルとされた第２相、第３祖の電源電圧（第３図
にす、ｃで示す）が夫々取り出される。

レベル比較回路５はコンパレータ１４．１５及び１６と
、単一の基準電圧ｌ１１７とより構成されており、コン
パレータ１４．１５及び１６により三相各相の電ａ電圧
と基準電圧１１１７よりの基準電圧Ｅｖとを夫々レベル
比較する。

また、タイミングパルス発生回路６は３段縦続接続され
た単安定マルチバイブレータ（以下、ｒＭ、Ｍ、Ｊと記
す）１８．１９及び２３とＭ。

・Ｍ、１８の出力信号を位相反転するインバータ２０と
よりなる。Ｍ、Ｍ、１８は入力パルスの前縁（ここでは
立ち上がり）でトリガされて所定の幅ＴＷ　＋のパルス
を出力する。Ｍ、Ｍ、１９は入力パルスの後縁（ここで
は立ち下がり）でトリガされて所定の幅ＴＷ２のパルス
を出力する１Ｍ。

Ｍ、２３は時定数が入力電源電圧の一周期より長い所定
の時定数に設定されており、入力パルスが所定の時定数
以上の間隔で入力されたときのみ“し”レベルの信号を
出力するリトリガラプル型である。

ラッチ回路７はＤタイプフリップ７０ツブ２１及び２２
からなり、また論理回路８は３人力ＡＮＤ回路２４より
構成されている。

次に本実施例の動作について説明する。

■　正常時 コンパレータ１４．１５及び１６の各非反転入力端子に
は、第３図にａ、ｂ及びＣで示す如く、互いに同一振幅
で、位相が１２０°ずつ異なる三相各相の電源電圧が入
力され、ここで基準電圧Ｅｖとレベル比較される。この
基準電圧Ｅｖは第３図に破線で示す如く正常時の電源電
圧ａ、ｂ及びＣの正のピーク値よ・つやや小なる値に設
定されている。従って、コンパレータ１４．１５及び１
６がらは、第３図にｄ、ｅ及びｆで示す如く、入力電源
電圧の位相に対応した位相及び周波数で、幅が比較的短
い第１乃至第３のパルスが並列に取り出される。

第１のパルスｄはＭ、Ｍ、１８に印加され、これをその
立ち上がりでトリガして第３図にＱで示す如く、パルス
幅ＴＷ　Ｉの正極性パルスを発生させる。この正極性パ
ルス９の立ち下がりが第２のパルスｅのパルス幅の略中
火に位置するように、上記パルス幅Ｔ　Ｗ　１が設定さ
れ、ている。

このパルスｑはＭ、Ｍ、１９に印加され、これをその立
ち下がりでトリガしてこれより第３図にｈで示す如く、
パルス幅ＴＷ２の負極性パルスを発生出力させる。この
負極性パルスｈの立ち上がりが第３のパルスｆのパルス
幅の略中火に位置するように、上記パルス幅Ｔ　Ｗ　ｚ
の値が設定されて・いる、　上記のパルスＱはインバー
タ２０により位相反転されて第３図にｉで示す如き波形
の第１のタイミングパルスとしてＤタイプフリップ７０
ツブ　２１のクロック入力端子に印加される。また、こ
れと同時に前記負極性パルスｈが第２のタイミン グパルスとしてＤタイプフリップ７０ツブ２２のクロッ
ク入力端子に印加される。

Ｄタイプフリップ７０ツブ２１．２２はその各データ入
力端子に第２のパルス幅期間３のパルスｆが印加されて
おり、上記パルスｉ、ｈの立ち上がりエツジでパルスｅ
、ｆを各々ラッチして得た信号をそのＱ出力端子より出
力する。従って、Ｏタイプフリップ７０ツブ２１のＱ出
力端子からは第３図にｊで示す如く第２のパルスｅのパ
ルス幅期間の“Ｈ”レベルをラッチして得た“Ｈ”レベ
ルの信号が取り出され、またＤタイプフリップフロツブ
２２のＱ出力端子からは第３図にｋで示す如く、第３の
パルスｆのパルス幅期間の“Ｈ“レベルをラッチして得
たＨ”レベルの信号が取り出される。

一方、Ｍ、Ｍ、２３は電源電圧の一周期より長い所定の
時定数に設定されているリトリガラブル型単安定マルチ
バイブレータであり、ｆｆ１Ｊ！［圧の周期に等しい周
期で入力される前記パルスｈの立ち上がりでトリガされ
ることにより、常時“Ｈ＃レベルの信号を出力している
。このＭ、Ｍ、２３の出力信号は３人力ＡＮＤ回路２４
の一入力端子に印加される。

前記信号ｊ及びｋは夫々上記Ｍ、Ｍ、２３の出力信号と
共に３人力ＡＮＤ回路２４に供給され、ここで論理積を
とられて第３図に２で示す如き信号とされ、出力端子２
５へ出力される。このようにして、正常時にはＡＮＤ回
路２４より出力端子２５へは電源電圧の一周期より若干
短い期間経過後は“Ｈ”レベルに保持された信号乏が取
り出される。

■　異常時 例えば電源電圧すだけが低下し、その正のピーク値が基
準電圧Ｅｖ未満となると、コンパレータ１５からはパル
スｅが取り出されず、コンパレータ１５の出力信号はロ
ーレベルのままとなる。従って、Ｄタイプフリップフロ
ップ２１の出力信号は常に“し”レベルとなるため、出
力端子２５には“Ｌ”レベルの異常検出信号が取り出さ
れる。

次に、三相の電源電圧ａ、ｂ及びＣが同時に低下し、い
ずれもその正のピーク値が基準電圧Ｅｖ未満となった場
合について説明する。このときは、コンパレータ１４．
１５及び１６の各出力信号はすべて“Ｌ”レベルとなる
ため、Ｍ、Ｍ、１８及び１９はトリガされずパルスｉ、
ｈが発生しない。

このため、Ｍ、Ｍ、２３もトリガされなくなるため、そ
のＭ、Ｍ、２３の出力信号はその所定の時定数経過後、
それまでの“Ｈ”レベルから“Ｌ”レベルへ変化し、次
にトリガされるまでその状態を保持する。

従って、ＡＮＤ回路２４の出力信号は上記Ｍ。

Ｍ、２３からの“Ｌ”レベルのパルス消滅信号により、
Ｄタイプフリップ７０ツブ２１及び２２のＱ出力信号の
論理値に無関係に“Ｌ″レベルなり、出力端子２５には
“Ｌ″レベル異常検出信号を出力する。

なお、−相のｆｌｆ＆電圧ａだけが低下した場合も、上
記と同様にＭ、Ｍ、２３の出力信号が“Ｌ″レベルなる
ので、出力端子２５へ“Ｌルベルの異常検出信号を出力
することができる。

次に、−相の電ｍ電圧、例えば電源電圧ａが過大な値と
なった場合について説明する。このときは前記パルスｄ
の立ち上がりが第３図に示したものよりかなり前にくる
ため、パルスｑの立ち下がりがパルスｅのパルス幅期間
にはずれて位置し、かつ、パルスｈの立ち上がりがパル
スｆのパルス幅期間にはずれた位置にくる。

従って、このときＤタイプフリップフロップ２１及び２
２の各Ｑ出力信号は“Ｌ″レベルなるため、出力端子２
５に“し”レベルの異常検出信号が出力される。

以上は電圧変動の異常の場合の説明であるが、次に位相
変動の異常時について説明する。例えば、電源電圧すが
？！源電圧Ｇの位置まで１２０°位相変動した場合、パ
ルスｄ、ｆは正常時と同じ位相で発生するが、パルスｅ
がパルスでと同相で発生する。このため、パルスｉの立
ち上がり時点で番よコンパレータ１５の出力信号は“Ｌ
”レベルなので、Ｄタイプフリップ７０ツブ２１の出力
信号は“Ｌ”レベルとなり、出力端子２５には“Ｌ”レ
ベルの異常検出信号が取り出される。

また、位相が逆転した場合も上記と同様にコンパレータ
１４〜１６の出力パルスの位相が第３図に示したものと
異なってしまい、′Ｌ”レベルの異常検出信号が得られ
る。

なお、本発明は上記の実施例に限定されるものではなく
、例えばＭ、Ｍ、の代りにシステムクロックを計数する
カウンタを用いるようにしてもよく、またＭ、Ｍ、２３
の入力はＭ、Ｍ、１８又Ｃよコンパレータ１４より得る
ようにしてもよく、その他種々の変形例が考えられるも
のである。

〔発明の効果〕

上述の如く、本発明によれば、三相電源電圧が各相略同
時に低下する場合を含む電源電圧変動や位相逆転も含む
位相変動等の異常に対し、所定論理値の異常検出信号を
正確に発生出力することができ、また従来にくらべて回
路構成１部品点数を簡略化でき、よって三相モータの相
順による回転方向や電圧低下による回転速度変動が生じ
たときに、モータの回転性能を確保するような用途に適
用して好適である等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の回路系統図、第３図は第２
図の動作説明用タイムチャートである。 図において、 ５はレベル比較回路、 ６はタイミングパルス発生回路、 ７はラッチ回路、 ８は論理回路、 ・１４〜１６はコンパレータ、 １７は基準電圧源 を示す。 特許出願人　富　士　通　株式会社 第２図の動作悦明用りイム＋ヤード 寓３　面 杢任五月の、轡、理７０・ツク図 第１図

Claims (1)

1. 【特許請求の範囲】 三相電源電圧の各相毎に別々に単一の基準電圧とレベル
   比較して各相に対応した第１乃至第３のパルスを並列に
   出力するレベル比較回路（５）と、該レベル比較回路（
   ５）より取り出された該第１乃至第３のパルスのうち、
   該第１のパルスに基づいて、正常時に該第２のパルスの
   パルス幅期間に前縁が位置する第１のタイミングパルス
   と、該第３のパルスのパルス幅期間に前縁が位置する第
   ２のタイミングパルスと、該第１のパルスが一定期間以
   上入力されなくなったときにのみ所定論理値となるパル
   ス消滅信号とを夫々発生するタイミングパルス発生回路
   （６）と、 該タイミングパルス発生回路（６）からの該第１のタイ
   ミングパルスの前縁で前記第２のパルスをラッチすると
   共に、該第２のタイミングパルスの前縁で前記第３のパ
   ルスをラッチするラッチ回路（７）と、 該ラッチ回路（７）の２出力信号と前記パルス消滅信号
   とを論理演算して正常時と異常時とで論理値の異なる異
   常検出信号を出力する論理回路（８）とよりなることを
   特徴とする三相電源電圧の異常検出回路。